JPH0569219B2 - - Google Patents
Info
- Publication number
- JPH0569219B2 JPH0569219B2 JP59267305A JP26730584A JPH0569219B2 JP H0569219 B2 JPH0569219 B2 JP H0569219B2 JP 59267305 A JP59267305 A JP 59267305A JP 26730584 A JP26730584 A JP 26730584A JP H0569219 B2 JPH0569219 B2 JP H0569219B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating layer
- electrode
- thickness
- layer
- display device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000758 substrate Substances 0.000 claims description 17
- 239000004973 liquid crystal related substance Substances 0.000 claims description 11
- 239000010409 thin film Substances 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 7
- 239000000463 material Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 51
- 238000000034 method Methods 0.000 description 28
- 238000000206 photolithography Methods 0.000 description 18
- 239000010408 film Substances 0.000 description 11
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910001887 tin oxide Inorganic materials 0.000 description 2
- 229910004613 CdTe Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- UHYPYGJEEGLRJD-UHFFFAOYSA-N cadmium(2+);selenium(2-) Chemical compound [Se-2].[Cd+2] UHYPYGJEEGLRJD-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 239000005262 ferroelectric liquid crystals (FLCs) Substances 0.000 description 1
- 125000001153 fluoro group Chemical group F* 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 125000005843 halogen group Chemical group 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910021424 microcrystalline silicon Inorganic materials 0.000 description 1
- 150000003377 silicon compounds Chemical class 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 1
- -1 titanium oxide Chemical class 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、薄膜トランジスタ（以後TFTと略
す）アレイを有する表示装置に関する。
す）アレイを有する表示装置に関する。
［従来の技術］
液晶表示装置は一般に２枚の基板により液晶を
はさみ込んだ構造を有する。この基板の液晶側に
は電極その他の素子が形成されており、該素子に
より液晶の状態を制御することにより表示が行な
われる。２枚の基板のうち一方にはその表面上に
一様に電極が形成され、他方にはその表面上に適
宜の形状をもつ小ブロツクパターン（画素）の電
極が複数個形成される。近年、画素電極側の基板
表面上に各画素毎のスイツチのためのTFTアレ
イを付属せしめることが行なわれる。第５図はこ
の様なTFTアレイを有する液晶表示装置のTFT
部の断面概略図であり、ここでＳはガラス等の透
明基板であり、１はゲート電極であり、２は
SiN：Ｈ等からなる絶縁層であり、３は半導体層
であり、４はオーミツクコンタクト層であり、５
はソース電極であり、６はドレイン電極であり、
７は無機絶縁層、８は有機絶縁層、９は遮光層で
ある。尚、１０は表示用の画素電極であり、たと
えばインジウム−スズ酸化物、酸化スズ、金薄膜
等の透明金属層からなる。
はさみ込んだ構造を有する。この基板の液晶側に
は電極その他の素子が形成されており、該素子に
より液晶の状態を制御することにより表示が行な
われる。２枚の基板のうち一方にはその表面上に
一様に電極が形成され、他方にはその表面上に適
宜の形状をもつ小ブロツクパターン（画素）の電
極が複数個形成される。近年、画素電極側の基板
表面上に各画素毎のスイツチのためのTFTアレ
イを付属せしめることが行なわれる。第５図はこ
の様なTFTアレイを有する液晶表示装置のTFT
部の断面概略図であり、ここでＳはガラス等の透
明基板であり、１はゲート電極であり、２は
SiN：Ｈ等からなる絶縁層であり、３は半導体層
であり、４はオーミツクコンタクト層であり、５
はソース電極であり、６はドレイン電極であり、
７は無機絶縁層、８は有機絶縁層、９は遮光層で
ある。尚、１０は表示用の画素電極であり、たと
えばインジウム−スズ酸化物、酸化スズ、金薄膜
等の透明金属層からなる。
［発明が解決しようとする問題点］
第６図は、TFTアレイの部分平面図であり、
又第７図はそのＡ−A′断面である。ゲート電極
１及びソース電極５はゲート線１ａ及びソース線
５ａとしてある。ここで２０はゲート線１ａとソ
ース線５ａ及び、ゲート電極１ソース電極５又は
ドレイン電極６の交差箇所２０であり、絶縁層２
により、絶縁がなされている。
又第７図はそのＡ−A′断面である。ゲート電極
１及びソース電極５はゲート線１ａ及びソース線
５ａとしてある。ここで２０はゲート線１ａとソ
ース線５ａ及び、ゲート電極１ソース電極５又は
ドレイン電極６の交差箇所２０であり、絶縁層２
により、絶縁がなされている。
以上の如き、表示装置の製造に於いては、絶縁
層２の欠陥やピンホールがしばしば生じる。これ
らの欠陥などが交差箇所２０で生じればゲート線
１ａとソース線５ａのシヨートとなり、その部分
からゲート線１ａとソース線５ａに接続された半
導体３、全部に悪影響を与え、ライン欠陥とし
て、表示されていた。
層２の欠陥やピンホールがしばしば生じる。これ
らの欠陥などが交差箇所２０で生じればゲート線
１ａとソース線５ａのシヨートとなり、その部分
からゲート線１ａとソース線５ａに接続された半
導体３、全部に悪影響を与え、ライン欠陥とし
て、表示されていた。
本発明は上記問題点を解決するためになされた
もので、TFTのチヤンネル領域を早期に保護で
き、良好な表示をし得る表示装置を提供するもの
である。
もので、TFTのチヤンネル領域を早期に保護で
き、良好な表示をし得る表示装置を提供するもの
である。
［問題点を解決するための手段及び作用］
本発明は、画素毎の画素電極と、該画素電極に
スイツチング素子として配した薄膜トランジスタ
と、該薄膜トランジスタのゲート電極に接続した
ゲート線と、上記薄膜トランジスタのソース電極
に接続したソース線とを設けた表示基板、及び共
通電極基板とを有し、該基板間に液晶を挟持して
なる表示装置において、上記薄膜トランジスタア
レイ上に第１の絶縁層を設け、該第１の絶縁層及
びゲート電極と半導体層との間に配置した第２の
絶縁層をそれぞれ上記ゲート線とソース線との交
点に延長させて両線間の絶縁層を二重構造とした
もので、従来に比べ絶縁層の厚みが増したこと等
により、ゲート線とソース線間におけるシヨート
の発生は著しく減少する。また、両絶縁層を同一
成分で形成することで絶縁層間の界面での反射が
なく、表示品質が高い。更に、同じ厚みを有する
絶縁膜と比べて多重膜であるため内部応力が低
く、該応力による断線等が防止される。
スイツチング素子として配した薄膜トランジスタ
と、該薄膜トランジスタのゲート電極に接続した
ゲート線と、上記薄膜トランジスタのソース電極
に接続したソース線とを設けた表示基板、及び共
通電極基板とを有し、該基板間に液晶を挟持して
なる表示装置において、上記薄膜トランジスタア
レイ上に第１の絶縁層を設け、該第１の絶縁層及
びゲート電極と半導体層との間に配置した第２の
絶縁層をそれぞれ上記ゲート線とソース線との交
点に延長させて両線間の絶縁層を二重構造とした
もので、従来に比べ絶縁層の厚みが増したこと等
により、ゲート線とソース線間におけるシヨート
の発生は著しく減少する。また、両絶縁層を同一
成分で形成することで絶縁層間の界面での反射が
なく、表示品質が高い。更に、同じ厚みを有する
絶縁膜と比べて多重膜であるため内部応力が低
く、該応力による断線等が防止される。
［実施例］
第４図は本発明の表示装置の好適な一実施例に
於ける断面概略図である。又、第４図は、本実施
例におけるＡ−A′断面（第６図参照）である。
於ける断面概略図である。又、第４図は、本実施
例におけるＡ−A′断面（第６図参照）である。
TFTを構成する半導体層３としてはたとえば
Si、CdS、CdSe、CdTe、Te等が用いられ。特
に非晶質、多結晶又は微晶質のSiが好適に用いら
れる。非晶質SiはＨ原子又はハロゲン原子（特に
Ｆ原子）を含むことができる。Ｈ原子又はハロゲ
ンはそれぞれ単独で含まれてもよいし双方が含ま
れてもよい。その含有量は好ましくは全体で0.01
〜40原子％、より好ましくは0.01〜30原子％であ
る。
Si、CdS、CdSe、CdTe、Te等が用いられ。特
に非晶質、多結晶又は微晶質のSiが好適に用いら
れる。非晶質SiはＨ原子又はハロゲン原子（特に
Ｆ原子）を含むことができる。Ｈ原子又はハロゲ
ンはそれぞれ単独で含まれてもよいし双方が含ま
れてもよい。その含有量は好ましくは全体で0.01
〜40原子％、より好ましくは0.01〜30原子％であ
る。
本発明装置においては第４図に従来例の装置と
異なり、ゲート電極１とソース電極５及びドレイ
ン電極６との間に第２の絶縁層であるゲート絶縁
層２及び第１の絶縁層である無機絶縁層７を設
け、二層の層間絶縁層が形成されている。この無
機絶縁層７は、金属酸化物たとえば酸化チタン、
アルミナ、又はシリコン化合物たとえば二酸化シ
リコン、窒化シリコン等のゲート絶縁層と同じ無
機材料を用いて蒸着法、スパツタ法、CVD法等
により形成することができる。無機絶縁層の層厚
はすくなくとも層間絶縁層として厚いのが好まし
いが、コンタクトホール１１を通して、オーミツ
クコンタクト層４とソース電極５及びドレイン電
極６のコンタクトをとることや、TFTのチヤン
ネル部分を保護することを考慮し、好ましくは
500〜3000Å程度である。
異なり、ゲート電極１とソース電極５及びドレイ
ン電極６との間に第２の絶縁層であるゲート絶縁
層２及び第１の絶縁層である無機絶縁層７を設
け、二層の層間絶縁層が形成されている。この無
機絶縁層７は、金属酸化物たとえば酸化チタン、
アルミナ、又はシリコン化合物たとえば二酸化シ
リコン、窒化シリコン等のゲート絶縁層と同じ無
機材料を用いて蒸着法、スパツタ法、CVD法等
により形成することができる。無機絶縁層の層厚
はすくなくとも層間絶縁層として厚いのが好まし
いが、コンタクトホール１１を通して、オーミツ
クコンタクト層４とソース電極５及びドレイン電
極６のコンタクトをとることや、TFTのチヤン
ネル部分を保護することを考慮し、好ましくは
500〜3000Å程度である。
次に上記表示装置の製造過程の例を示す。
実施例 １
ガラス基板Ｓの上に、Indiun−Tin−Oxideを
厚さ0.3ミクロン蒸着した後、通常のホトリソ工
程により画素電極１０を形成した。次いで、Al
を厚さ0.3ミクロン蒸着し、同様に通常のホトリ
ソ工程によりゲート電極１を形成した。次に、よ
く知られたグロー放電法によりSi3N4膜（絶縁層
２）を厚さ0.3ミクロン蒸着した。次いで同じく
グロー放電法によりアモルフアスシリコン層（半
導体層３）を厚さ0.5ミクロンで形成した後、同
様にn+層（オーミツクコンタクト層４）を0.4ミ
クロン蒸着した。次いで、トランジスタ部を残し
て通常のホトリソ工程によりエツチングした。
厚さ0.3ミクロン蒸着した後、通常のホトリソ工
程により画素電極１０を形成した。次いで、Al
を厚さ0.3ミクロン蒸着し、同様に通常のホトリ
ソ工程によりゲート電極１を形成した。次に、よ
く知られたグロー放電法によりSi3N4膜（絶縁層
２）を厚さ0.3ミクロン蒸着した。次いで同じく
グロー放電法によりアモルフアスシリコン層（半
導体層３）を厚さ0.5ミクロンで形成した後、同
様にn+層（オーミツクコンタクト層４）を0.4ミ
クロン蒸着した。次いで、トランジスタ部を残し
て通常のホトリソ工程によりエツチングした。
次いでグロー放電法によりSi3N4膜（無機絶縁
層７）を厚さ0.3ミクロン蒸着した。ドレイン電
極６と画素電極１０ソース電極５及びドレイン電
極６とオーミツクコンタクト層４を導通させる為
に、コンタクトホール１１を通常のホトリエソ工
程によりエツチングした。次いで、Alを厚さ0.6
ミクロン蒸着し、通常のホトリソ工程によりソー
ス電極５及びドレイン電極６を残してエツチング
した。次いで、有機絶縁層８（東京応化社製
ODUR−110WR、（商品名））を１ミクロン塗布
し硬化させた。最後にAl遮光層９を0.1ミクロン
蒸着し、通常のホトリソ工程によりエツチングを
した。
層７）を厚さ0.3ミクロン蒸着した。ドレイン電
極６と画素電極１０ソース電極５及びドレイン電
極６とオーミツクコンタクト層４を導通させる為
に、コンタクトホール１１を通常のホトリエソ工
程によりエツチングした。次いで、Alを厚さ0.6
ミクロン蒸着し、通常のホトリソ工程によりソー
ス電極５及びドレイン電極６を残してエツチング
した。次いで、有機絶縁層８（東京応化社製
ODUR−110WR、（商品名））を１ミクロン塗布
し硬化させた。最後にAl遮光層９を0.1ミクロン
蒸着し、通常のホトリソ工程によりエツチングを
した。
ここで、電極５とゲート電極１との間の短絡の
発生率を調べた結果、従来のTFTに於いて0.01
％であつたのに対し、本発明のTFTに於いては、
0.0001％以下であつた。
発生率を調べた結果、従来のTFTに於いて0.01
％であつたのに対し、本発明のTFTに於いては、
0.0001％以下であつた。
又、かくして得られた表示基板を用いて、通常
の工程を経て液晶装置を作成した。
の工程を経て液晶装置を作成した。
かくして得られた液晶表示装置を高温多湿雰囲
気（90℃、90％RH）中で1000時間連続動作させ
たところ、動作中良好な表示特性を示した。
気（90℃、90％RH）中で1000時間連続動作させ
たところ、動作中良好な表示特性を示した。
実施例 ２（第２図）
ガラス基板間Ｓの上に、Alを厚さ0.3ミクロン
蒸着し、同様に通常のホトリソ工程によりゲート
電極１を形成した。次に、よく知られたグロー放
電法によりSi3N4膜（絶縁膜）を厚さ0.3ミクロン
蒸着した。次いで同じくグロー放電法によりアモ
ルフアスシリコン層３を厚さ0.3ミクロンで形成
した後、同様にn+層４を0.1ミクロン蒸着した。
次いで、トランジスタ部を残して通常のホトリソ
工程によりエツチングした。次いで、Indium−
Tin−Uxideを厚さ0.3ミクロン蒸着した後、通常
のホトリソ工程により画素電極１０を形成した。
次いで、グロー放電法によりSi3N4膜７を厚さ0.3
ミクロン蒸着した。次にドレイン電極６と画素電
極１０、ソース電極５及びドレイン電極６とオー
ミツクコンタクト層４を導通させる為に、コンタ
クトホール１１を通常のホトリソ工程によりエツ
チングした。次いで、Alを厚さ0.6ミクロン蒸着
し、通常のホトリソ工程によりソース電極及びド
レイン電極を残してエツチングした。
蒸着し、同様に通常のホトリソ工程によりゲート
電極１を形成した。次に、よく知られたグロー放
電法によりSi3N4膜（絶縁膜）を厚さ0.3ミクロン
蒸着した。次いで同じくグロー放電法によりアモ
ルフアスシリコン層３を厚さ0.3ミクロンで形成
した後、同様にn+層４を0.1ミクロン蒸着した。
次いで、トランジスタ部を残して通常のホトリソ
工程によりエツチングした。次いで、Indium−
Tin−Uxideを厚さ0.3ミクロン蒸着した後、通常
のホトリソ工程により画素電極１０を形成した。
次いで、グロー放電法によりSi3N4膜７を厚さ0.3
ミクロン蒸着した。次にドレイン電極６と画素電
極１０、ソース電極５及びドレイン電極６とオー
ミツクコンタクト層４を導通させる為に、コンタ
クトホール１１を通常のホトリソ工程によりエツ
チングした。次いで、Alを厚さ0.6ミクロン蒸着
し、通常のホトリソ工程によりソース電極及びド
レイン電極を残してエツチングした。
次いで、有機絶縁層８（東京応社製ODUR−
110ER（商品名））を塗布し硬化させた。最後に
Al遮光層９を0.1ミクロン蒸着し、通常のホトリ
ソ工程によりエツチングをした。この様な構成に
することによりコンタクトホールの深さが浅い所
で同一となり、ソース５及びドレイン電極の膜厚
を薄くできる。
110ER（商品名））を塗布し硬化させた。最後に
Al遮光層９を0.1ミクロン蒸着し、通常のホトリ
ソ工程によりエツチングをした。この様な構成に
することによりコンタクトホールの深さが浅い所
で同一となり、ソース５及びドレイン電極の膜厚
を薄くできる。
実施例 ３（第３図）
ガラス基板Ｓの上にAlを厚さ0.3ミクロン蒸着
し、同様に通常のホトリソ工程によりゲート電極
１を形成した。次に、よく知られたグロー放電法
によりSi3N4膜２（絶縁膜）を厚さ0.3ミクロン蒸
着した。次いで同じくグロー放電法によりアモル
フアスシリコン層３を厚さ0.5ミクロンで形成し
た後、同様にn+層４を0.1ミクロン蒸着した。次
いで、トランジスタ部を残して通常のホトリソ工
程によりエツチングした。次にグロー放電法によ
りSi3N4膜を厚さ0.3ミクロン蒸着した。
し、同様に通常のホトリソ工程によりゲート電極
１を形成した。次に、よく知られたグロー放電法
によりSi3N4膜２（絶縁膜）を厚さ0.3ミクロン蒸
着した。次いで同じくグロー放電法によりアモル
フアスシリコン層３を厚さ0.5ミクロンで形成し
た後、同様にn+層４を0.1ミクロン蒸着した。次
いで、トランジスタ部を残して通常のホトリソ工
程によりエツチングした。次にグロー放電法によ
りSi3N4膜を厚さ0.3ミクロン蒸着した。
次いで、Indium−Tin−Oxideを厚さ0.3ミクロ
ン蒸着した後、通常のホトリソ工程により画素電
極を形成した。次いで、ソース電極５及びドレイ
ン電極６とオーミツクコンタクト層４を導通させ
る為に、コンタクトホール１１を通常のホトリソ
工程によりエツチングした。次いで、Alを厚さ
0.6ミクロン蒸着し、通常のホトリソ工程により
ソース電極及びドレイン電極を残してエツチング
した。次いで、有機絶縁層８（東京応化製
ODUR−110WR（商品名））を塗布し硬化させた。
最後にAl遮光層９を0.1ミクロン蒸着し、通常の
ホトリソ工程によりエツチングをした。これによ
り一部コンタクトホールが必要なくなる。
ン蒸着した後、通常のホトリソ工程により画素電
極を形成した。次いで、ソース電極５及びドレイ
ン電極６とオーミツクコンタクト層４を導通させ
る為に、コンタクトホール１１を通常のホトリソ
工程によりエツチングした。次いで、Alを厚さ
0.6ミクロン蒸着し、通常のホトリソ工程により
ソース電極及びドレイン電極を残してエツチング
した。次いで、有機絶縁層８（東京応化製
ODUR−110WR（商品名））を塗布し硬化させた。
最後にAl遮光層９を0.1ミクロン蒸着し、通常の
ホトリソ工程によりエツチングをした。これによ
り一部コンタクトホールが必要なくなる。
以上においては液晶表示装置について具体的に
説明したが、本発明は例えばクラークらにより発
表された強誘電性液晶素子（米国特許第4367924
号公報）などの類似表示装置においても実施する
こことができる。
説明したが、本発明は例えばクラークらにより発
表された強誘電性液晶素子（米国特許第4367924
号公報）などの類似表示装置においても実施する
こことができる。
［発明の効果］
以上の如く、本発明によればTFTの動作特性
を向上させることができ、更にTFTの信頼性及
び作成時の歩留りをも向上させることができる。
を向上させることができ、更にTFTの信頼性及
び作成時の歩留りをも向上させることができる。
第１図〜第４図は本発明の表示装置に於ける
TFT形成基板の各種実施例を示す断面図、第５
図は従来の液晶表示装置のTFT部の一例を示す
断面図、第６図はその平面図、第７図はそのＡ−
A′断面である。 １……ゲート電極、１ａ……ゲート線、２……
絶縁層、３……半導体層、４……オーミツクコン
タクト層、５……ソース電極、５ａ……ソース
線、６……ドレイン電極、７……無機絶縁層、８
……有機絶縁層、９……遮光層、１０……画素電
極、１１……コンタクトホール、２０……ゲート
とソース及びドレイン電極の交差部。
TFT形成基板の各種実施例を示す断面図、第５
図は従来の液晶表示装置のTFT部の一例を示す
断面図、第６図はその平面図、第７図はそのＡ−
A′断面である。 １……ゲート電極、１ａ……ゲート線、２……
絶縁層、３……半導体層、４……オーミツクコン
タクト層、５……ソース電極、５ａ……ソース
線、６……ドレイン電極、７……無機絶縁層、８
……有機絶縁層、９……遮光層、１０……画素電
極、１１……コンタクトホール、２０……ゲート
とソース及びドレイン電極の交差部。
Claims (1)
- 【特許請求の範囲】 １ 画素毎の画素電極と、該画素電極にスイツチ
ング素子として配した薄膜トランジスタと、該薄
膜トランジスタのゲート電極に接続したゲート線
と、上記薄膜トランジスタのソース電極に接続し
たソース線とを設けた表示基板、及び共通電極基
板とを有し、該基板間に液晶を挟持してなる表示
装置であつて、上記薄膜トランジスタアレイ上に
第１の絶縁層を設け、該第１の絶縁層及びゲート
電極と半導体層との間に配置した第２の絶縁層を
それぞれ上記ゲート線とソース線との交点に延長
させて両線間の絶縁層を二重構造とし、両絶縁層
が同一成分からなることを特徴とする表示装置。 ２ 絶縁層の材料がSi3N4であることを特徴とす
る特許請求の範囲第１項記載の表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59267305A JPS61145582A (ja) | 1984-12-20 | 1984-12-20 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59267305A JPS61145582A (ja) | 1984-12-20 | 1984-12-20 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61145582A JPS61145582A (ja) | 1986-07-03 |
| JPH0569219B2 true JPH0569219B2 (ja) | 1993-09-30 |
Family
ID=17442979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59267305A Granted JPS61145582A (ja) | 1984-12-20 | 1984-12-20 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61145582A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2644751B2 (ja) * | 1987-05-08 | 1997-08-25 | 株式会社日立製作所 | 液晶表示装置 |
| JPH01219825A (ja) * | 1988-02-29 | 1989-09-01 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタ |
| JPH02149824A (ja) * | 1988-11-30 | 1990-06-08 | Nec Corp | 薄膜トランジスタ |
| JP2550692B2 (ja) * | 1989-02-11 | 1996-11-06 | 日本電気株式会社 | 薄膜トランジスタアレイの製造方法 |
| JPH02275417A (ja) * | 1989-04-17 | 1990-11-09 | Nec Corp | 表示素子用薄膜トランジスタ |
| JP4569295B2 (ja) * | 2004-12-28 | 2010-10-27 | カシオ計算機株式会社 | 薄膜トランジスタおよびその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6092281U (ja) * | 1983-11-30 | 1985-06-24 | 株式会社リコー | 液晶表示装置用薄膜トランジスタ基板 |
-
1984
- 1984-12-20 JP JP59267305A patent/JPS61145582A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61145582A (ja) | 1986-07-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6207970B1 (en) | Thin-film transistor display devices having composite electrodes | |
| US5229644A (en) | Thin film transistor having a transparent electrode and substrate | |
| US6897479B2 (en) | ITO film contact structure, TFT substrate and manufacture thereof | |
| US7138655B2 (en) | Thin film transistor array panel including symmetrically aligned thin film transistors and manufacturing method thereof | |
| US20030151095A1 (en) | Thin film transistor array substrate for liquid crystal display and method for fabricating same | |
| US6096572A (en) | Manufacturing method and semiconductor device with low contact resistance between transparent electrode and pad electrode | |
| US6862051B2 (en) | Liquid crystal display device and method of manufacturing the same | |
| US7023501B2 (en) | Liquid crystal display device having particular connections among drain and pixel electrodes and contact hole | |
| JPH0569219B2 (ja) | ||
| KR20010056591A (ko) | 액정 표시장치 제조방법 및 그 제조방법에 따른액정표시장치 | |
| JPH03126921A (ja) | 液晶表示装置 | |
| US5270845A (en) | Liquid crystal display unit manufacturing method including forming one of two gate line layers of display electrode material | |
| KR100897487B1 (ko) | 액정표시소자의 어레이 기판 및 그 제조방법 | |
| JPH08179362A (ja) | 薄膜トランジスタアレイ基板 | |
| JPH11326941A (ja) | アクティブマトリクス表示装置 | |
| JP2604386B2 (ja) | 薄膜トランジスタパネル | |
| US7116389B2 (en) | Liquid crystal display device and method of manufacturing the same | |
| KR100443829B1 (ko) | 액정표시소자용 어레이기판 및 그 제조방법 | |
| JP2598420B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH07120790A (ja) | アクティブマトリックス基板およびその製造方法 | |
| US20030164908A1 (en) | Thin film transistor panel | |
| KR100611043B1 (ko) | 액정 표시장치 제조방법 | |
| JP2808742B2 (ja) | Ｔｆｔパネルおよびその製造方法 | |
| JP2818013B2 (ja) | 薄膜トランジスタ装置およびその装置を製造する方法 | |
| JP3245613B2 (ja) | 薄膜素子の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |