JP2644751B2 - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JP2644751B2 JP2644751B2 JP62110505A JP11050587A JP2644751B2 JP 2644751 B2 JP2644751 B2 JP 2644751B2 JP 62110505 A JP62110505 A JP 62110505A JP 11050587 A JP11050587 A JP 11050587A JP 2644751 B2 JP2644751 B2 JP 2644751B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、液晶表示装置、特に、アクティブ・マトリ
ックス方式で構成した液晶表示部を有する液晶表示装置
に適用して有効な技術に関するものである。
ックス方式で構成した液晶表示部を有する液晶表示装置
に適用して有効な技術に関するものである。
〔従来技術〕 アクティブ・マトリックス方式の液晶表示装置は、マ
トリックス状に複数の画素を配置して構成される液晶表
示部を有している。各画素は、水平方向に延在する複数
の走査信号線（ゲート信号線）と、それと交差する垂直
方向に延在する複数の映像信号線（ドレイン信号線）と
で規定される夫々の領域内に配置されている。映像信号
線は、絶縁膜を介在させて、走査信号線の上層に形成さ
れている。
トリックス状に複数の画素を配置して構成される液晶表
示部を有している。各画素は、水平方向に延在する複数
の走査信号線（ゲート信号線）と、それと交差する垂直
方向に延在する複数の映像信号線（ドレイン信号線）と
で規定される夫々の領域内に配置されている。映像信号
線は、絶縁膜を介在させて、走査信号線の上層に形成さ
れている。
前記画素は、主に、液晶、この液晶を介在させて配置
された透明画素電極及び共通透明画素電極、薄膜トラン
ジスタ（TFT）で構成されている。透明画素電極、薄膜
トランジスタの夫々は、画素毎に設けられている。透明
画素電極は、薄膜トランジスタの一方のソース・ドレイ
ン電極に接続されている。薄膜トランジスタの他方のソ
ース・ドレイン電極は前記映像信号線に接続され、ゲー
ト電極は前記走査信号線に接続されている。
された透明画素電極及び共通透明画素電極、薄膜トラン
ジスタ（TFT）で構成されている。透明画素電極、薄膜
トランジスタの夫々は、画素毎に設けられている。透明
画素電極は、薄膜トランジスタの一方のソース・ドレイ
ン電極に接続されている。薄膜トランジスタの他方のソ
ース・ドレイン電極は前記映像信号線に接続され、ゲー
ト電極は前記走査信号線に接続されている。
なお、液晶表示装置については、例えば、特開昭61−
151516号公報に記載されている。また、映像信号線を、
走査信号線と交差する部分で切断し、導電層により電気
的に接続する公知例としては特開昭63−240527号及び実
開昭61−106979号公報がある。しかし、いずれの公知例
にも走査信号線と導電層を、その交差部において、２層
の絶縁層で絶縁する記載はない。なお、特開昭61−9168
8号公報には配線交差部が複数の絶縁膜で絶縁された例
が示されている。しかし特開昭61−91688号公報では、
走査信号線を切断し導電層により、切断された夫々の走
査線を、電気的に接続しているので、走査線の配線抵抗
が高くなり、ゲートパルス波形のなまりや遅延を生じる
問題があった。
151516号公報に記載されている。また、映像信号線を、
走査信号線と交差する部分で切断し、導電層により電気
的に接続する公知例としては特開昭63−240527号及び実
開昭61−106979号公報がある。しかし、いずれの公知例
にも走査信号線と導電層を、その交差部において、２層
の絶縁層で絶縁する記載はない。なお、特開昭61−9168
8号公報には配線交差部が複数の絶縁膜で絶縁された例
が示されている。しかし特開昭61−91688号公報では、
走査信号線を切断し導電層により、切断された夫々の走
査線を、電気的に接続しているので、走査線の配線抵抗
が高くなり、ゲートパルス波形のなまりや遅延を生じる
問題があった。
この種の液晶表示装置においては、製造工程中に、液
晶表示部にゴミ等の異物が混入したり、フォトリソグラ
フィ技術で使用されるマスクに異物が付着したりする。
この異物が走査信号線と映像信号線との交差部（クロス
オーバ部）に混入したり存在したりすると、両者間の絶
縁膜にピンホールを生じさせ、両者間を短絡させる。特
に、従来、前記絶縁膜が一層の窒化珪素膜で形成される
場合、ピンホールの発生する確率が高いので、前記両者
間の短絡が多発する。走査信号線と映像信号線とが短絡
すると、夫々に接続された全べての画素が不良となる線
欠陥を生じる。線欠陥は、液晶表示装置として不良製品
となり、液晶表示装置の歩留りを低下させるという問題
点があった。
晶表示部にゴミ等の異物が混入したり、フォトリソグラ
フィ技術で使用されるマスクに異物が付着したりする。
この異物が走査信号線と映像信号線との交差部（クロス
オーバ部）に混入したり存在したりすると、両者間の絶
縁膜にピンホールを生じさせ、両者間を短絡させる。特
に、従来、前記絶縁膜が一層の窒化珪素膜で形成される
場合、ピンホールの発生する確率が高いので、前記両者
間の短絡が多発する。走査信号線と映像信号線とが短絡
すると、夫々に接続された全べての画素が不良となる線
欠陥を生じる。線欠陥は、液晶表示装置として不良製品
となり、液晶表示装置の歩留りを低下させるという問題
点があった。
本発明の目的は、液晶表示装置の歩留りを向上するこ
とが可能な技術を提供することにある。
とが可能な技術を提供することにある。
本発明の他の目的は、液晶表示装置において、液晶表
示部の走査信号線と映像信号線との短絡を防止すること
が可能な技術を提供することにある。
示部の走査信号線と映像信号線との短絡を防止すること
が可能な技術を提供することにある。
本発明の他の目的は、前記目的を達成すると共に、液
晶表示装置の動作速度の高速化を図ることが可能な技術
を提供することにある。
晶表示装置の動作速度の高速化を図ることが可能な技術
を提供することにある。
本発明の他の目的は、前記目的を達成すると共に、薄
膜トランジスタのチャネル形成領域に光が入射すること
を防止する遮光膜の帯電に起因する弊害を防止すること
が可能な技術を提供することにある。
膜トランジスタのチャネル形成領域に光が入射すること
を防止する遮光膜の帯電に起因する弊害を防止すること
が可能な技術を提供することにある。
本発明の他の目的は、前記目的を達成するための製造
工程を低減することが可能な技術を提供することにあ
る。
工程を低減することが可能な技術を提供することにあ
る。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
概要を簡単に説明すれば、下記のとおりである。
走査信号線とその上層に交差する映像信号線とで規定
される領域内に、薄膜トランジスタを配置した液晶表示
装置において、前記走査信号線と交差する部分の映像信
号線を切断し、この切断された夫々の映像信号線を、こ
の映像信号線よりも上層に絶縁膜を介在させて形成した
導電層によって電気的に接続する。
される領域内に、薄膜トランジスタを配置した液晶表示
装置において、前記走査信号線と交差する部分の映像信
号線を切断し、この切断された夫々の映像信号線を、こ
の映像信号線よりも上層に絶縁膜を介在させて形成した
導電層によって電気的に接続する。
上述した手段によれば、走査信号線と映像信号線との
交差部の両者間に複数層の絶縁膜を介在させ、同一位置
にピンホールが発生する確率を低減することができるの
で、前記両者間の短絡による線欠陥を防止し、液晶表示
装置の歩留りを向上することができる。
交差部の両者間に複数層の絶縁膜を介在させ、同一位置
にピンホールが発生する確率を低減することができるの
で、前記両者間の短絡による線欠陥を防止し、液晶表示
装置の歩留りを向上することができる。
以下、本発明の構成について、一実施例と共に説明す
る。
る。
なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
本発明の実施例Ｉである液晶表示装置の液晶表示部の
一画素を第１図（要部平面図）で示し、第１図のII−II
線で切った断面を第２図、第１図のIII−III線で切った
断面を第３図に夫々示す。
一画素を第１図（要部平面図）で示し、第１図のII−II
線で切った断面を第２図、第１図のIII−III線で切った
断面を第３図に夫々示す。
第１図乃至第３図に示すように、液晶表示装置は、1.
1［mm］程度の厚さを有する下部透明ガラス基板SUB1の
内側（液晶側）の表面上に、薄膜トランジスタTFTを有
している。薄膜トランジスタTFTは、主に、ゲート電極G
T、ゲート絶縁膜として使用される絶縁膜GI、チャネル
形成領域として使用されるｉ型半導体層AS、一対のソー
ス・ドレイン電極SD（SD1,SD2）で構成されている。
1［mm］程度の厚さを有する下部透明ガラス基板SUB1の
内側（液晶側）の表面上に、薄膜トランジスタTFTを有
している。薄膜トランジスタTFTは、主に、ゲート電極G
T、ゲート絶縁膜として使用される絶縁膜GI、チャネル
形成領域として使用されるｉ型半導体層AS、一対のソー
ス・ドレイン電極SD（SD1,SD2）で構成されている。
前記ゲート電極GTは、例えば、断線を防止するため
に、Cr層上にMo層を積層した複合膜で形成し、1000
［Å］程度の膜厚で形成する。ゲート電極GTは、走査信
号線（ゲート信号線又は水平信号線）GLと同一製造工程
で形成されており、走査信号線GLに一体化されそれに接
続されている。走査信号線GLは、第１図に示すように水
平方向に延在しており、図示していないが、垂直方向に
複数本配置されている。
に、Cr層上にMo層を積層した複合膜で形成し、1000
［Å］程度の膜厚で形成する。ゲート電極GTは、走査信
号線（ゲート信号線又は水平信号線）GLと同一製造工程
で形成されており、走査信号線GLに一体化されそれに接
続されている。走査信号線GLは、第１図に示すように水
平方向に延在しており、図示していないが、垂直方向に
複数本配置されている。
絶縁膜GIは、ゲート電極GT及び走査信号線GLの上層に
形成されている。絶縁膜GIは、例えば、プラズマCVDで
形成された窒化珪素膜を用い、3000［Å］程度の膜厚で
形成する。
形成されている。絶縁膜GIは、例えば、プラズマCVDで
形成された窒化珪素膜を用い、3000［Å］程度の膜厚で
形成する。
ｉ型半導体層ASは、アモーファスシリコン膜又は多結
晶シリコン膜で形成し、2000［Å］程度の膜厚で形成す
る。ｉ型半導体層ASは、主に、薄膜トランジスタTFTの
チャネル形成領域を構成する。ｉ型半導体層ASは、第１
図及び第３図に詳細に示すように、走査信号線GLと後述
する映像信号線DLとの交差部の両者間まで延在させて設
けられている。
晶シリコン膜で形成し、2000［Å］程度の膜厚で形成す
る。ｉ型半導体層ASは、主に、薄膜トランジスタTFTの
チャネル形成領域を構成する。ｉ型半導体層ASは、第１
図及び第３図に詳細に示すように、走査信号線GLと後述
する映像信号線DLとの交差部の両者間まで延在させて設
けられている。
一対のソース・ドレイン電極SD1,SD2は、ｉ型半導体
層AS上に夫々離隔して設けられている。ソース・ドレイ
ン電極SDは、回路のバイアス極性が変ると、動作上、ソ
ースとドレインが入れ替わるように構成されている。つ
まり、薄膜トランジスタTFTは、FETと同様に双方向性で
ある。
層AS上に夫々離隔して設けられている。ソース・ドレイ
ン電極SDは、回路のバイアス極性が変ると、動作上、ソ
ースとドレインが入れ替わるように構成されている。つ
まり、薄膜トランジスタTFTは、FETと同様に双方向性で
ある。
ソース・ドレイン電極SDは、例えば、ｉ型半導体層AS
に接触する下層側から、高不純物濃度のn+型半導体層、
Cr層、Al層を順次積層して形成されている。n+型半導体
層は、アモーファスシリコン膜又は多結晶シリコン膜で
形成されており、500［Å］程度の膜厚で形成する。n+
型半導体層は、ｉ型半導体層ASとの接触抵抗値を低減す
るように構成されている。Cr層は、n+型半導体層とAl層
との反応を防止する、バリア層として形成されており、
700［Å］程度の膜厚で形成する。Al層は、信号伝達速
度を速くするために低抵抗値を有する配線材料で形成さ
れており、3500［Å］程度の膜厚で形成する。Al層とし
ては、Al−Si層やAl−Cu層を使用してもよい。
に接触する下層側から、高不純物濃度のn+型半導体層、
Cr層、Al層を順次積層して形成されている。n+型半導体
層は、アモーファスシリコン膜又は多結晶シリコン膜で
形成されており、500［Å］程度の膜厚で形成する。n+
型半導体層は、ｉ型半導体層ASとの接触抵抗値を低減す
るように構成されている。Cr層は、n+型半導体層とAl層
との反応を防止する、バリア層として形成されており、
700［Å］程度の膜厚で形成する。Al層は、信号伝達速
度を速くするために低抵抗値を有する配線材料で形成さ
れており、3500［Å］程度の膜厚で形成する。Al層とし
ては、Al−Si層やAl−Cu層を使用してもよい。
薄膜トランジスタTFTの一方のソース・ドレイン電極S
D2は、画素毎に設けられた透明電極（画素電極）ITO1が
接続されている。透明電極ITO1は、液晶表示部の画素電
極の一方を構成する。透明電極ITO1は、例えば、1200
［Å］程度の膜厚で形成する。他方のソース・ドレイン
電極SD1は、映像信号線（ドレイン信号線又は垂直信号
線）DLと同一製造工程で形成されており、映像信号線DL
に一体化されそれに接続されている。映像信号線DLは、
第１図に示すように、走査信号線GLと交差する垂直方向
に延在し、図示していないが、水平方向に複数本配置さ
れている。
D2は、画素毎に設けられた透明電極（画素電極）ITO1が
接続されている。透明電極ITO1は、液晶表示部の画素電
極の一方を構成する。透明電極ITO1は、例えば、1200
［Å］程度の膜厚で形成する。他方のソース・ドレイン
電極SD1は、映像信号線（ドレイン信号線又は垂直信号
線）DLと同一製造工程で形成されており、映像信号線DL
に一体化されそれに接続されている。映像信号線DLは、
第１図に示すように、走査信号線GLと交差する垂直方向
に延在し、図示していないが、水平方向に複数本配置さ
れている。
薄膜トランジスタTFT及び透明電極ITO1上には、保護
膜PSV1が設けられている。保護膜PSV1は、主に、薄膜ト
ランジスタTFTを湿気等から保護するために形成されて
おり、透明性が高くしかも耐湿性の良いものを使用す
る。保護膜PSV1は、例えば、プラズマCVDで形成した酸
化珪素膜や窒化珪素膜で形成されており、8000［Å］程
度の膜厚で形成する。
膜PSV1が設けられている。保護膜PSV1は、主に、薄膜ト
ランジスタTFTを湿気等から保護するために形成されて
おり、透明性が高くしかも耐湿性の良いものを使用す
る。保護膜PSV1は、例えば、プラズマCVDで形成した酸
化珪素膜や窒化珪素膜で形成されており、8000［Å］程
度の膜厚で形成する。
薄膜トランジスタTFT上の保護膜PSV1の上部には、外
部光がチャネル形成領域として使用されるｉ型半導体層
ASに入射されないように、遮蔽膜LSが設けられている。
遮蔽膜LSは、光に対する遮蔽性が高く、しかも導電性を
有するように、例えば、Al層（或はCr層等）で形成され
ており、スパッタで4000［Å］程度の膜厚に形成する。
部光がチャネル形成領域として使用されるｉ型半導体層
ASに入射されないように、遮蔽膜LSが設けられている。
遮蔽膜LSは、光に対する遮蔽性が高く、しかも導電性を
有するように、例えば、Al層（或はCr層等）で形成され
ており、スパッタで4000［Å］程度の膜厚に形成する。
薄膜トランジスタTFTは、ゲート電極GTに正のバイア
スを印加すると、ソースドレイン間のチャネル抵抗が小
さくなり、バイアスを零にすると、チャネル抵抗は大き
くなるように構成されている。つまり、薄膜トランジス
タTFTは、透明電極ITO1に印加される電圧を制御するよ
うに構成されている。
スを印加すると、ソースドレイン間のチャネル抵抗が小
さくなり、バイアスを零にすると、チャネル抵抗は大き
くなるように構成されている。つまり、薄膜トランジス
タTFTは、透明電極ITO1に印加される電圧を制御するよ
うに構成されている。
前述の映像信号線DLは、第１図及び第３図に示すよう
に、走査信号線GLと交差する部分を切断している。映像
信号線DLは、前記交差部において、走査信号線GLを介在
し、それから、所定間隔、離隔するように切断されてい
る。そして、この切断された夫々の映像信号線DLは、こ
の映像信号線DLよりも上層に保護膜PSV1（絶縁膜）を介
在させて形成した導電層によって電気的に接続されてい
る。導電層は、遮光膜LSと同一製造工程で形成され、し
かも一体に構成されており、保護膜PSV1に形成された接
続孔THを通して切断された夫々の映像信号線DL間を接続
するように構成されている。
に、走査信号線GLと交差する部分を切断している。映像
信号線DLは、前記交差部において、走査信号線GLを介在
し、それから、所定間隔、離隔するように切断されてい
る。そして、この切断された夫々の映像信号線DLは、こ
の映像信号線DLよりも上層に保護膜PSV1（絶縁膜）を介
在させて形成した導電層によって電気的に接続されてい
る。導電層は、遮光膜LSと同一製造工程で形成され、し
かも一体に構成されており、保護膜PSV1に形成された接
続孔THを通して切断された夫々の映像信号線DL間を接続
するように構成されている。
このように構成される液晶表示装置は、走査信号線GL
と映像信号線DLとの交差部の両者間に複数層の絶縁膜
（絶縁膜GI及び保護膜PSV1）を介在させることができる
ので、絶縁膜GI、保護膜PSV1の夫々の同一位置にピンホ
ールが発生する確率を低減することができる。つまり、
一方の絶縁膜GIにピンホールが発生しても、そのピンホ
ールと同一位置の他方の保護膜PSV1にピンホールが発生
する確率が極めて小さい。したがって、走査信号線GLと
映像信号線DLとの交差部において、両者間が短絡するこ
とを低減することができるので、液晶表示部の線欠陥を
防止し、液晶表示装置の歩留りを向上することができ
る。
と映像信号線DLとの交差部の両者間に複数層の絶縁膜
（絶縁膜GI及び保護膜PSV1）を介在させることができる
ので、絶縁膜GI、保護膜PSV1の夫々の同一位置にピンホ
ールが発生する確率を低減することができる。つまり、
一方の絶縁膜GIにピンホールが発生しても、そのピンホ
ールと同一位置の他方の保護膜PSV1にピンホールが発生
する確率が極めて小さい。したがって、走査信号線GLと
映像信号線DLとの交差部において、両者間が短絡するこ
とを低減することができるので、液晶表示部の線欠陥を
防止し、液晶表示装置の歩留りを向上することができ
る。
また、走査信号線GLと映像信号線DLとの交差部の両者
間に、絶縁膜GI及び保護膜PSV1の他に、薄膜トランジス
タTFTのｉ型半導体層ASの一部を延在させることによ
り、両者間の夫々の層にピンホールが発生する確率を一
層小さくすることができるので、両者間の短絡を一層防
止することができる。
間に、絶縁膜GI及び保護膜PSV1の他に、薄膜トランジス
タTFTのｉ型半導体層ASの一部を延在させることによ
り、両者間の夫々の層にピンホールが発生する確率を一
層小さくすることができるので、両者間の短絡を一層防
止することができる。
また、走査信号線GLと映像信号線DLとの交差部の両者
間に、絶縁膜GI及び保護膜PSV1（或は及びｉ型半導体層
AS）を設けることにより、両者間に形成される寄生容量
の誘電体膜の誘電率を低減し、走査信号線GL、映像信号
線DLの夫々に付加される寄生容量を小さくすることがで
きるので、液晶表示装置の各画素を選択する書込動作速
度の高速化を図ることができる。
間に、絶縁膜GI及び保護膜PSV1（或は及びｉ型半導体層
AS）を設けることにより、両者間に形成される寄生容量
の誘電体膜の誘電率を低減し、走査信号線GL、映像信号
線DLの夫々に付加される寄生容量を小さくすることがで
きるので、液晶表示装置の各画素を選択する書込動作速
度の高速化を図ることができる。
また、前記切断された映像信号線DL間を接続する導電
層（遮光膜LS）を、遮光膜LSと同一製造工程で形成する
ことにより、前記導電層を形成するための製造工程を遮
光膜LSを形成する工程と兼用することができるので、液
晶表示装置の製造工程を低減することができる。
層（遮光膜LS）を、遮光膜LSと同一製造工程で形成する
ことにより、前記導電層を形成するための製造工程を遮
光膜LSを形成する工程と兼用することができるので、液
晶表示装置の製造工程を低減することができる。
また、前記切断された映像信号線DL間を接続する導電
層（遮光膜LS）を、遮光膜LSと一体に構成することによ
り、遮光膜LSの電位を映像信号線DLの電位に固定するこ
とができるので、遮光膜LSが帯電することで生じる弊
害、例えば薄膜トランジスタTFTのしきい値電圧の変動
を低減することができる。
層（遮光膜LS）を、遮光膜LSと一体に構成することによ
り、遮光膜LSの電位を映像信号線DLの電位に固定するこ
とができるので、遮光膜LSが帯電することで生じる弊
害、例えば薄膜トランジスタTFTのしきい値電圧の変動
を低減することができる。
また、本実施例によれば走査信号線GLは切断すること
なく連続して形成しているので配線抵抗が高くなること
はなく、ゲートパルス波形のなまりや遅延の問題を生じ
ることがない。
なく連続して形成しているので配線抵抗が高くなること
はなく、ゲートパルス波形のなまりや遅延の問題を生じ
ることがない。
液晶LCは、下部透明ガラス基板SUB1と上部透明ガラス
基板SUB2との間に形成された空間内に、液晶分子の向き
を設定する下部配向膜ORI1及び上部配向膜ORI2に規定さ
れ、封入されている。
基板SUB2との間に形成された空間内に、液晶分子の向き
を設定する下部配向膜ORI1及び上部配向膜ORI2に規定さ
れ、封入されている。
下部配向膜ORI1は、下部透明ガラス基板SUB1側の保護
膜PSV1の上部に形成される。
膜PSV1の上部に形成される。
上部透明ガラス基板SUB2の内側（液晶側）の表面に
は、カラーフィルタFIL、保護膜PSV2、共通透明電極
（共通画素電極）ITO2及び前記上部配向膜ORI2が順次積
層して設けられている。
は、カラーフィルタFIL、保護膜PSV2、共通透明電極
（共通画素電極）ITO2及び前記上部配向膜ORI2が順次積
層して設けられている。
前記共通透明電極ITO2は、下部透明ガラス基板SUB1側
に画素毎に設けられた透明電極ITO1に対向し、隣接する
他の共通透明電極ITO2と一体に構成されている。
に画素毎に設けられた透明電極ITO1に対向し、隣接する
他の共通透明電極ITO2と一体に構成されている。
カラーフィルタFILは、アクリル樹脂等の樹脂材料で
形成される染色基材を各画素毎に染料で染め分けること
により形成されている。染料の染め分けは、フォトリソ
グラフィ技術を用いて行っている。
形成される染色基材を各画素毎に染料で染め分けること
により形成されている。染料の染め分けは、フォトリソ
グラフィ技術を用いて行っている。
保護膜PSV2は、前記カラーフィルタFILを異なる色に
染め分けた染料が液晶LCに漏れることを防止するために
設けられている。保護膜PSV2は、例えば、アクリル樹
脂，エポキシ樹脂等の透明樹脂材料で形成されている。
染め分けた染料が液晶LCに漏れることを防止するために
設けられている。保護膜PSV2は、例えば、アクリル樹
脂，エポキシ樹脂等の透明樹脂材料で形成されている。
この液晶表示装置は、下部透明ガラス基板SUB1側、上
部透明ガラス基板SUB2側の夫々の層を別々に形成し、そ
の後、上下透明ガラス基板SUB1及びSUB2を重ね合せ、両
者間に液晶LCを封入することによって組み立てられる。
部透明ガラス基板SUB2側の夫々の層を別々に形成し、そ
の後、上下透明ガラス基板SUB1及びSUB2を重ね合せ、両
者間に液晶LCを封入することによって組み立てられる。
なお、第２図の中央部は一画素部分の断面を示してい
るが、左側は透明ガラス基板SUB1及びSUB2の左側縁部分
で引出配線の存在する部分の断面を示している。右側
は、透明ガラス基板SUB1及びSUB2の右側縁部分で引出配
線の存在しない部分の断面を示している。
るが、左側は透明ガラス基板SUB1及びSUB2の左側縁部分
で引出配線の存在する部分の断面を示している。右側
は、透明ガラス基板SUB1及びSUB2の右側縁部分で引出配
線の存在しない部分の断面を示している。
第２図の左側、右側の夫々に示すシール材SLは、液晶
LCを封止するように構成されており、液晶封入口（図示
していない）を除く透明ガラス基板SUB1及びSUB2の縁周
囲全体に沿って形成されている。シール材SLは、例え
ば、エポキシ樹脂で形成されている。
LCを封止するように構成されており、液晶封入口（図示
していない）を除く透明ガラス基板SUB1及びSUB2の縁周
囲全体に沿って形成されている。シール材SLは、例え
ば、エポキシ樹脂で形成されている。
前記上部透明ガラス基板SUB2側の透明電極ITO2は、少
なくとも一個所において、銀ペースト材SILによって、
下部透明ガラス基板SUB1側に形成された引出配線層に接
続されている。この引出配線層は、前述したゲート電極
GT、ソース・ドレイン電極SDの夫々と同一製造工程で形
成される。
なくとも一個所において、銀ペースト材SILによって、
下部透明ガラス基板SUB1側に形成された引出配線層に接
続されている。この引出配線層は、前述したゲート電極
GT、ソース・ドレイン電極SDの夫々と同一製造工程で形
成される。
前記配向膜ORI1及びORI2、透明電極ITO1、共通透明電
極ITO2、保護膜PSV1及びPSV2、絶縁膜GIの夫々の層は、
シール材SLの内側に形成される。偏光板POLは、下部透
明ガラス基板SUB1、上部透明ガラス基板SUB2の夫々の外
側の表面に形成されている。
極ITO2、保護膜PSV1及びPSV2、絶縁膜GIの夫々の層は、
シール材SLの内側に形成される。偏光板POLは、下部透
明ガラス基板SUB1、上部透明ガラス基板SUB2の夫々の外
側の表面に形成されている。
本実施例IIは、前記液晶表示装置において、映像信号
線の抵抗値を低減した本発明の他の実施例である。
線の抵抗値を低減した本発明の他の実施例である。
本発明の実施例IIである液晶表示装置の液晶表示部の
一画素を第４図（要部平面図）に示す。
一画素を第４図（要部平面図）に示す。
本実施例IIの液晶表示装置は、第４図に示すように、
液晶表示部の映像信号線DLの上層に、走査信号線GLとの
交差部において切断された映像信号線DL間を接続する導
電層（遮光膜LS）が延在するように構成されている。導
電層と切断された夫々の映像信号線DLとは、保護膜PSV1
に形成された接続孔THを通して電気的に接続されてい
る。
液晶表示部の映像信号線DLの上層に、走査信号線GLとの
交差部において切断された映像信号線DL間を接続する導
電層（遮光膜LS）が延在するように構成されている。導
電層と切断された夫々の映像信号線DLとは、保護膜PSV1
に形成された接続孔THを通して電気的に接続されてい
る。
このように、切断された夫々の映像信号線DL間を接続
する導電層（遮光膜LS）を、映像信号線DLの上層に延在
させることにより、映像信号線DLの実質的な断面々積を
増加し、抵抗値を低減することができるので、液晶表示
装置の書込動作速度の高速化を図ることができる。
する導電層（遮光膜LS）を、映像信号線DLの上層に延在
させることにより、映像信号線DLの実質的な断面々積を
増加し、抵抗値を低減することができるので、液晶表示
装置の書込動作速度の高速化を図ることができる。
以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。
例えば、本発明は、前記液晶表示装置の走査信号線GL
と映像信号線DLとの間に設けられる絶縁膜GIを複数層
（同一材料の複数の絶縁膜、異種材料の複数の絶縁膜）
で構成してもよい。
と映像信号線DLとの間に設けられる絶縁膜GIを複数層
（同一材料の複数の絶縁膜、異種材料の複数の絶縁膜）
で構成してもよい。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
液晶表示装置において、走査信号線と映像信号線との
交差部の両者間の短絡を防止することができるので、歩
留りを向上することができる。
交差部の両者間の短絡を防止することができるので、歩
留りを向上することができる。
第１図は、本発明の実施例Ｉである液晶表示装置の液晶
表示部の一画素を示す要部平面図、 第２図は、第１図のII−II線で切った断面図、 第３図は、第１図のIII−III線で切った断面図、 第４図は、本発明の実施例IIである液晶表示装置の液晶
表示部の一画素を示す要部平面図である。 図中、SUB……透明ガラス基板、GL……走査信号線、DL
……映像信号線、GI……絶縁膜、GT……ゲート電極、AS
……ｉ型半導体層、SD……ソース・ドレイン電極、PSV
……保護膜、LS……遮光膜、TH……接続孔、LC……液
晶、TFT……薄膜トランジスタである。
表示部の一画素を示す要部平面図、 第２図は、第１図のII−II線で切った断面図、 第３図は、第１図のIII−III線で切った断面図、 第４図は、本発明の実施例IIである液晶表示装置の液晶
表示部の一画素を示す要部平面図である。 図中、SUB……透明ガラス基板、GL……走査信号線、DL
……映像信号線、GI……絶縁膜、GT……ゲート電極、AS
……ｉ型半導体層、SD……ソース・ドレイン電極、PSV
……保護膜、LS……遮光膜、TH……接続孔、LC……液
晶、TFT……薄膜トランジスタである。
Claims (3)
- 【請求項１】第１の方向に延在する走査信号線と、走査
信号線上に設けられた第１の絶縁膜と、該第１の絶縁膜
上に設けられ第２の方向に延在する映像信号線と、前記
走査信号線と前記映像信号線とで規定される領域内に、
薄膜トランジスタと画素電極よりなる画素を設け、前記
走査信号線、映像信号線をそれぞれ前記薄膜トランジス
タのゲート電極、ソース、ドレインの一方の電極に接続
した液晶表示装置において、前記走査信号線と交差する
部分の映像信号線を切断し、該切断された夫々の映像信
号線を、前記第１の絶縁膜及び前記映像信号線よりも上
層に設けられた第２の絶縁膜を介在させて前記走査信号
線と絶縁した導電層によって、電気的に接続したことを
特徴とする液晶表示装置。 - 【請求項２】前記切断された映像信号線間を接続する導
電層が、前記薄膜トランジスタのチャネル領域に光が入
射することを防止する遮光膜と同一の導電膜よりなるこ
とを特徴とする特許請求の範囲第１項記載の液晶表示装
置。 - 【請求項３】前記切断された映像信号線間を接続する導
電層は、前記薄膜トランジスタのチャネル領域に光が入
射することを防止する遮光膜と一体に構成されているこ
とを特徴とする特許請求の範囲第１項乃至第２項記載の
液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62110505A JP2644751B2 (ja) | 1987-05-08 | 1987-05-08 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62110505A JP2644751B2 (ja) | 1987-05-08 | 1987-05-08 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63276030A JPS63276030A (ja) | 1988-11-14 |
| JP2644751B2 true JP2644751B2 (ja) | 1997-08-25 |
Family
ID=14537472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62110505A Expired - Lifetime JP2644751B2 (ja) | 1987-05-08 | 1987-05-08 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2644751B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940015576A (ko) * | 1992-12-10 | 1994-07-21 | 이헌조 | 액정표시장치 제조방법 |
| JPH08106108A (ja) * | 1994-10-05 | 1996-04-23 | Fujitsu Ltd | 薄膜トランジスタマトリクス及びその製造方法 |
| US6043437A (en) * | 1996-12-20 | 2000-03-28 | Alfred E. Mann Foundation | Alumina insulation for coating implantable components and other microminiature devices |
| US9166054B2 (en) | 2012-04-13 | 2015-10-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60189080U (ja) * | 1984-05-28 | 1985-12-14 | カシオ計算機株式会社 | 液晶表示装置 |
| JPS61145582A (ja) * | 1984-12-20 | 1986-07-03 | キヤノン株式会社 | 表示装置 |
| JPS62126677A (ja) * | 1985-11-27 | 1987-06-08 | Sharp Corp | 薄膜トランジスタアレイ |
| JPS62152157A (ja) * | 1985-12-26 | 1987-07-07 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタアレイ |
-
1987
- 1987-05-08 JP JP62110505A patent/JP2644751B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63276030A (ja) | 1988-11-14 |
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