JP2656017B2 - 液晶表示装置 - Google Patents
液晶表示装置Info
- Publication number
- JP2656017B2 JP2656017B2 JP12454796A JP12454796A JP2656017B2 JP 2656017 B2 JP2656017 B2 JP 2656017B2 JP 12454796 A JP12454796 A JP 12454796A JP 12454796 A JP12454796 A JP 12454796A JP 2656017 B2 JP2656017 B2 JP 2656017B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- pixel
- conductive film
- film
- liquid crystal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置、特
に、薄膜トランジスタ及び画素電極で画素を構成するア
クティブ・マトリックス方式の液晶表示装置に適用して
有効な技術に関するものである。 【０００２】 【従来の技術】アクティブ・マトリックス方式の液晶表
示装置は、マトリックス状に複数の画素が配置された液
晶表示部を有している。液晶表示部の各画素は、隣接す
る２本の走査信号線（ゲート信号線）と隣接する２本の
映像信号線（ドレイン信号線）との交差領域内に配置さ
れている。走査信号線は、列方向（水平方向）に延在
し、行方向に複数本配置されている。映像信号線は、走
査信号線と交差する行方向（垂直方向）に延在し、列方
向に複数本配置されている。 【０００３】前記画素は、主に、液晶、この液晶を介在
させて配置された透明画素電極及び共通透明画素電極、
薄膜トランジスタ（ＴＦＴ）で構成されている。透明画
素電極、薄膜トランジスタの夫々は、画素毎に設けられ
ている。透明画素電極は、薄膜トランジスタのソース電
極に接続されている。薄膜トランジスタのドレイン電極
は前記映像信号線に接続され、ゲート電極は前記走査信
号線に接続されている。 【０００４】なお、液晶表示装置については、例えば、
日経マグロウヒル社発行，日経エレクトロニクス，１９
８６年１２月１５日号，ｐｐ．１９３〜２００に記載さ
れている。 【０００５】また、アクティブ・マトリックス方式の液
晶表示装置において、走査信号線に導電膜の積層構成を
用いる公知例としては特開昭６１−９３４８８号及び特
開昭６１−２９８２０号公報がある。 【０００６】しかし何れの公知例にも、本発明の走査信
号線をアルミニウムと異なる金属からなる第１導電膜と
アルミニウムからなる第２導電膜の積層膜で構成し、前
記走査信号線に接続される容量素子の下電極、及び薄膜
トランジスタのゲート電極は前記第１導電膜と同一の導
電膜からなる単層膜で形成する構成の記載はない。 【０００７】また何れの公知例にも、本発明の容量素子
の上電極に重ねて導電膜を設け、該導電膜は、平面的
に、前記上電極が容量素子の下電極により形成される段
差を乗り越える領域に、島状に設ける構成の記載もな
い。 【０００８】従って上記公知例に開示されている技術で
は、本発明の課題である、画面欠陥不良の発生を防止す
ることは十分ではなかった。 【０００９】 【発明が解決しようとする課題】前述の液晶表示装置に
おいては、製造工程中に、液晶表示部にゴミ等の異物が
混入したり、フォトリソグラフィ技術で使用されるマス
クに異物が付着したりする。異物がガラス基板と薄膜ト
ランジスタのゲート線（又は容量素子の容量線）との間
に混入したり存在したりすると、ゲート線（又は容量
線）が断線し、断線した先の画素列が不良になる所謂線
欠陥を生じる。 【００１０】また、表示画面サイズが大きく、ゲート線
（又は容量線）の長い液晶表示装置においては、ゲート
線（又は容量線）の配線抵抗により、信号伝達速度の低
下を生じ、高速動作が出来ないという問題を生じた。 【００１１】また、この種の液晶表示装置においては、
薄膜トランジスタや容量素子は絶縁膜や導電膜の積層体
で形成されるが、たとえば容量素子の下電極の上を上電
極が乗り越える場合や、薄膜トランジスタのゲート電極
の上をソース、ドレイン電極が乗り越える場合は、前記
下電極や、前記ゲート電極の形成する段差部において、
前記上電極や、ソース、ドレイン電極が断線し、対応す
る画素が動作不良を起こし、所謂点欠陥不良を生じる。 【００１２】本発明の目的は、液晶表示装置において、
液晶表示部の画素が不良となる点欠陥を低減することが
可能な技術を提供することにある。 【００１３】本発明の他の目的は、液晶表示装置におい
て、信号書き込み速度の速い高速動作が可能な、液晶表
示装置を提供することにある。 【００１４】本発明の他の目的は、液晶表示装置におい
て、液晶表示部の点欠陥を低減すると共に、液晶表示部
の点欠陥或は線欠陥の発生する確率を低減することが可
能な技術を提供することにある。 【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。 【００１６】 【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。 【００１７】隣接する２本の走査信号線と隣接する２本
の映像信号線との交差領域内に、薄膜トランジスタ及び
画素電極で構成された画素を有し、前記薄膜トランジス
タは、前記２本の走査信号線のうち一方の走査信号線と
電気的に接続されるゲート電極と、該ゲート電極上に設
けられたゲート絶縁膜と、該ゲート絶縁膜上に設けられ
た半導体層と、該半導体層にそれぞれ電気的に接続され
たソース電極及びドレイン電極とからなり、前記ソース
電極及びドレイン電極の一方は画素電極に接続され、他
方は前記２本の映像信号線のうちの一方の映像信号線に
電気的に接続される液晶表示装置であって、前記走査信
号線はアルミニウムと異なる金属からなる第１導電膜と
アルミニウムからなる第２導電膜の積層膜からなるとと
もに、前記ゲート電極は前記第１導電膜と同一の導電膜
からなる単層膜で形成され、前記２本の走査信号線のう
ちの一方の走査信号線で選択される前記画素の画素電極
を一方の電極とし、前記２本の走査信号線のうちの他方
の走査信号線に電気的に接続される前記第１導電膜と同
一の導電膜からなる単層膜を他方の電極として、前記一
方の電極と前記他方の電極間に誘電体膜を介在させた保
持容量素子を構成し、該保持容量素子の一方の電極が平
面的に他方の電極により形成される段差を乗り越える領
域に第３の導電膜を設けることを特徴とするものであ
る。 【００１８】また、前記第２導電膜は、少なくとも前記
映像信号線との交差部分において、前記第１導電膜より
も幅を小さくすることを特徴とするものである。 【００１９】また、前記第３の導電膜は前記映像信号線
と同一導電層で構成する。 【００２０】上述した手段によれば、前記走査信号線は
アルミニウムと異なる金属からなる第１導電膜とアルミ
ニウムからなる第２導電膜の積層膜からなるので、配線
抵抗を低減することが出来、走査信号線の断線も防止す
ることが出来る。 【００２１】また、前記保持容量素子の他方の電極（下
電極）をアルミニウムと異なる金属からなる第１導電膜
で構成するので、アルミニウムからなる第２導電膜で他
方の電極を構成した場合に比べて、アルミニウムに発生
するヒロックにより保持容量素子の誘電体にピンホール
が開き、保持容量素子の一方の電極（上電極）と他方の
電極が短絡することがなく、保持容量素子の短絡による
点欠陥を防止することが出来る。 【００２２】また、前記保持容量素子の一方の電極（上
電極）に重なって導電膜を設け、該導電膜は平面的に前
記一方の電極が前記他方の電極（下電極）により形成さ
れる段差を乗り越える領域に島状に設けるので、一体に
形成された前記一方の電極と画素電極が、前記他方の電
極が形成する段差部分で、接続不良を起こした場合で
も、前記導電膜により電気的に接続されるので、断線す
ることはない。 【００２３】また、前記第２導電膜は、少なくとも前記
映像信号線との交差部において、前記第１導電膜よりも
幅を小さくしているので、走査信号線が形成する段差が
緩和され、その上に形成される映像信号線が走査信号線
によって形成される段差部分で断線することがない。 【００２４】さらに前記第３の導電膜は前記映像信号線
と同一導電膜で構成することにより、それらを同一の工
程で形成することもでき、製造工数の増大をもたらさな
いようにすることもできるようになる。 【００２５】以下、本発明の構成について、アクティブ
・マトリックス方式のカラー液晶表示装置に本発明を適
用した一実施例とともに説明する。 【００２６】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰返
しの説明は省略する。 【００２７】 【発明の実施の形態】（参考例）本願発明が適用される液晶表示装置の全体を把握するた
めに、まず、実施例に先立って、該液晶表示装置の全体
構成の一例を詳細に説明する。 本発明の参考例であるア
クティブ・マトリックス方式のカラー液晶表示装置の液
晶表示部の一画素を図１（要部平面図）で示し、図１の
II−II切断線で切った断面を図２で示す。また、図３
（要部平面図）には、図１に示す画素を複数配置した液
晶表示部の要部を示す。 【００２８】図１乃至図３に示すように、液晶表示装置
は、下部透明ガラス基板ＳＵＢ１の内側（液晶側）の表
面上に、薄膜トランジスタＴＦＴ及び透明画素電極ＩＴ
Ｏを有する画素が構成されている。下部透明ガラス基板
ＳＵＢ１は、例えば、１．１［ｍｍ］程度の厚さで構成
されている。 【００２９】各画素は、隣接する２本の走査信号線（ゲ
ート信号線又は水平信号線）ＧＬと、隣接する２本の映
像信号線（ドレイン信号線又は垂直信号線）ＤＬとの交
差領域内（４本の信号線で囲まれた領域内）に配置され
ている。走査信号線ＧＬは、図１及び図３に示すよう
に、列方向に延在し、行方向に複数本配置されている。
映像信号線ＤＬは、行方向に延在し、列方向に複数本配
置されている。 【００３０】各画素の薄膜トランジスタＴＦＴは、画素
内において３つ（複数）に分割され、薄膜トランジスタ
（分割薄膜トランジスタ）ＴＦＴ１、ＴＦＴ２及びＴＦ
Ｔ３で構成されている。薄膜トランジスタＴＦＴ１〜Ｔ
ＦＴ３の夫々は、実質的に同一サイズで構成されてい
る。この分割された薄膜トランジスタＴＦＴ１〜ＴＦＴ
３の夫々は、主に、ゲート電極ＧＴ、絶縁膜ＧＩ、ｉ型
半導体層ＡＳ、一対のソース電極ＳＤ１及びドレイン電
極ＳＤ２で構成されている。 【００３１】前記ゲート電極ＧＴは、図４（所定の製造
工程における要部平面図）に詳細に示すように、走査信
号線ＧＬから行方向（図１及び図４において下方向）に
突出するように構成されている。つまり、ゲート電極Ｇ
Ｔは、映像信号線ＤＬと実質的に平行に延在するように
構成されている。ゲート電極ＧＴは、薄膜トランジスタ
ＴＦＴ１〜ＴＦＴ３の夫々の形成領域まで突出するよう
に構成されている。薄膜トランジスタＴＦＴ１〜ＴＦＴ
３の夫々のゲート電極ＧＴは、一体に（共通電極とし
て）構成されており、同一の走査信号線ＧＬに接続され
ている。ゲート電極ＧＴは、薄膜トランジスタＴＦＴの
形成領域において段差形状をなるべく成長させないよう
に、単層の第１導電膜ｇ１で構成する。第１導電膜ｇ１
は、例えばスパッタで形成されたクロム（Ｃｒ）膜を用
い、１０００［Å］程度の膜厚で形成する。 【００３２】前記走査信号線ＧＬは、第１導電膜ｇ１及
びその上部に設けられた第２導電膜ｇ２からなる複合膜
で構成されている。この走査信号線ＧＬの第１導電膜ｇ
１は、前記ゲート電極ＧＴの第１導電膜ｇ１と同一製造
工程で形成され、かつ一体に構成されている。第２導電
膜ｇ２は、例えば、スパッタで形成されたアルミニウム
（Ａｌ）膜を用い、２０００〜４０００［Å］程度の膜
厚で形成する。第２導電膜ｇ２は、走査信号線ＧＬそれ
自体の抵抗値を大幅に低減させ、これによって信号伝達
速度（画素の選択速度）の高速化を図ることができるよ
うに構成されている。 【００３３】また、走査信号線ＧＬは、第１導電膜ｇ１
の幅寸法に比べて第２導電膜ｇ２の幅寸法を小さく構成
している。すなわち、走査信号線ＧＬは、その側壁の段
差形状を緩和することができるので、その上層の絶縁膜
ＧＩの表面を平坦化できるように構成されている。 【００３４】絶縁膜ＧＩは、薄膜トランジスタＴＦＴ１
〜ＴＦＴ３の夫々のゲート絶縁膜として使用される。絶
縁膜ＧＩは、ゲート電極ＧＴ及び走査信号線ＧＬの上層
に形成されている。絶縁膜ＧＩは、例えば、プラズマＣ
ＶＤで形成された窒化珪素膜を用い、３０００［Å］程
度の膜厚で形成する。この場合、膜膜トランジスタＴＦ
Ｔ１〜ＴＦＴ３のゲート電極ＧＴおよび走査信号線ＧＬ
の上述した構成によって、絶縁膜ＧＩの表面は、薄膜ト
ランジスタＴＦＴ１〜ＴＦＴ３の夫々の形成領域、及び
走査信号線ＧＬ形成領域において平坦化されて構成され
ることになる。 【００３５】ｉ型半導体層ＡＳは、図５（所定の製造工
程における要部平面図）で詳細に示すように、複数に分
割された薄膜トランジスタＴＦＴ１〜ＴＦＴ３の夫々の
チャネル形成領域として使用される。複数に分割された
薄膜トランジスタＴＦＴ１〜ＴＦＴ３の夫々のｉ型半導
体層ＡＳは、画素内において一体に構成されている。す
なわち、画素の分割された複数の薄膜トランジスタＴＦ
Ｔ１〜ＴＦＴ３の夫々は、１つの（共通の）ｉ型半導体
層ＡＳの島領域で構成されている。ｉ型半導体層ＡＳ
は、アモールファスシリコン膜又は多結晶シリコン膜で
形成し、２００〜３０００［Å］程度の膜厚で形成す
る。 【００３６】このように、画素の複数に分割された薄膜
トランジスタＴＦＴ１〜ＴＦＴ３の夫々のｉ型半導体層
ＡＳを一体に構成することにより、薄膜トランジスタＴ
ＦＴ１〜ＴＦＴ３の夫々に共通のドレイン電極ＳＤ２が
ｉ型半導体層ＡＳ（実際には第１導電膜ｇ１の膜厚とｉ
型半導体層ＡＳの膜厚とを加算した膜厚に相当する段
差）をドレイン電極ＳＤ２側からｉ型半導体層ＡＳ側に
向って１度乗り越えるだけなので、異物の混入や断線に
起因する点欠陥の発生する確率を低減することができ
る。つまり、ドレイン電極ＳＤ２がｉ型半導体層ＡＳの
段差を乗り越える際に、画素内に発生する点欠陥が３分
の１に低減できる。 【００３７】また、本参考例のレイアウトと異なるが、
ｉ型半導体層ＡＳを映像信号線ＤＬが直接乗り越え、こ
の乗り越えた部分の映像信号線ＤＬをドレイン電極ＳＤ
２として構成する場合、映像信号線ＤＬ（ドレイン電極
ＳＤ２）がｉ型半導体層ＡＳを乗り越える際の断線に起
因する線欠陥の発生する確率を低減することができる。
つまり、画素の複数に分割された薄膜トランジスタＴＦ
Ｔ１〜ＴＦＴ３の夫々のｉ型半導体層ＡＳを一体に構成
することにより、映像信号線ＤＬ（ドレイン電極ＳＤ
２）がｉ型半導体層ＡＳを１度だけしか乗り越えないた
めである（実際には、乗り始めと乗り終わりの２度であ
る）。 【００３８】前記ｉ型半導体層ＡＳは、図１及び図５に
詳細に示すように、走査信号線ＧＬと映像信号線ＤＬと
の交差部（クロスオーバ部）の両者間まで延在させて設
けられている。この延在させたｉ型半導体層ＡＳは、交
差部における走査信号線ＧＬと映像信号線ＤＬとの短絡
を低減するように構成されている。 【００３９】画素の複数に分割された薄膜トランジスタ
ＴＦＴ１〜ＴＦＴ３の夫々のソース電極ＳＤ１とドレイ
ン電極ＳＤ２とは、図１、図２及び図６（所定の製造工
程における要部平面図）で詳細に示すように、ｉ型半導
体層ＡＳ上に夫々離隔して設けられている。ソース電極
ＳＤ１、ドレイン電極ＳＤ２の夫々は、回路のバイアス
極性が変ると、動作上、ソースとドレインが入れ替わる
ように構成されている。つまり、薄膜トランジスタＴＦ
Ｔは、ＦＥＴと同様に双方向性である。 【００４０】ソース電極ＳＤ１、ドレイン電極ＳＤ２の
夫々は、ｉ型半導体層ＡＳに接触する下層側から、第１
導電膜ｄ１、第２導電膜ｄ２、第３導電膜ｄ３を順次重
ね合わせて構成されている。ソース電極ＳＤ１の第１導
電膜ｄ１、第２導電膜ｄ２及び第３導電膜ｄ３は、ドレ
イン電極ＳＤ２のそれと同一製造工程で形成される。 【００４１】第１導電膜ｄ１は、スパッタで形成したク
ロム膜を用い、５００〜１０００［Å］の膜厚（本参考
例では、６００［Å］程度の膜厚）で形成する。クロム
膜は、膜厚を厚く形成するとストレスが大きくなるの
で、２０００［Å］程度の膜厚を越えない範囲で形成す
る。クロム膜は、ｉ型半導体層ＡＳとの接触が良好であ
る。クロム膜は、後述する第２導電膜ｄ２のアルミニウ
ムがｉ型半導体層ＡＳに拡散することを防止する、所謂
バリア層を構成する。第１導電膜ｄ１としては、クロム
膜の他に、高融点金属（Ｍｏ，Ｔｉ，Ｔａ，Ｗ）膜、高
融点金属シリサイド（ＭｏＳｉ2，ＴｉＳｉ2，ＴａＳｉ
2，ＷＳｉ2）膜で形成してもよい。 【００４２】第２導電膜ｄ２は、スパッタで形成したア
ルミニウム膜を用い、３０００〜４０００［Å］の膜厚
（本参考例では、３０００［Å］程度の膜厚）で形成す
る。アルミニウム膜は、クロム膜に比べてストレスが小
さく、厚い膜厚に形成することが可能で、ソース電極Ｓ
Ｄ１、ドレイン電極ＳＤ２及び映像信号線ＤＬの抵抗値
を低減するように構成されている。つまり、第２導電膜
ｄ２は、薄膜トランジスタＴＦＴの動作速度の高速化、
及び映像信号線ＤＬの信号伝達速度の高速化を図ること
ができるように構成されている。第２導電膜ｄ２として
は、アルミニウム膜の他に、シリコン（Ｓｉ）や銅（Ｃ
ｕ）を添加物として含有させたアルミニウム膜で形成し
てもよい。 【００４３】第３導電膜ｄ３は、スパッタで形成された
透明導電膜（ＩＴＯ：ネサ膜）を用い、１０００〜２０
００［Å］の膜厚（本参考例では、１２００［Å］程度
の膜厚）で形成する。この第３導電膜ｄ３は、ソース電
極ＳＤ１、ドレイン電極ＳＤ２及び映像信号線ＤＬを構
成すると共に、透明画素電極ＩＴＯを構成するようにな
っている。 【００４４】ソース電極ＳＤ１の第１導電膜ｄ１、ドレ
イン電極ＳＤ２の第１導電膜ｄ１の夫々は、上層の第２
導電膜ｄ２及び第３導電膜ｄ３に比べてチャネル形成領
域側を大きいサイズで構成している。つまり、第１導電
膜ｄ１は、第１導電膜ｄ１と第２導電膜ｄ２及び第３導
電膜ｄ３との間の製造工程におけるマスク合せずれが生
じても、第２導電膜ｄ２及び第３導電膜ｄ３に比べて大
きいサイズ（第１導電膜ｄ１〜第３導電膜ｄ３の夫々の
チャンネル形成領域側がオンザラインでもよい）になる
ように構成されている。ソース電極ＳＤ１の第１導電膜
ｄ１、ドレイン電極ＳＤ２の第１導電膜ｄ１の夫々は、
薄膜トランジスタＴＦＴのゲート長Ｌを規定するように
構成されている。 【００４５】このように、画素の複数に分割された薄膜
トランジスタＴＦＴ１〜ＴＦＴ３において、ソース電極
ＳＤ１、ドレイン電極ＳＤ２の夫々の第１導電膜ｄ１の
チャネル形成領域側を第２導電膜ｄ２及び第３導電膜ｄ
３に比べて大きいサイズで構成することにより、ソース
電極ＳＤ１，ドレイン電極ＳＤ２の夫々の第１導電膜ｄ
１間の寸法で、薄膜トランジスタＴＦＴのゲート長Ｌを
規定することができる。第１導電膜ｄ１間の離隔寸法
（ゲート長Ｌ）は、加工精度（パターンニング精度）で
規定することができるので、薄膜トランジスタＴＦＴ１
〜ＴＦＴ３の夫々のゲート長Ｌを均一にすることができ
る。 【００４６】ソース電極ＳＤ１は、前記のように、透明
画素電極ＩＴＯに接続されている。ソース電極ＳＤ１
は、ｉ型半導体層ＡＳの段差形状（第１導電膜ｇｌの膜
厚とｉ型半導体層ＡＳの膜厚とを加算した膜厚に相当す
る段差）に沿って構成されている。具体的には、ソース
電極ＳＤ１は、ｉ型半導体層ＡＳの段差形状に沿って形
成された第１導電膜ｄ１と、この第１導電膜ｄ１の上部
にそれに比べて透明画素電極ＩＴＯと接続される側を小
さいサイズで形成した第２導電膜ｄ２と、この第２導電
膜から露出する第１導電膜ｄ１に接続された第３導電膜
ｄ３とで構成されている。ソース電極ＳＤ１の第１導電
膜ｄ１は、ｉ型半導体層ＡＳとの接着性が良好であり、
かつ、主に第２導電膜ｄ２からの拡散物に対するバリア
層として構成されている。ソース電極ＳＤ１の第２導電
膜ｄ２は、第１導電膜ｄ１のクロム膜がストレスの増大
から厚く形成できず、ｉ型半導体層ＡＳの段差形状を乗
り越えられないので、このｉ型半導体層ＡＳを乗り越え
るために構成されている。 【００４７】つまり、第２導電膜ｄ２は、厚く形成する
ことでステップカバレッジを向上している。第２導電膜
ｄ２は、厚く形成できるので、ソース電極ＳＤ１の抵抗
値（ドレイン電極ＳＤ２や映像信号線ＤＬについても同
様）の低減に大きく寄与している。第３導電膜ｄ３は、
第２導電膜ｄ２のｉ型半導体層ＡＳに起因する段差形状
を乗り越えることができないので、第２導電膜ｄ２のサ
イズを小さくすることで露出する第１導電膜ｄ１に接続
するように構成されている。第１導電膜ｄ１と第３導電
膜ｄ３とは、接着性が良好であるばかりか、両者間の接
続部の段差形状が小さいので、確実に接続することがで
きる。 【００４８】このように、薄膜トランジスタＴＦＴのソ
ース電極ＳＤ１を、少なくとも、ｉ型半導体層ＡＳに沿
って形成されたバリア層としての第１導電膜ｄ１と、こ
の第１導電膜ｄ１の上部に形成された、第１導電膜に比
べて比抵抗値が小さく、かつ第１導電膜に比べて小さい
サイズの第２導電膜ｄ２とで構成し、この第２導電膜ｄ
２から露出する第１導電膜ｄ１に透明画素電極ＩＴＯで
ある第３導電膜ｄ３を接続することにより、薄膜トラン
ジスタＴＦＴと透明画素電極ＩＴＯとを確実に接続する
ことができるので、点欠陥を低減することができる。し
かも、ソース電極ＳＤ１は、第１導電膜ｄ１によるバリ
ア効果で、抵抗値の小さい第２導電膜ｄ２（アルミニウ
ム膜）を用いることができるので、抵抗値を低減するこ
とができる。 【００４９】ドレイン電極ＳＤ２は、映像信号線ＤＬと
一体に構成されており、同一製造工程で形成されてい
る。ドレイン電極ＳＤ２は、映像信号線ＤＬと交差する
列方向に突出したＬ字形状で構成されている。つまり、
画素の複数に分割された薄膜トランジスタＴＦＴ１〜Ｔ
ＦＴ３の夫々のドレイン電極ＳＤ２は、同一の映像信号
線ＤＬに接続されている。 【００５０】前記透明画素電極ＩＴＯは、各画素毎に設
けられており、液晶表示部の画素電極の一方を構成す
る。透明画素電極ＩＴＯは、画素の複数に分割された薄
膜トランジスタＴＦＴ１〜ＴＦＴ３の夫々に対応して３
つの透明画素電極（分割透明画素電極）ＩＴＯ１、ＩＴ
Ｏ２及びＩＴ０３に分割されている。透明画素電極ＩＴ
Ｏ１は、薄膜トランジスタＴＦＴ１のソース電極ＳＤ１
に接続されている。透明画素電極ＩＴＯ２は、薄膜トラ
ンジスタＴＦＴ２のソース電極ＳＤ１に接続されてい
る。透明画素電極ＩＴＯ３は、薄膜トランジスタＴＦＴ
３のソース電極ＳＤ１に接続されている。 【００５１】透明画素電極ＩＴＯ１〜ＩＴＯ３の夫々
は、薄膜トランジスタＴＦＦＴ１〜ＴＦＴ３の夫々と同
様に、実質的に同一サイズで構成されている。透明画素
電極ＩＴＯ１〜ＩＴＯ３の夫々は、薄膜トランジスタＴ
ＦＴ１〜ＴＦＴ３の夫々のｉ型半導体層ＡＳを一体に構
成してあるので、Ｌ字形状で構成している。 【００５２】このように、隣接する２本の走査信号線Ｇ
Ｌと隣接する２本の映像信号線ＤＬとの交差領域内に配
置された画素の薄膜トランジスタＴＦＴを複数の薄膜ト
ランジスタＴＦＴ１〜ＴＦＴ３に分割し、この複数に分
割された薄膜トランジスタＴＦＴ１〜ＴＦＴ３の夫々に
複数に分割した透明画素電極ＩＴＯ１〜ＩＴＯ３の夫々
を接続することにより、画素の分割された一部分（例え
ば、ＴＦＴ１）が点欠陥になるだけで、画素の全体とし
ては点欠陥でなくなる（ＴＦＴ２及びＴＦＴ３が点欠陥
でない）ので、画素それ自体の点欠陥を低減することが
できる。 【００５３】また、前記画素の分割された一部の点欠陥
は、画素の全体の面積に比べて小さい（本参考例の場
合、画素の３分の１の面積）ので、前記点欠陥を見にく
くし、画素それ自体の点欠陥の認識を困難にすることが
できる。 【００５４】また、前記画素の分割された透明画素電極
ＩＴＯ１〜ＩＴＯ３の夫々を実質的に同一サイズで構成
することにより、画素内の点欠陥の面積を均一にするこ
とができる。 【００５５】また、前記画素の分割された透明画素電極
ＩＴＯ１〜ＩＴＯ３の夫々を実質的に同一サイズで構成
することにより、透明画素電極ＩＴＯ１〜ＩＴＯ３の夫
々の容量と、この透明画素電極ＩＴＯ１〜ＩＴＯ３の夫
々に付加されるゲート電極ＧＴとの重ね合せで生じる容
量とを均一にすることができる。つまり、透明画素電極
ＩＴＯ１〜ＩＴＯ３の夫々の容量を均一にすることがで
きるので、液晶ＬＤの液晶分子に直流成分が印加される
ことを防止し、液晶分子の劣化を防止することができ
る。 【００５６】薄膜トランジスタＴＦＴ及び透明画素電極
ＩＴＯ上には、保護膜ＰＳＶ１が設けられている。保護
膜ＰＳＶ１は、主に、薄膜トランジスタＴＦＴを湿気等
から保護するために形成されており、透明性が高くしか
も耐湿性の良いものを使用する。保護膜ＰＳＶ１は、例
えば、プラズマＣＶＤで形成した酸化珪素膜や窒化珪素
膜で形成されており、８０００［Å］程度の膜厚で形成
する。 【００５７】薄膜トランジスタＴＦＴ上の保護膜ＰＳＶ
１の上部には、外部光がチャネル形成領域として使用さ
れるｉ型半導体層ＡＳに入射されないように、遮蔽膜Ｌ
Ｓが設けられている。図１に示すように、遮蔽膜ＬＳ
は、点線で囲まれた領域内に構成されている。遮蔽膜Ｌ
Ｓは、光に対する遮蔽性が高い、例えば、アルミニウム
膜やクロム膜等で形成されており、スパッタで１０００
［Å］程度の膜厚に形成する。 【００５８】薄膜トランジスタＴＦＴは、ゲート電極Ｇ
Ｔに正のバイアスを印加すると、ソース−ドレイン間の
チャネル抵抗が小さくなり、バイアスを零にすると、チ
ャネル抵抗は大きくなるように構成されている。つま
り、薄膜トランジスタＴＦＴは、透明画素電極ＩＴＯに
印加される電圧を制御するように構成されている。 【００５９】液晶ＬＣは、下部透明ガラス基板ＳＵＢ１
と上部透明ガラス基板ＳＵＢ２との間に形成された空間
内に、液晶分子の向きを設定する下部配向膜ＯＲＩ１及
び上部配向膜ＯＲＩ２に規定され、封入されている。 【００６０】下部配向膜ＯＲＩ１は、下部透明ガラス基
板ＳＵＢ１側の保護膜ＰＳＶ１の上部に形成される。 【００６１】上部透明ガラス基板ＳＵＢ２の内側（液晶
側）の表面には、カラーフィルタＦＩＬ、保護膜ＰＳＶ
２、共通透明画素電極ＩＴＯ及び前記上部配向膜ＯＲＩ
２が順次積層して設けられている。 【００６２】前記共通透明画素電極ＩＴＯは、下部透明
ガラス基板ＳＵＢ１側に画素毎に設けられた透明画素電
極ＩＴＯに対向し、隣接する他の共通透明画素電極ＩＴ
Ｏと一体に構成されている。 【００６３】カラーフィルタＦＩＬは、アクリル樹脂等
の樹脂材料で形成される染色基材に染料を着色して構成
されている。カラーフィルタＦＩＬは、画素に対向する
位置に各画素毎に構成され、染め分けられている。すな
わち、カラーフィルタＦＩＬは、画素と同様に、隣接す
る２本の走査信号線ＧＬと隣接する２本の映像信号線Ｄ
Ｌとの交差領域内に構成されている。各画素は、カラー
フィルタＦＩＬの個々の所定色フィルタ内において、複
数に分割されている。 【００６４】カラーフィルタＦＩＬは、次のように形成
することができる。まず、上部透明ガラス基板ＳＵＢ２
の表面に染色基材を形成し、フォトリソグラフィ技術で
赤色フィルタ形成領域以外の染色基材を除去する。この
後、染色基材を赤色染料で染め、固着処理を施し、赤色
フィルタＲを形成する。次に、同様な工程を施すことに
よって、緑色フィルタＧ、青色フィルタＢを順次形成す
る。 【００６５】このように、カラーフィルタＦＩＬの各色
フィルタを各画素と対向する、交差領域内に形成するこ
とにより、カラーフィルタＦＩＬの各色フィルタ間に、
走査信号線ＧＬ、映像信号線ＤＬの夫々が存在するの
で、それらの存在に相当する分、各画素とカラーフィル
タＦＩＬの各色フィルタとの位置合せ余裕寸法を確保す
る（位置合せマージンを大きくする）ことができる。さ
らに、カラーフィルタＦＩＬの各色フィルタを形成する
際に、異色フィルタ間の位置合せ余裕寸法を確保するこ
とができる。 【００６６】すなわち、本参考例は、隣接する２本の走
査信号線ＧＬと隣接する２本の映像信号線ＤＬとの交差
領域内に画素を構成し、この画素を複数に分割し、この
画素に対向する位置にカラーフィルタＦＩＬの各色フィ
ルタを形成することにより、前述の点欠陥を低減するこ
とができると共に、各画素と各色フィルタとの位置合せ
余裕寸法を確保することができる。 【００６７】保護膜ＰＳＶ２は、前記カラーフィルタＦ
ＩＬを異なる色に染め分けた染料が液晶ＬＣに濡れるこ
とを防止するために設けられている。保護膜ＰＳＶ２
は、例えば、アクリル樹脂，エポキシ樹脂等の透明樹脂
材料で形成されている。 【００６８】この液晶表示装置は、下部透明ガラス基板
ＳＵＢ１側、上部透明ガラス基板ＳＵＢ２側の夫々の層
を別々に形成し、その後、上下透明ガラス基板ＳＵＢ１
及びＳＵＢ２を重ね合せ、両者間に液晶ＬＣを封入する
ことによって組み立てられる。 【００６９】前記液晶表示部の各画素は、図３に示すよ
うに、走査信号線ＧＬが延在する方向と同一列方向に複
数配置され、画素列Ｘ1，Ｘ2，Ｘ3，Ｘ4，…の夫々を構
成している。各画素列Ｘ1，Ｘ2，Ｘ3，Ｘ4，…の夫々の
画素は、薄膜トランジスタＴＦＴ１〜ＴＦＴ３及び透明
画素電極ＩＴＯ１〜ＩＴＯ３の配置位置を同一に構成し
ている。つまり、画素列Ｘ1，Ｘ3，…の夫々の画素は、
薄膜トランジスタＴＦＴ１〜ＴＦＴ３の配置位置を左
側、透明画素電極ＩＴＯ１〜ＩＴＯ３の配置位置を右側
に構成している。画素列Ｘ1，Ｘ3，…の夫々の行方向の
次段の画素列Ｘ2，Ｘ4，…の夫々の画素は、画素列
Ｘ1，Ｘ3，…の夫々の画素を前記映像信号線ＤＬに対し
て線対称で配置した画素で構成されている。すなわち、
画素列Ｘ2，Ｘ4，…の夫々の画素は、薄膜トランジスタ
ＴＦＴ１〜ＴＦＴ３の配置位置を右側、透明画素電極Ｉ
ＴＯ１〜ＩＴＯ３の配置位置を左側に構成している。そ
して、画素列Ｘ2，Ｘ4，…の夫々の画素は、画素列
Ｘ1，Ｘ3，…の夫々の画素に対し、列方向に半画素間隔
移動させて（ずらして）配置されている。つまり、画素
列Ｘの各画素間隔を１．０（１．０ピッチ）とすると、
次段の画素列Ｘは、各画素間隔を１．０とし、前段の画
素列Ｘに対して列方向に０．５画素間隔（０．５ピッ
チ）ずれている。各画素間を行方向に延在する映像信号
線ＤＬは、各画素列Ｘ間において、半画素間隔分（０．
５ピッチ分）列方向に延在するように構成されている。 【００７０】このように、液晶表示部において、薄膜ト
ランジスタＴＦＴ及び透明画素電極ＩＴＯの配置位置が
同一の画素を列方向に複数配置して画素列Ｘを構成し、
画素列Ｘの次段の画素列Ｘを、前段の画素列Ｘの画素を
映像信号線ＤＬに対して線対称で配置した画素で構成
し、次段の画素列を前段の画素列に対して半画素間隔移
動させて構成することにより、図７（画素とカラーフィ
ルタとを重ね合せた状態における要部平面図）で示すよ
うに、前段の画素列Ｘの所定色フィルタが形成された画
素（例えば、画素列Ｘ3の赤色フィルタＲが形成された
画素）と次段の画素列Ｘの同一色フィルタが形成された
画素（例えば、画素列Ｘ4の赤色フィルタＲが形成され
た画素）とを１．５画素間隔（１．５ピッチ）離隔する
ことができる。つまり、前段の画素列Ｘの画素は、最も
近傍の次段の画素列の同一色フィルタが形成された画素
と常時１．５画素間隔分離隔するように構成されてお
り、カラーフィルタＦＩＬはＲＧＢの三角形配置構造を
構成できるようになっている。カラーフィルタＦＩＬの
ＲＧＢの三角形配置構造は、各色の混色を良くすること
ができるので、カラー画像の解像度を向上することがで
きる。 【００７１】また、映像信号線ＤＬは、各画素列Ｘ間に
おいて、半画素間隔分しか列方向に延在しないので、隣
接する映像信号線ＤＬと交差しなくなる。したがって、
映像信号線ＤＬの占有面積を低減し、又映像信号線ＤＬ
の多層配線構造を廃止することができる。 【００７２】この液晶表示部の構成を回路的に示すと、
図９（液晶表示部の等価回路図）に示すようになる。図
９に示す、ＸｉＧ，Ｘｉ＋１Ｇ，…は、緑色フィルタＧ
が形成される画素に接続された映像信号線ＤＬである。
ＸｉＢ，Ｘｉ＋１Ｂ，…は、青色フィルタＢが形成され
る画素に接続された映像信号線ＤＬである。Ｘｉ＋１
Ｒ，Ｘｉ＋２Ｒ，…は、赤色フィルタＲが形成される画
素に接続された映像信号線ＤＬである。これらの映像信
号線ＤＬは、映像信号駆動回路で選択される。Ｙｉは前
記図３及び図７に示す画素列Ｘ1を選択する走査信号線
ＧＬである。同様に、Ｙｉ＋１，Ｙｉ＋２，…の夫々
は、画素列Ｘ2，Ｘ3の夫々を選択する走査信号線ＧＬで
ある。これらの走査信号線ＧＬは、垂直走査回路に接続
されている。 【００７３】前記図２の中央部は一画素部分の断面を示
しているが、左側は透明ガラス基板ＳＵＢ１及びＳＵＢ
２の左側縁部分で引出配線の存在する部分の断面を示し
ている。右側は、透明ガラス基板ＳＵＢ１及びＳＵＢ２
の右側縁部分で引出配線の存在しない部分の断面を示し
ている。 【００７４】図２の左側、右側の夫々に示すシール材Ｓ
Ｌは、液晶ＬＣを封止するように構成されており、液晶
封入口（図示していない）を除く透明ガラス基板ＳＵＢ
１及びＳＵＢ２の縁周囲全体に沿って形成されている。
シール材ＳＬは、例えば、エポキシ樹脂で形成されてい
る。 【００７５】前記上部透明ガラス基板ＳＵＢ２側の共通
透明画素電極ＩＴＯは、少なくとも一個所において、銀
ペースト材ＳＩＬによって、下部透明ガラス基板ＳＵＢ
１側に形成された引出配線層に接続されている。この引
出配線層は、前述したゲート電極ＧＴ、ソース電極ＳＤ
１、ドレイン電極ＳＤ２の夫々と同一製造工程で形成さ
れる。 【００７６】前記配向膜ＯＲＩ１及びＯＲＩ２、透明画
素電極ＩＴＯ、共通透明画素電極ＩＴＯ、保護膜ＰＳＶ
１及びＰＳＶ２、絶縁膜ＧＩの夫々の層は、シール材Ｓ
Ｌの内側に形成される。偏光板ＰＯＬは、下部透明ガラ
ス基板ＳＵＢ１、上部透明ガラス基板ＳＵＢ２の夫々の
外側の表面に形成されている。 【００７７】（実施例）本実施例 は、参考例に示した前記液晶表示装置の液晶表
示部の各画素の開口率を向上した、本発明の実施例であ
る。 【００７８】本発明の実施例である液晶表示装置の液晶
表示部の一画素を図８（要部平面図）に示す。 【００７９】本実施例の液晶表示装置は、図８に示すよ
うに、液晶表示部の各画素内のｉ型半導体層ＡＳを薄膜
トランジスタＴＦＴ１〜ＴＦＴ３毎に分割して構成され
ている。つまり、画素の複数に分割された薄膜トランジ
スタＴＦＴ１〜ＴＦＴ３の夫々は、独立したｉ型半導体
層ＡＳの島領域で構成されている。 【００８０】このように構成される画素は、映像信号線
ＤＬの延在する行方向に、薄膜トランジスタＴＦＴ１〜
ＴＦＴ３の夫々を均等に配置することができるので、薄
膜トランジスタＴＦＴ１〜ＴＦＴ３の夫々に接続される
透明画素電極ＩＴＯ１〜ＩＴＯ３の夫々を方形状で構成
することができる。方形状で構成される透明画素電極Ｉ
ＴＯ１〜ＩＴＯ３の夫々は、画素内において隣接する透
明画素電極ＩＴＯ間の行方向における離隔面積を低減す
る（前記図１に斜線で示した領域に相当する面積を低減
する）ことができるので、面積（開口率）を向上するこ
とができる。 【００８１】また、図８に符号Ａを付けて点線で囲んで
示すように、透明画素電極ＩＴＯ１〜ＩＴＯ３の夫々の
形状を変化させる場合は、走査信号線ＧＬ又は映像信号
線ＤＬに対して傾斜する角度を有する線（例えば、４５
度の角度の線）で変化させる。つまり、透明画素電極Ｉ
ＴＯ１〜ＩＴＯ３の夫々は、走査信号線ＧＬ又は映像信
号線ＤＬと平行な線或は直交する線で形状を変化させた
場合に比べて、透明画素電極ＩＴＯ間の離隔面積を低減
することができるので、開口率を向上することができ
る。 【００８２】また、透明画素電極ＩＴＯ１〜ＩＴＯ３の
夫々は、薄膜トランジスタＴＦＴと接続される側と反対
側において、行方向の次段の走査信号線ＧＬと重ね合わ
されている。この走査信号線ＧＬは、第１導電膜ｇ１で
構成されている。重ね合わされた透明画素電極ＩＴＯ１
〜ＩＴＯ３の夫々と次段の走査信号線ＧＬとは静電容量
素子を構成し、選択される画素の透明画素電極ＩＴＯ１
〜ＩＴＯ３の夫々は、印加される電位を確実に保持でき
るように構成されている。選択される画素の透明画素電
極ＩＴＯ１〜ＩＴＯ３の夫々には約２５［Ｖ］の電位が
印加され、この時、次段の走査信号線ＧＬは、非選択状
態であり、約−２０［Ｖ］の電圧が印加されるように構
成されている。 【００８３】前記重ね合わされる透明画素電極ＩＴＯ１
〜ＩＴＯ３の夫々と次段の走査信号線ＧＬとの間の一部
には、前記ソース電極ＳＤ１と同様に、走査信号線ＧＬ
の段差形状を乗り越える際に透明画素電極ＩＴＯが断線
しないように、第１導電膜ｄ１及び第２導電膜ｄ２で構
成された島領域が設けられている。この島領域は、透明
画素電極ＩＴＯの面積（開口率）を低下しないように、
できる限り小さく構成する。 【００８４】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。 【００８５】例えば、本発明は、液晶表示装置の液晶表
示部の各画素を２分割或は４分割にすることができる。
ただし、画素の分割数があまり多くなると、開口率が低
下するので、上述のように、２〜４分割程度が妥当であ
る。 【００８６】 【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。 【００８７】液晶表示装置の液晶表示部の画素の点欠陥
及び線欠陥を低減することができる。
に、薄膜トランジスタ及び画素電極で画素を構成するア
クティブ・マトリックス方式の液晶表示装置に適用して
有効な技術に関するものである。 【０００２】 【従来の技術】アクティブ・マトリックス方式の液晶表
示装置は、マトリックス状に複数の画素が配置された液
晶表示部を有している。液晶表示部の各画素は、隣接す
る２本の走査信号線（ゲート信号線）と隣接する２本の
映像信号線（ドレイン信号線）との交差領域内に配置さ
れている。走査信号線は、列方向（水平方向）に延在
し、行方向に複数本配置されている。映像信号線は、走
査信号線と交差する行方向（垂直方向）に延在し、列方
向に複数本配置されている。 【０００３】前記画素は、主に、液晶、この液晶を介在
させて配置された透明画素電極及び共通透明画素電極、
薄膜トランジスタ（ＴＦＴ）で構成されている。透明画
素電極、薄膜トランジスタの夫々は、画素毎に設けられ
ている。透明画素電極は、薄膜トランジスタのソース電
極に接続されている。薄膜トランジスタのドレイン電極
は前記映像信号線に接続され、ゲート電極は前記走査信
号線に接続されている。 【０００４】なお、液晶表示装置については、例えば、
日経マグロウヒル社発行，日経エレクトロニクス，１９
８６年１２月１５日号，ｐｐ．１９３〜２００に記載さ
れている。 【０００５】また、アクティブ・マトリックス方式の液
晶表示装置において、走査信号線に導電膜の積層構成を
用いる公知例としては特開昭６１−９３４８８号及び特
開昭６１−２９８２０号公報がある。 【０００６】しかし何れの公知例にも、本発明の走査信
号線をアルミニウムと異なる金属からなる第１導電膜と
アルミニウムからなる第２導電膜の積層膜で構成し、前
記走査信号線に接続される容量素子の下電極、及び薄膜
トランジスタのゲート電極は前記第１導電膜と同一の導
電膜からなる単層膜で形成する構成の記載はない。 【０００７】また何れの公知例にも、本発明の容量素子
の上電極に重ねて導電膜を設け、該導電膜は、平面的
に、前記上電極が容量素子の下電極により形成される段
差を乗り越える領域に、島状に設ける構成の記載もな
い。 【０００８】従って上記公知例に開示されている技術で
は、本発明の課題である、画面欠陥不良の発生を防止す
ることは十分ではなかった。 【０００９】 【発明が解決しようとする課題】前述の液晶表示装置に
おいては、製造工程中に、液晶表示部にゴミ等の異物が
混入したり、フォトリソグラフィ技術で使用されるマス
クに異物が付着したりする。異物がガラス基板と薄膜ト
ランジスタのゲート線（又は容量素子の容量線）との間
に混入したり存在したりすると、ゲート線（又は容量
線）が断線し、断線した先の画素列が不良になる所謂線
欠陥を生じる。 【００１０】また、表示画面サイズが大きく、ゲート線
（又は容量線）の長い液晶表示装置においては、ゲート
線（又は容量線）の配線抵抗により、信号伝達速度の低
下を生じ、高速動作が出来ないという問題を生じた。 【００１１】また、この種の液晶表示装置においては、
薄膜トランジスタや容量素子は絶縁膜や導電膜の積層体
で形成されるが、たとえば容量素子の下電極の上を上電
極が乗り越える場合や、薄膜トランジスタのゲート電極
の上をソース、ドレイン電極が乗り越える場合は、前記
下電極や、前記ゲート電極の形成する段差部において、
前記上電極や、ソース、ドレイン電極が断線し、対応す
る画素が動作不良を起こし、所謂点欠陥不良を生じる。 【００１２】本発明の目的は、液晶表示装置において、
液晶表示部の画素が不良となる点欠陥を低減することが
可能な技術を提供することにある。 【００１３】本発明の他の目的は、液晶表示装置におい
て、信号書き込み速度の速い高速動作が可能な、液晶表
示装置を提供することにある。 【００１４】本発明の他の目的は、液晶表示装置におい
て、液晶表示部の点欠陥を低減すると共に、液晶表示部
の点欠陥或は線欠陥の発生する確率を低減することが可
能な技術を提供することにある。 【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。 【００１６】 【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。 【００１７】隣接する２本の走査信号線と隣接する２本
の映像信号線との交差領域内に、薄膜トランジスタ及び
画素電極で構成された画素を有し、前記薄膜トランジス
タは、前記２本の走査信号線のうち一方の走査信号線と
電気的に接続されるゲート電極と、該ゲート電極上に設
けられたゲート絶縁膜と、該ゲート絶縁膜上に設けられ
た半導体層と、該半導体層にそれぞれ電気的に接続され
たソース電極及びドレイン電極とからなり、前記ソース
電極及びドレイン電極の一方は画素電極に接続され、他
方は前記２本の映像信号線のうちの一方の映像信号線に
電気的に接続される液晶表示装置であって、前記走査信
号線はアルミニウムと異なる金属からなる第１導電膜と
アルミニウムからなる第２導電膜の積層膜からなるとと
もに、前記ゲート電極は前記第１導電膜と同一の導電膜
からなる単層膜で形成され、前記２本の走査信号線のう
ちの一方の走査信号線で選択される前記画素の画素電極
を一方の電極とし、前記２本の走査信号線のうちの他方
の走査信号線に電気的に接続される前記第１導電膜と同
一の導電膜からなる単層膜を他方の電極として、前記一
方の電極と前記他方の電極間に誘電体膜を介在させた保
持容量素子を構成し、該保持容量素子の一方の電極が平
面的に他方の電極により形成される段差を乗り越える領
域に第３の導電膜を設けることを特徴とするものであ
る。 【００１８】また、前記第２導電膜は、少なくとも前記
映像信号線との交差部分において、前記第１導電膜より
も幅を小さくすることを特徴とするものである。 【００１９】また、前記第３の導電膜は前記映像信号線
と同一導電層で構成する。 【００２０】上述した手段によれば、前記走査信号線は
アルミニウムと異なる金属からなる第１導電膜とアルミ
ニウムからなる第２導電膜の積層膜からなるので、配線
抵抗を低減することが出来、走査信号線の断線も防止す
ることが出来る。 【００２１】また、前記保持容量素子の他方の電極（下
電極）をアルミニウムと異なる金属からなる第１導電膜
で構成するので、アルミニウムからなる第２導電膜で他
方の電極を構成した場合に比べて、アルミニウムに発生
するヒロックにより保持容量素子の誘電体にピンホール
が開き、保持容量素子の一方の電極（上電極）と他方の
電極が短絡することがなく、保持容量素子の短絡による
点欠陥を防止することが出来る。 【００２２】また、前記保持容量素子の一方の電極（上
電極）に重なって導電膜を設け、該導電膜は平面的に前
記一方の電極が前記他方の電極（下電極）により形成さ
れる段差を乗り越える領域に島状に設けるので、一体に
形成された前記一方の電極と画素電極が、前記他方の電
極が形成する段差部分で、接続不良を起こした場合で
も、前記導電膜により電気的に接続されるので、断線す
ることはない。 【００２３】また、前記第２導電膜は、少なくとも前記
映像信号線との交差部において、前記第１導電膜よりも
幅を小さくしているので、走査信号線が形成する段差が
緩和され、その上に形成される映像信号線が走査信号線
によって形成される段差部分で断線することがない。 【００２４】さらに前記第３の導電膜は前記映像信号線
と同一導電膜で構成することにより、それらを同一の工
程で形成することもでき、製造工数の増大をもたらさな
いようにすることもできるようになる。 【００２５】以下、本発明の構成について、アクティブ
・マトリックス方式のカラー液晶表示装置に本発明を適
用した一実施例とともに説明する。 【００２６】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰返
しの説明は省略する。 【００２７】 【発明の実施の形態】（参考例）本願発明が適用される液晶表示装置の全体を把握するた
めに、まず、実施例に先立って、該液晶表示装置の全体
構成の一例を詳細に説明する。 本発明の参考例であるア
クティブ・マトリックス方式のカラー液晶表示装置の液
晶表示部の一画素を図１（要部平面図）で示し、図１の
II−II切断線で切った断面を図２で示す。また、図３
（要部平面図）には、図１に示す画素を複数配置した液
晶表示部の要部を示す。 【００２８】図１乃至図３に示すように、液晶表示装置
は、下部透明ガラス基板ＳＵＢ１の内側（液晶側）の表
面上に、薄膜トランジスタＴＦＴ及び透明画素電極ＩＴ
Ｏを有する画素が構成されている。下部透明ガラス基板
ＳＵＢ１は、例えば、１．１［ｍｍ］程度の厚さで構成
されている。 【００２９】各画素は、隣接する２本の走査信号線（ゲ
ート信号線又は水平信号線）ＧＬと、隣接する２本の映
像信号線（ドレイン信号線又は垂直信号線）ＤＬとの交
差領域内（４本の信号線で囲まれた領域内）に配置され
ている。走査信号線ＧＬは、図１及び図３に示すよう
に、列方向に延在し、行方向に複数本配置されている。
映像信号線ＤＬは、行方向に延在し、列方向に複数本配
置されている。 【００３０】各画素の薄膜トランジスタＴＦＴは、画素
内において３つ（複数）に分割され、薄膜トランジスタ
（分割薄膜トランジスタ）ＴＦＴ１、ＴＦＴ２及びＴＦ
Ｔ３で構成されている。薄膜トランジスタＴＦＴ１〜Ｔ
ＦＴ３の夫々は、実質的に同一サイズで構成されてい
る。この分割された薄膜トランジスタＴＦＴ１〜ＴＦＴ
３の夫々は、主に、ゲート電極ＧＴ、絶縁膜ＧＩ、ｉ型
半導体層ＡＳ、一対のソース電極ＳＤ１及びドレイン電
極ＳＤ２で構成されている。 【００３１】前記ゲート電極ＧＴは、図４（所定の製造
工程における要部平面図）に詳細に示すように、走査信
号線ＧＬから行方向（図１及び図４において下方向）に
突出するように構成されている。つまり、ゲート電極Ｇ
Ｔは、映像信号線ＤＬと実質的に平行に延在するように
構成されている。ゲート電極ＧＴは、薄膜トランジスタ
ＴＦＴ１〜ＴＦＴ３の夫々の形成領域まで突出するよう
に構成されている。薄膜トランジスタＴＦＴ１〜ＴＦＴ
３の夫々のゲート電極ＧＴは、一体に（共通電極とし
て）構成されており、同一の走査信号線ＧＬに接続され
ている。ゲート電極ＧＴは、薄膜トランジスタＴＦＴの
形成領域において段差形状をなるべく成長させないよう
に、単層の第１導電膜ｇ１で構成する。第１導電膜ｇ１
は、例えばスパッタで形成されたクロム（Ｃｒ）膜を用
い、１０００［Å］程度の膜厚で形成する。 【００３２】前記走査信号線ＧＬは、第１導電膜ｇ１及
びその上部に設けられた第２導電膜ｇ２からなる複合膜
で構成されている。この走査信号線ＧＬの第１導電膜ｇ
１は、前記ゲート電極ＧＴの第１導電膜ｇ１と同一製造
工程で形成され、かつ一体に構成されている。第２導電
膜ｇ２は、例えば、スパッタで形成されたアルミニウム
（Ａｌ）膜を用い、２０００〜４０００［Å］程度の膜
厚で形成する。第２導電膜ｇ２は、走査信号線ＧＬそれ
自体の抵抗値を大幅に低減させ、これによって信号伝達
速度（画素の選択速度）の高速化を図ることができるよ
うに構成されている。 【００３３】また、走査信号線ＧＬは、第１導電膜ｇ１
の幅寸法に比べて第２導電膜ｇ２の幅寸法を小さく構成
している。すなわち、走査信号線ＧＬは、その側壁の段
差形状を緩和することができるので、その上層の絶縁膜
ＧＩの表面を平坦化できるように構成されている。 【００３４】絶縁膜ＧＩは、薄膜トランジスタＴＦＴ１
〜ＴＦＴ３の夫々のゲート絶縁膜として使用される。絶
縁膜ＧＩは、ゲート電極ＧＴ及び走査信号線ＧＬの上層
に形成されている。絶縁膜ＧＩは、例えば、プラズマＣ
ＶＤで形成された窒化珪素膜を用い、３０００［Å］程
度の膜厚で形成する。この場合、膜膜トランジスタＴＦ
Ｔ１〜ＴＦＴ３のゲート電極ＧＴおよび走査信号線ＧＬ
の上述した構成によって、絶縁膜ＧＩの表面は、薄膜ト
ランジスタＴＦＴ１〜ＴＦＴ３の夫々の形成領域、及び
走査信号線ＧＬ形成領域において平坦化されて構成され
ることになる。 【００３５】ｉ型半導体層ＡＳは、図５（所定の製造工
程における要部平面図）で詳細に示すように、複数に分
割された薄膜トランジスタＴＦＴ１〜ＴＦＴ３の夫々の
チャネル形成領域として使用される。複数に分割された
薄膜トランジスタＴＦＴ１〜ＴＦＴ３の夫々のｉ型半導
体層ＡＳは、画素内において一体に構成されている。す
なわち、画素の分割された複数の薄膜トランジスタＴＦ
Ｔ１〜ＴＦＴ３の夫々は、１つの（共通の）ｉ型半導体
層ＡＳの島領域で構成されている。ｉ型半導体層ＡＳ
は、アモールファスシリコン膜又は多結晶シリコン膜で
形成し、２００〜３０００［Å］程度の膜厚で形成す
る。 【００３６】このように、画素の複数に分割された薄膜
トランジスタＴＦＴ１〜ＴＦＴ３の夫々のｉ型半導体層
ＡＳを一体に構成することにより、薄膜トランジスタＴ
ＦＴ１〜ＴＦＴ３の夫々に共通のドレイン電極ＳＤ２が
ｉ型半導体層ＡＳ（実際には第１導電膜ｇ１の膜厚とｉ
型半導体層ＡＳの膜厚とを加算した膜厚に相当する段
差）をドレイン電極ＳＤ２側からｉ型半導体層ＡＳ側に
向って１度乗り越えるだけなので、異物の混入や断線に
起因する点欠陥の発生する確率を低減することができ
る。つまり、ドレイン電極ＳＤ２がｉ型半導体層ＡＳの
段差を乗り越える際に、画素内に発生する点欠陥が３分
の１に低減できる。 【００３７】また、本参考例のレイアウトと異なるが、
ｉ型半導体層ＡＳを映像信号線ＤＬが直接乗り越え、こ
の乗り越えた部分の映像信号線ＤＬをドレイン電極ＳＤ
２として構成する場合、映像信号線ＤＬ（ドレイン電極
ＳＤ２）がｉ型半導体層ＡＳを乗り越える際の断線に起
因する線欠陥の発生する確率を低減することができる。
つまり、画素の複数に分割された薄膜トランジスタＴＦ
Ｔ１〜ＴＦＴ３の夫々のｉ型半導体層ＡＳを一体に構成
することにより、映像信号線ＤＬ（ドレイン電極ＳＤ
２）がｉ型半導体層ＡＳを１度だけしか乗り越えないた
めである（実際には、乗り始めと乗り終わりの２度であ
る）。 【００３８】前記ｉ型半導体層ＡＳは、図１及び図５に
詳細に示すように、走査信号線ＧＬと映像信号線ＤＬと
の交差部（クロスオーバ部）の両者間まで延在させて設
けられている。この延在させたｉ型半導体層ＡＳは、交
差部における走査信号線ＧＬと映像信号線ＤＬとの短絡
を低減するように構成されている。 【００３９】画素の複数に分割された薄膜トランジスタ
ＴＦＴ１〜ＴＦＴ３の夫々のソース電極ＳＤ１とドレイ
ン電極ＳＤ２とは、図１、図２及び図６（所定の製造工
程における要部平面図）で詳細に示すように、ｉ型半導
体層ＡＳ上に夫々離隔して設けられている。ソース電極
ＳＤ１、ドレイン電極ＳＤ２の夫々は、回路のバイアス
極性が変ると、動作上、ソースとドレインが入れ替わる
ように構成されている。つまり、薄膜トランジスタＴＦ
Ｔは、ＦＥＴと同様に双方向性である。 【００４０】ソース電極ＳＤ１、ドレイン電極ＳＤ２の
夫々は、ｉ型半導体層ＡＳに接触する下層側から、第１
導電膜ｄ１、第２導電膜ｄ２、第３導電膜ｄ３を順次重
ね合わせて構成されている。ソース電極ＳＤ１の第１導
電膜ｄ１、第２導電膜ｄ２及び第３導電膜ｄ３は、ドレ
イン電極ＳＤ２のそれと同一製造工程で形成される。 【００４１】第１導電膜ｄ１は、スパッタで形成したク
ロム膜を用い、５００〜１０００［Å］の膜厚（本参考
例では、６００［Å］程度の膜厚）で形成する。クロム
膜は、膜厚を厚く形成するとストレスが大きくなるの
で、２０００［Å］程度の膜厚を越えない範囲で形成す
る。クロム膜は、ｉ型半導体層ＡＳとの接触が良好であ
る。クロム膜は、後述する第２導電膜ｄ２のアルミニウ
ムがｉ型半導体層ＡＳに拡散することを防止する、所謂
バリア層を構成する。第１導電膜ｄ１としては、クロム
膜の他に、高融点金属（Ｍｏ，Ｔｉ，Ｔａ，Ｗ）膜、高
融点金属シリサイド（ＭｏＳｉ2，ＴｉＳｉ2，ＴａＳｉ
2，ＷＳｉ2）膜で形成してもよい。 【００４２】第２導電膜ｄ２は、スパッタで形成したア
ルミニウム膜を用い、３０００〜４０００［Å］の膜厚
（本参考例では、３０００［Å］程度の膜厚）で形成す
る。アルミニウム膜は、クロム膜に比べてストレスが小
さく、厚い膜厚に形成することが可能で、ソース電極Ｓ
Ｄ１、ドレイン電極ＳＤ２及び映像信号線ＤＬの抵抗値
を低減するように構成されている。つまり、第２導電膜
ｄ２は、薄膜トランジスタＴＦＴの動作速度の高速化、
及び映像信号線ＤＬの信号伝達速度の高速化を図ること
ができるように構成されている。第２導電膜ｄ２として
は、アルミニウム膜の他に、シリコン（Ｓｉ）や銅（Ｃ
ｕ）を添加物として含有させたアルミニウム膜で形成し
てもよい。 【００４３】第３導電膜ｄ３は、スパッタで形成された
透明導電膜（ＩＴＯ：ネサ膜）を用い、１０００〜２０
００［Å］の膜厚（本参考例では、１２００［Å］程度
の膜厚）で形成する。この第３導電膜ｄ３は、ソース電
極ＳＤ１、ドレイン電極ＳＤ２及び映像信号線ＤＬを構
成すると共に、透明画素電極ＩＴＯを構成するようにな
っている。 【００４４】ソース電極ＳＤ１の第１導電膜ｄ１、ドレ
イン電極ＳＤ２の第１導電膜ｄ１の夫々は、上層の第２
導電膜ｄ２及び第３導電膜ｄ３に比べてチャネル形成領
域側を大きいサイズで構成している。つまり、第１導電
膜ｄ１は、第１導電膜ｄ１と第２導電膜ｄ２及び第３導
電膜ｄ３との間の製造工程におけるマスク合せずれが生
じても、第２導電膜ｄ２及び第３導電膜ｄ３に比べて大
きいサイズ（第１導電膜ｄ１〜第３導電膜ｄ３の夫々の
チャンネル形成領域側がオンザラインでもよい）になる
ように構成されている。ソース電極ＳＤ１の第１導電膜
ｄ１、ドレイン電極ＳＤ２の第１導電膜ｄ１の夫々は、
薄膜トランジスタＴＦＴのゲート長Ｌを規定するように
構成されている。 【００４５】このように、画素の複数に分割された薄膜
トランジスタＴＦＴ１〜ＴＦＴ３において、ソース電極
ＳＤ１、ドレイン電極ＳＤ２の夫々の第１導電膜ｄ１の
チャネル形成領域側を第２導電膜ｄ２及び第３導電膜ｄ
３に比べて大きいサイズで構成することにより、ソース
電極ＳＤ１，ドレイン電極ＳＤ２の夫々の第１導電膜ｄ
１間の寸法で、薄膜トランジスタＴＦＴのゲート長Ｌを
規定することができる。第１導電膜ｄ１間の離隔寸法
（ゲート長Ｌ）は、加工精度（パターンニング精度）で
規定することができるので、薄膜トランジスタＴＦＴ１
〜ＴＦＴ３の夫々のゲート長Ｌを均一にすることができ
る。 【００４６】ソース電極ＳＤ１は、前記のように、透明
画素電極ＩＴＯに接続されている。ソース電極ＳＤ１
は、ｉ型半導体層ＡＳの段差形状（第１導電膜ｇｌの膜
厚とｉ型半導体層ＡＳの膜厚とを加算した膜厚に相当す
る段差）に沿って構成されている。具体的には、ソース
電極ＳＤ１は、ｉ型半導体層ＡＳの段差形状に沿って形
成された第１導電膜ｄ１と、この第１導電膜ｄ１の上部
にそれに比べて透明画素電極ＩＴＯと接続される側を小
さいサイズで形成した第２導電膜ｄ２と、この第２導電
膜から露出する第１導電膜ｄ１に接続された第３導電膜
ｄ３とで構成されている。ソース電極ＳＤ１の第１導電
膜ｄ１は、ｉ型半導体層ＡＳとの接着性が良好であり、
かつ、主に第２導電膜ｄ２からの拡散物に対するバリア
層として構成されている。ソース電極ＳＤ１の第２導電
膜ｄ２は、第１導電膜ｄ１のクロム膜がストレスの増大
から厚く形成できず、ｉ型半導体層ＡＳの段差形状を乗
り越えられないので、このｉ型半導体層ＡＳを乗り越え
るために構成されている。 【００４７】つまり、第２導電膜ｄ２は、厚く形成する
ことでステップカバレッジを向上している。第２導電膜
ｄ２は、厚く形成できるので、ソース電極ＳＤ１の抵抗
値（ドレイン電極ＳＤ２や映像信号線ＤＬについても同
様）の低減に大きく寄与している。第３導電膜ｄ３は、
第２導電膜ｄ２のｉ型半導体層ＡＳに起因する段差形状
を乗り越えることができないので、第２導電膜ｄ２のサ
イズを小さくすることで露出する第１導電膜ｄ１に接続
するように構成されている。第１導電膜ｄ１と第３導電
膜ｄ３とは、接着性が良好であるばかりか、両者間の接
続部の段差形状が小さいので、確実に接続することがで
きる。 【００４８】このように、薄膜トランジスタＴＦＴのソ
ース電極ＳＤ１を、少なくとも、ｉ型半導体層ＡＳに沿
って形成されたバリア層としての第１導電膜ｄ１と、こ
の第１導電膜ｄ１の上部に形成された、第１導電膜に比
べて比抵抗値が小さく、かつ第１導電膜に比べて小さい
サイズの第２導電膜ｄ２とで構成し、この第２導電膜ｄ
２から露出する第１導電膜ｄ１に透明画素電極ＩＴＯで
ある第３導電膜ｄ３を接続することにより、薄膜トラン
ジスタＴＦＴと透明画素電極ＩＴＯとを確実に接続する
ことができるので、点欠陥を低減することができる。し
かも、ソース電極ＳＤ１は、第１導電膜ｄ１によるバリ
ア効果で、抵抗値の小さい第２導電膜ｄ２（アルミニウ
ム膜）を用いることができるので、抵抗値を低減するこ
とができる。 【００４９】ドレイン電極ＳＤ２は、映像信号線ＤＬと
一体に構成されており、同一製造工程で形成されてい
る。ドレイン電極ＳＤ２は、映像信号線ＤＬと交差する
列方向に突出したＬ字形状で構成されている。つまり、
画素の複数に分割された薄膜トランジスタＴＦＴ１〜Ｔ
ＦＴ３の夫々のドレイン電極ＳＤ２は、同一の映像信号
線ＤＬに接続されている。 【００５０】前記透明画素電極ＩＴＯは、各画素毎に設
けられており、液晶表示部の画素電極の一方を構成す
る。透明画素電極ＩＴＯは、画素の複数に分割された薄
膜トランジスタＴＦＴ１〜ＴＦＴ３の夫々に対応して３
つの透明画素電極（分割透明画素電極）ＩＴＯ１、ＩＴ
Ｏ２及びＩＴ０３に分割されている。透明画素電極ＩＴ
Ｏ１は、薄膜トランジスタＴＦＴ１のソース電極ＳＤ１
に接続されている。透明画素電極ＩＴＯ２は、薄膜トラ
ンジスタＴＦＴ２のソース電極ＳＤ１に接続されてい
る。透明画素電極ＩＴＯ３は、薄膜トランジスタＴＦＴ
３のソース電極ＳＤ１に接続されている。 【００５１】透明画素電極ＩＴＯ１〜ＩＴＯ３の夫々
は、薄膜トランジスタＴＦＦＴ１〜ＴＦＴ３の夫々と同
様に、実質的に同一サイズで構成されている。透明画素
電極ＩＴＯ１〜ＩＴＯ３の夫々は、薄膜トランジスタＴ
ＦＴ１〜ＴＦＴ３の夫々のｉ型半導体層ＡＳを一体に構
成してあるので、Ｌ字形状で構成している。 【００５２】このように、隣接する２本の走査信号線Ｇ
Ｌと隣接する２本の映像信号線ＤＬとの交差領域内に配
置された画素の薄膜トランジスタＴＦＴを複数の薄膜ト
ランジスタＴＦＴ１〜ＴＦＴ３に分割し、この複数に分
割された薄膜トランジスタＴＦＴ１〜ＴＦＴ３の夫々に
複数に分割した透明画素電極ＩＴＯ１〜ＩＴＯ３の夫々
を接続することにより、画素の分割された一部分（例え
ば、ＴＦＴ１）が点欠陥になるだけで、画素の全体とし
ては点欠陥でなくなる（ＴＦＴ２及びＴＦＴ３が点欠陥
でない）ので、画素それ自体の点欠陥を低減することが
できる。 【００５３】また、前記画素の分割された一部の点欠陥
は、画素の全体の面積に比べて小さい（本参考例の場
合、画素の３分の１の面積）ので、前記点欠陥を見にく
くし、画素それ自体の点欠陥の認識を困難にすることが
できる。 【００５４】また、前記画素の分割された透明画素電極
ＩＴＯ１〜ＩＴＯ３の夫々を実質的に同一サイズで構成
することにより、画素内の点欠陥の面積を均一にするこ
とができる。 【００５５】また、前記画素の分割された透明画素電極
ＩＴＯ１〜ＩＴＯ３の夫々を実質的に同一サイズで構成
することにより、透明画素電極ＩＴＯ１〜ＩＴＯ３の夫
々の容量と、この透明画素電極ＩＴＯ１〜ＩＴＯ３の夫
々に付加されるゲート電極ＧＴとの重ね合せで生じる容
量とを均一にすることができる。つまり、透明画素電極
ＩＴＯ１〜ＩＴＯ３の夫々の容量を均一にすることがで
きるので、液晶ＬＤの液晶分子に直流成分が印加される
ことを防止し、液晶分子の劣化を防止することができ
る。 【００５６】薄膜トランジスタＴＦＴ及び透明画素電極
ＩＴＯ上には、保護膜ＰＳＶ１が設けられている。保護
膜ＰＳＶ１は、主に、薄膜トランジスタＴＦＴを湿気等
から保護するために形成されており、透明性が高くしか
も耐湿性の良いものを使用する。保護膜ＰＳＶ１は、例
えば、プラズマＣＶＤで形成した酸化珪素膜や窒化珪素
膜で形成されており、８０００［Å］程度の膜厚で形成
する。 【００５７】薄膜トランジスタＴＦＴ上の保護膜ＰＳＶ
１の上部には、外部光がチャネル形成領域として使用さ
れるｉ型半導体層ＡＳに入射されないように、遮蔽膜Ｌ
Ｓが設けられている。図１に示すように、遮蔽膜ＬＳ
は、点線で囲まれた領域内に構成されている。遮蔽膜Ｌ
Ｓは、光に対する遮蔽性が高い、例えば、アルミニウム
膜やクロム膜等で形成されており、スパッタで１０００
［Å］程度の膜厚に形成する。 【００５８】薄膜トランジスタＴＦＴは、ゲート電極Ｇ
Ｔに正のバイアスを印加すると、ソース−ドレイン間の
チャネル抵抗が小さくなり、バイアスを零にすると、チ
ャネル抵抗は大きくなるように構成されている。つま
り、薄膜トランジスタＴＦＴは、透明画素電極ＩＴＯに
印加される電圧を制御するように構成されている。 【００５９】液晶ＬＣは、下部透明ガラス基板ＳＵＢ１
と上部透明ガラス基板ＳＵＢ２との間に形成された空間
内に、液晶分子の向きを設定する下部配向膜ＯＲＩ１及
び上部配向膜ＯＲＩ２に規定され、封入されている。 【００６０】下部配向膜ＯＲＩ１は、下部透明ガラス基
板ＳＵＢ１側の保護膜ＰＳＶ１の上部に形成される。 【００６１】上部透明ガラス基板ＳＵＢ２の内側（液晶
側）の表面には、カラーフィルタＦＩＬ、保護膜ＰＳＶ
２、共通透明画素電極ＩＴＯ及び前記上部配向膜ＯＲＩ
２が順次積層して設けられている。 【００６２】前記共通透明画素電極ＩＴＯは、下部透明
ガラス基板ＳＵＢ１側に画素毎に設けられた透明画素電
極ＩＴＯに対向し、隣接する他の共通透明画素電極ＩＴ
Ｏと一体に構成されている。 【００６３】カラーフィルタＦＩＬは、アクリル樹脂等
の樹脂材料で形成される染色基材に染料を着色して構成
されている。カラーフィルタＦＩＬは、画素に対向する
位置に各画素毎に構成され、染め分けられている。すな
わち、カラーフィルタＦＩＬは、画素と同様に、隣接す
る２本の走査信号線ＧＬと隣接する２本の映像信号線Ｄ
Ｌとの交差領域内に構成されている。各画素は、カラー
フィルタＦＩＬの個々の所定色フィルタ内において、複
数に分割されている。 【００６４】カラーフィルタＦＩＬは、次のように形成
することができる。まず、上部透明ガラス基板ＳＵＢ２
の表面に染色基材を形成し、フォトリソグラフィ技術で
赤色フィルタ形成領域以外の染色基材を除去する。この
後、染色基材を赤色染料で染め、固着処理を施し、赤色
フィルタＲを形成する。次に、同様な工程を施すことに
よって、緑色フィルタＧ、青色フィルタＢを順次形成す
る。 【００６５】このように、カラーフィルタＦＩＬの各色
フィルタを各画素と対向する、交差領域内に形成するこ
とにより、カラーフィルタＦＩＬの各色フィルタ間に、
走査信号線ＧＬ、映像信号線ＤＬの夫々が存在するの
で、それらの存在に相当する分、各画素とカラーフィル
タＦＩＬの各色フィルタとの位置合せ余裕寸法を確保す
る（位置合せマージンを大きくする）ことができる。さ
らに、カラーフィルタＦＩＬの各色フィルタを形成する
際に、異色フィルタ間の位置合せ余裕寸法を確保するこ
とができる。 【００６６】すなわち、本参考例は、隣接する２本の走
査信号線ＧＬと隣接する２本の映像信号線ＤＬとの交差
領域内に画素を構成し、この画素を複数に分割し、この
画素に対向する位置にカラーフィルタＦＩＬの各色フィ
ルタを形成することにより、前述の点欠陥を低減するこ
とができると共に、各画素と各色フィルタとの位置合せ
余裕寸法を確保することができる。 【００６７】保護膜ＰＳＶ２は、前記カラーフィルタＦ
ＩＬを異なる色に染め分けた染料が液晶ＬＣに濡れるこ
とを防止するために設けられている。保護膜ＰＳＶ２
は、例えば、アクリル樹脂，エポキシ樹脂等の透明樹脂
材料で形成されている。 【００６８】この液晶表示装置は、下部透明ガラス基板
ＳＵＢ１側、上部透明ガラス基板ＳＵＢ２側の夫々の層
を別々に形成し、その後、上下透明ガラス基板ＳＵＢ１
及びＳＵＢ２を重ね合せ、両者間に液晶ＬＣを封入する
ことによって組み立てられる。 【００６９】前記液晶表示部の各画素は、図３に示すよ
うに、走査信号線ＧＬが延在する方向と同一列方向に複
数配置され、画素列Ｘ1，Ｘ2，Ｘ3，Ｘ4，…の夫々を構
成している。各画素列Ｘ1，Ｘ2，Ｘ3，Ｘ4，…の夫々の
画素は、薄膜トランジスタＴＦＴ１〜ＴＦＴ３及び透明
画素電極ＩＴＯ１〜ＩＴＯ３の配置位置を同一に構成し
ている。つまり、画素列Ｘ1，Ｘ3，…の夫々の画素は、
薄膜トランジスタＴＦＴ１〜ＴＦＴ３の配置位置を左
側、透明画素電極ＩＴＯ１〜ＩＴＯ３の配置位置を右側
に構成している。画素列Ｘ1，Ｘ3，…の夫々の行方向の
次段の画素列Ｘ2，Ｘ4，…の夫々の画素は、画素列
Ｘ1，Ｘ3，…の夫々の画素を前記映像信号線ＤＬに対し
て線対称で配置した画素で構成されている。すなわち、
画素列Ｘ2，Ｘ4，…の夫々の画素は、薄膜トランジスタ
ＴＦＴ１〜ＴＦＴ３の配置位置を右側、透明画素電極Ｉ
ＴＯ１〜ＩＴＯ３の配置位置を左側に構成している。そ
して、画素列Ｘ2，Ｘ4，…の夫々の画素は、画素列
Ｘ1，Ｘ3，…の夫々の画素に対し、列方向に半画素間隔
移動させて（ずらして）配置されている。つまり、画素
列Ｘの各画素間隔を１．０（１．０ピッチ）とすると、
次段の画素列Ｘは、各画素間隔を１．０とし、前段の画
素列Ｘに対して列方向に０．５画素間隔（０．５ピッ
チ）ずれている。各画素間を行方向に延在する映像信号
線ＤＬは、各画素列Ｘ間において、半画素間隔分（０．
５ピッチ分）列方向に延在するように構成されている。 【００７０】このように、液晶表示部において、薄膜ト
ランジスタＴＦＴ及び透明画素電極ＩＴＯの配置位置が
同一の画素を列方向に複数配置して画素列Ｘを構成し、
画素列Ｘの次段の画素列Ｘを、前段の画素列Ｘの画素を
映像信号線ＤＬに対して線対称で配置した画素で構成
し、次段の画素列を前段の画素列に対して半画素間隔移
動させて構成することにより、図７（画素とカラーフィ
ルタとを重ね合せた状態における要部平面図）で示すよ
うに、前段の画素列Ｘの所定色フィルタが形成された画
素（例えば、画素列Ｘ3の赤色フィルタＲが形成された
画素）と次段の画素列Ｘの同一色フィルタが形成された
画素（例えば、画素列Ｘ4の赤色フィルタＲが形成され
た画素）とを１．５画素間隔（１．５ピッチ）離隔する
ことができる。つまり、前段の画素列Ｘの画素は、最も
近傍の次段の画素列の同一色フィルタが形成された画素
と常時１．５画素間隔分離隔するように構成されてお
り、カラーフィルタＦＩＬはＲＧＢの三角形配置構造を
構成できるようになっている。カラーフィルタＦＩＬの
ＲＧＢの三角形配置構造は、各色の混色を良くすること
ができるので、カラー画像の解像度を向上することがで
きる。 【００７１】また、映像信号線ＤＬは、各画素列Ｘ間に
おいて、半画素間隔分しか列方向に延在しないので、隣
接する映像信号線ＤＬと交差しなくなる。したがって、
映像信号線ＤＬの占有面積を低減し、又映像信号線ＤＬ
の多層配線構造を廃止することができる。 【００７２】この液晶表示部の構成を回路的に示すと、
図９（液晶表示部の等価回路図）に示すようになる。図
９に示す、ＸｉＧ，Ｘｉ＋１Ｇ，…は、緑色フィルタＧ
が形成される画素に接続された映像信号線ＤＬである。
ＸｉＢ，Ｘｉ＋１Ｂ，…は、青色フィルタＢが形成され
る画素に接続された映像信号線ＤＬである。Ｘｉ＋１
Ｒ，Ｘｉ＋２Ｒ，…は、赤色フィルタＲが形成される画
素に接続された映像信号線ＤＬである。これらの映像信
号線ＤＬは、映像信号駆動回路で選択される。Ｙｉは前
記図３及び図７に示す画素列Ｘ1を選択する走査信号線
ＧＬである。同様に、Ｙｉ＋１，Ｙｉ＋２，…の夫々
は、画素列Ｘ2，Ｘ3の夫々を選択する走査信号線ＧＬで
ある。これらの走査信号線ＧＬは、垂直走査回路に接続
されている。 【００７３】前記図２の中央部は一画素部分の断面を示
しているが、左側は透明ガラス基板ＳＵＢ１及びＳＵＢ
２の左側縁部分で引出配線の存在する部分の断面を示し
ている。右側は、透明ガラス基板ＳＵＢ１及びＳＵＢ２
の右側縁部分で引出配線の存在しない部分の断面を示し
ている。 【００７４】図２の左側、右側の夫々に示すシール材Ｓ
Ｌは、液晶ＬＣを封止するように構成されており、液晶
封入口（図示していない）を除く透明ガラス基板ＳＵＢ
１及びＳＵＢ２の縁周囲全体に沿って形成されている。
シール材ＳＬは、例えば、エポキシ樹脂で形成されてい
る。 【００７５】前記上部透明ガラス基板ＳＵＢ２側の共通
透明画素電極ＩＴＯは、少なくとも一個所において、銀
ペースト材ＳＩＬによって、下部透明ガラス基板ＳＵＢ
１側に形成された引出配線層に接続されている。この引
出配線層は、前述したゲート電極ＧＴ、ソース電極ＳＤ
１、ドレイン電極ＳＤ２の夫々と同一製造工程で形成さ
れる。 【００７６】前記配向膜ＯＲＩ１及びＯＲＩ２、透明画
素電極ＩＴＯ、共通透明画素電極ＩＴＯ、保護膜ＰＳＶ
１及びＰＳＶ２、絶縁膜ＧＩの夫々の層は、シール材Ｓ
Ｌの内側に形成される。偏光板ＰＯＬは、下部透明ガラ
ス基板ＳＵＢ１、上部透明ガラス基板ＳＵＢ２の夫々の
外側の表面に形成されている。 【００７７】（実施例）本実施例 は、参考例に示した前記液晶表示装置の液晶表
示部の各画素の開口率を向上した、本発明の実施例であ
る。 【００７８】本発明の実施例である液晶表示装置の液晶
表示部の一画素を図８（要部平面図）に示す。 【００７９】本実施例の液晶表示装置は、図８に示すよ
うに、液晶表示部の各画素内のｉ型半導体層ＡＳを薄膜
トランジスタＴＦＴ１〜ＴＦＴ３毎に分割して構成され
ている。つまり、画素の複数に分割された薄膜トランジ
スタＴＦＴ１〜ＴＦＴ３の夫々は、独立したｉ型半導体
層ＡＳの島領域で構成されている。 【００８０】このように構成される画素は、映像信号線
ＤＬの延在する行方向に、薄膜トランジスタＴＦＴ１〜
ＴＦＴ３の夫々を均等に配置することができるので、薄
膜トランジスタＴＦＴ１〜ＴＦＴ３の夫々に接続される
透明画素電極ＩＴＯ１〜ＩＴＯ３の夫々を方形状で構成
することができる。方形状で構成される透明画素電極Ｉ
ＴＯ１〜ＩＴＯ３の夫々は、画素内において隣接する透
明画素電極ＩＴＯ間の行方向における離隔面積を低減す
る（前記図１に斜線で示した領域に相当する面積を低減
する）ことができるので、面積（開口率）を向上するこ
とができる。 【００８１】また、図８に符号Ａを付けて点線で囲んで
示すように、透明画素電極ＩＴＯ１〜ＩＴＯ３の夫々の
形状を変化させる場合は、走査信号線ＧＬ又は映像信号
線ＤＬに対して傾斜する角度を有する線（例えば、４５
度の角度の線）で変化させる。つまり、透明画素電極Ｉ
ＴＯ１〜ＩＴＯ３の夫々は、走査信号線ＧＬ又は映像信
号線ＤＬと平行な線或は直交する線で形状を変化させた
場合に比べて、透明画素電極ＩＴＯ間の離隔面積を低減
することができるので、開口率を向上することができ
る。 【００８２】また、透明画素電極ＩＴＯ１〜ＩＴＯ３の
夫々は、薄膜トランジスタＴＦＴと接続される側と反対
側において、行方向の次段の走査信号線ＧＬと重ね合わ
されている。この走査信号線ＧＬは、第１導電膜ｇ１で
構成されている。重ね合わされた透明画素電極ＩＴＯ１
〜ＩＴＯ３の夫々と次段の走査信号線ＧＬとは静電容量
素子を構成し、選択される画素の透明画素電極ＩＴＯ１
〜ＩＴＯ３の夫々は、印加される電位を確実に保持でき
るように構成されている。選択される画素の透明画素電
極ＩＴＯ１〜ＩＴＯ３の夫々には約２５［Ｖ］の電位が
印加され、この時、次段の走査信号線ＧＬは、非選択状
態であり、約−２０［Ｖ］の電圧が印加されるように構
成されている。 【００８３】前記重ね合わされる透明画素電極ＩＴＯ１
〜ＩＴＯ３の夫々と次段の走査信号線ＧＬとの間の一部
には、前記ソース電極ＳＤ１と同様に、走査信号線ＧＬ
の段差形状を乗り越える際に透明画素電極ＩＴＯが断線
しないように、第１導電膜ｄ１及び第２導電膜ｄ２で構
成された島領域が設けられている。この島領域は、透明
画素電極ＩＴＯの面積（開口率）を低下しないように、
できる限り小さく構成する。 【００８４】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。 【００８５】例えば、本発明は、液晶表示装置の液晶表
示部の各画素を２分割或は４分割にすることができる。
ただし、画素の分割数があまり多くなると、開口率が低
下するので、上述のように、２〜４分割程度が妥当であ
る。 【００８６】 【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。 【００８７】液晶表示装置の液晶表示部の画素の点欠陥
及び線欠陥を低減することができる。
【図面の簡単な説明】
【図１】本発明の参考例であるアクティブ・マトリック
ス方式のカラー液晶表示装置の液晶表示部の一画素を示
す要部平面図である。 【図２】図１のII−II切断線で切った断面図である。 【図３】図１示す画素を複数配置した液晶表示部の要部
平面図である。 【図４】図１に示す画素のゲート電極ＧＴと走査信号線
ＧＬを示す平面図である。 【図５】図１に示す画素のゲート電極ＧＴとｉ型半導体
層ＡＳを示す平面図である。 【図６】図１に示す画素のソース電極ＳＤ１とドレイン
電極ＳＤ２が完成した状態における平面図である。 【図７】図３に示す画素とカラーフィルタとを重ね合せ
た状態における要部平面図である。 【図８】本発明の実施例であるアクティブ・マトリック
ス方式のカラー液晶表示装置の液晶表示部の一画素を示
す要部平面図である。 【図９】本発明の参考例であるアクティブ・マトリック
ス方式のカラー液晶表示装置の液晶表示部を示す等価回
路図である。 【符号の説明】 ＳＵＢ…透明ガラス基板、ＧＬ…走査信号線、ＤＬ…映
像信号線、ＧＩ…絶縁膜、ＧＴ…ゲート電極、ＡＳ…ｉ
型半導体層、ＳＤ…ソース電極又はドレイン電極、ＰＳ
Ｖ…保護膜、ＬＳ…遮光膜、ＬＣ…液晶、ＴＦＴ…薄膜
トランジスタ、ＩＴＯ…透明画素電極、ｇ，ｄ…導電
膜。
ス方式のカラー液晶表示装置の液晶表示部の一画素を示
す要部平面図である。 【図２】図１のII−II切断線で切った断面図である。 【図３】図１示す画素を複数配置した液晶表示部の要部
平面図である。 【図４】図１に示す画素のゲート電極ＧＴと走査信号線
ＧＬを示す平面図である。 【図５】図１に示す画素のゲート電極ＧＴとｉ型半導体
層ＡＳを示す平面図である。 【図６】図１に示す画素のソース電極ＳＤ１とドレイン
電極ＳＤ２が完成した状態における平面図である。 【図７】図３に示す画素とカラーフィルタとを重ね合せ
た状態における要部平面図である。 【図８】本発明の実施例であるアクティブ・マトリック
ス方式のカラー液晶表示装置の液晶表示部の一画素を示
す要部平面図である。 【図９】本発明の参考例であるアクティブ・マトリック
ス方式のカラー液晶表示装置の液晶表示部を示す等価回
路図である。 【符号の説明】 ＳＵＢ…透明ガラス基板、ＧＬ…走査信号線、ＤＬ…映
像信号線、ＧＩ…絶縁膜、ＧＴ…ゲート電極、ＡＳ…ｉ
型半導体層、ＳＤ…ソース電極又はドレイン電極、ＰＳ
Ｖ…保護膜、ＬＳ…遮光膜、ＬＣ…液晶、ＴＦＴ…薄膜
トランジスタ、ＩＴＯ…透明画素電極、ｇ，ｄ…導電
膜。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 鎗田 克彦
千葉県茂原市早野3300番地 株式会社日
立製作所 茂原工場内
(72)発明者 松本 伸二
千葉県茂原市早野3300番地 株式会社日
立製作所 茂原工場内
(56)参考文献 特開 昭61−29820（ＪＰ，Ａ)
特開 昭61−93488（ＪＰ，Ａ)
特開 昭62−152157（ＪＰ，Ａ)
特開 昭62−204568（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．隣接する２本の走査信号線と隣接する２本の映像信
号線との交差領域内に、薄膜トランジスタ及び画素電極
で構成された画素を有し、 前記薄膜トランジスタは、前記２本の走査信号線のうち
一方の走査信号線と電気的に接続されるゲート電極と、
該ゲート電極上に設けられたゲート絶縁膜と、該ゲート
絶縁膜上に設けられた半導体層と、該半導体層にそれぞ
れ電気的に接続されたソース電極及びドレイン電極とか
らなり、前記ソース電極及びドレイン電極の一方は画素
電極に接続され、他方は前記２本の映像信号線のうちの
一方の映像信号線に電気的に接続される液晶表示装置で
あって、 前記走査信号線はアルミニウムと異なる金属からなる第
１導電膜とアルミニウムからなる第２導電膜の積層膜か
らなるとともに、前記ゲート電極は前記第１導電膜と同
一の導電膜からなる単層膜で形成され、 前記２本の走査信号線のうちの一方の走査信号線で選択
される前記画素の画素電極を一方の電極とし、前記２本
の走査信号線のうちの他方の走査信号線に電気的に接続
される前記第１導電膜と同一の導電膜からなる単層膜を
他方の電極として、前記一方の電極と前記他方の電極間
に誘電体膜を介在させた保持容量素子を構成し、該保持容量素子の 一方の電極が平面的に他方の電極によ
り形成される段差を乗り越える領域に第３の導電膜を設
けることを特徴とする液晶表示装置。 ２．前記第２導電膜は、少なくとも前記映像信号線との
交差部分において、前記第１導電膜よりも幅が小さいこ
とを特徴とする特許請求の範囲第１項記載の液晶表示装
置。 ３．前記第３の導電膜は前記映像信号線と同一導電層で
構成されて成ることを特徴とする特許請求の範囲第１項
及び第２項記載の液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12454796A JP2656017B2 (ja) | 1996-05-20 | 1996-05-20 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12454796A JP2656017B2 (ja) | 1996-05-20 | 1996-05-20 | 液晶表示装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62144913A Division JP2620240B2 (ja) | 1987-06-10 | 1987-06-10 | 液晶表示装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9057211A Division JPH09230388A (ja) | 1997-03-12 | 1997-03-12 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08271931A JPH08271931A (ja) | 1996-10-18 |
| JP2656017B2 true JP2656017B2 (ja) | 1997-09-24 |
Family
ID=14888184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12454796A Expired - Lifetime JP2656017B2 (ja) | 1996-05-20 | 1996-05-20 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2656017B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476620B1 (ko) * | 1997-12-03 | 2005-08-29 | 삼성전자주식회사 | 액정표시장치의화소구조 |
| JP3707472B2 (ja) | 2002-03-22 | 2005-10-19 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
-
1996
- 1996-05-20 JP JP12454796A patent/JP2656017B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08271931A (ja) | 1996-10-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2620240B2 (ja) | 液晶表示装置 | |
| US5177577A (en) | Liquid crystal display device with TFT's each including a Ta gate electrode and an anodized Al oxide film | |
| JP2741769B2 (ja) | 液晶表示装置 | |
| JP2656017B2 (ja) | 液晶表示装置 | |
| JP2915876B2 (ja) | 液晶表示装置 | |
| JP2741886B2 (ja) | 液晶表示装置 | |
| JPH02234127A (ja) | 液晶表示装置 | |
| JP2803677B2 (ja) | 液晶表示装置 | |
| JP2682827B2 (ja) | 液晶表示装置 | |
| JPH02245740A (ja) | 液晶表示装置 | |
| JP2620241B2 (ja) | 液晶表示装置 | |
| JP2791084B2 (ja) | 液晶表示装置 | |
| JP2796283B2 (ja) | 液晶表示装置 | |
| JP2625430B2 (ja) | 液晶表示装置 | |
| JPH09230388A (ja) | 液晶表示装置 | |
| JP2660532B2 (ja) | 液晶表示装置 | |
| JP2786871B2 (ja) | 液晶表示装置の端子の形成方法 | |
| JPH02245738A (ja) | 液晶表示装置 | |
| JPH01306819A (ja) | カラー液晶表示装置 | |
| JPH1152421A (ja) | 液晶表示装置 | |
| JP2968252B2 (ja) | 液晶表示装置 | |
| JP2968269B2 (ja) | 液晶表示装置の製造方法 | |
| JPH0274929A (ja) | アクティブマトリクス基板 | |
| JP2781192B2 (ja) | 液晶表示装置およびその製造方法 | |
| JPH02244122A (ja) | 液晶表示装置 |