JP2682827B2 - 液晶表示装置 - Google Patents
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、液晶表示装置、特に、薄膜トランジスタ及
び画素電極で画素を構成するアクティブ・マトリックス
方式の液晶表示装置に適用して有効な技術に関するもの
である。 〔従来の技術〕 アクティブ・マトリックス方式の液晶表示装置は、マ
トリックス状に複数の画素が配置された液晶表示部を有
している。液晶表示部の各画素は、隣接する２本の走査
信号線（ゲート信号線）と隣接する２本の映像信号線
（ドレイン信号線）との交差領域内に配置されている。
走査信号線は、列方向（垂直方向）に複数本配置されて
いる。映像信号線は、行方向（水平方向）に複数本配置
されている。 前記画素は、主に、液晶、この液晶を介在させて配置
された透明画素電極及び共通透明画素電極、薄膜トラン
ジスタ（TFT）で構成されている。透明画素電極、薄膜
トランジスタの夫々は、画素毎に設けられている。透明
画素電極は、薄膜トランジスタのソース電極に接続され
ている。薄膜トランジスタのドレイン電極は前記映像信
号線に接続され、ゲート電極は前記走査信号線に接続さ
れている。 〔発明が解決しようとする問題点〕 前述の液晶表示装置は、画素を選択し各液晶容量に充
電後、薄膜トランジスタがOFFした時にゲート電極及び
ソース電極で形成される重ね合せ容量によって画素電極
の中点電位V1cが引き込まれる（低下する）問題があっ
た。この中点電位V1cの引き込みの増大は、映像信号線
の駆動電圧の中間電位と透明画素電極に印加される電位
（V1cに相当する）の中間電位との間に差を生じ、液晶
の直流成分が印加される問題となっていた。液晶に印加
される直流成分の増大は、液晶の寿命を低下し、液晶表
示画面の切り替え時に前の画像が残る所謂焼き付きを生
じた。また、液晶容量だけでは、画素電極に充電された
電荷の放電時間が短い為、電荷を充分保持することが出
来ず、コントラストが低下する黒むらを生じていた。 また、画素電極と該画素電極に隣接する走査信号線と
の間に容量素子を設け、画素電極に生じる電圧降下を低
減する方法が特開昭59−119390号公報に記載されている
が、上記先行技術では、隣接する走査信号線の存在しな
い最外側の行の画素電極に容量素子を設けることは不可
能であり、最外側の行の画素の液晶には直流電圧が加わ
る問題があった。 本発明の目的は、液晶表示装置において、簡単な構成
で前記黒むらを低減することが可能な技術を提供するこ
とにある。 本発明の他の目的は、液晶表示装置において、液晶表
示部の液晶に加わる直流成分を低減し、前記黒むらを低
減することが可能な技術を提供することにある。 本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。 〔問題点を解決するための手段〕 上述した目的を達成するために、本発明は次のように
構成される。 基板上に列方向に複数本配置される走査信号線と行方
向に複数本配置される映像信号線とのそれぞれの交差領
域に薄膜トランジスタ及び画素電極で構成される画素を
複数有する液晶表示装置であって、 各画素の薄膜トランジスタは前記複数の中の一つの走
査信号線及び一つの映像信号線に接続され、前記一つの
走査信号線に選択電圧を与えることにより、前記一つの
映像信号線の信号電圧を前記薄膜トランジスタを介して
対応する画素電極に供給し、前記一つの走査信号線に対
応する画素電極と、該画素電極を挟んで前記一つの走査
信号線と反対側で、該画素電極に隣接する走査信号線と
の間に容量素子を設け、 最外側の行で、かつ画素電極を挟んで該画素電極に信
号電圧を供給する薄膜トランジスタに接続される走査信
号線と反対側に該画素電極に隣接する走査信号線の存在
しない行の、各画素電極の外側に隣接して、容量電極線
を設け、前記最外側の各画素電極と前記容量電極線の間
にそれぞれ容量素子を設け、前記容量電極線に、前記画
素電極に対向する電極に印加される電圧と同等の電圧を
供給することを特徴とする。 また、前記容量電極線以外の走査信号線は、前記走査
信号線を駆動する垂直走査回路に接続されていることを
特徴とする。 〔作用〕 上述した手段によれば、最外側の行の画素電極を含め
て全ての画素電極に保持容量素子を設けることが出来る
ので、液晶に加わる直流成分を低減することができ、液
晶表示装置の寿命を向上することができる。 また、全ての画素電極に充電された電荷の放電時間を
長くする作用もあるので、最外側の行の画素でも、コン
トラストが低下せず黒むらの問題も生じない。 以下、本発明の構成について、アクティブ・マトリッ
クス方式のカラー液晶表示装置に本発明を適用した一実
施例とともに説明する。 なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。 〔実 施 例〕 （参考例） 本願発明が適用される液晶表示装置の全体を把握する
ために、まず、実施例に先立って、該液晶表示装置の全
体構成の一例を詳細に説明する。 本発明の参考例であるアクティブ・マトリックス方式
のカラー液晶表示装置の液晶表示部の一画素を第１図
（要部平面図）で示し、第１図のII−II切断線で切った
断面を第２図で示す。また、第３図（要部平面図）に
は、第１図に示す画素を複数配置した液晶表示部の要部
を示す。 第１図乃至第３図に示すように、液晶表示装置は、下
部透明ガラス基板SUB1の内側（液晶側）の表面上に、薄
膜トランジスタTFT及び透明画素電極ITOを有する画素が
構成されている。下部透明ガラス基板SUB1は、例えば、
1.1［mm］程度の厚さで構成されている。 各画素は、隣接する２本の走査信号線（ゲート信号線
又は水平信号線）GLと、隣接する２本の映像信号線（ド
レイン信号線又は垂直信号線）DLとの交差領域内（４本
の信号線で囲まれた領域内）に配置されている。走査信
号線GLは、第１図及び第３図に示すように、行方向に延
在し、列方向に複数本配置されている。映像信号線DL
は、列方向に延在し、行方向に複数本配置されている。 各画素の薄膜トランジスタTFTは、画素内において３
つ（複数）に分割され、薄膜トランジスタ（分割薄膜ト
ランジスタ）TFT1、TFT2及びTFT3で構成されている。薄
膜トランジスタTFT1〜TFT3の夫々は、実質的に同一サイ
ズで構成されている。この分割された薄膜トランジスタ
TFT1〜TFT3の夫々は、主に、ゲート電極GT、絶縁膜GI、
ｉ型半導体層AS、一対のソース電極SD1及びドレイン電
極SD2で構成されている。 前記ゲート電極GTは、第４図（所定の製造工程におけ
る要部平面図）に詳細に示すように、走査信号線GLから
列方向（第１図及び第４図において下方向）に突出する
Ｔ字形状で構成されている（Ｔ字形状に分岐されてい
る）。つまり、ゲート電極GTは、映像信号線DLと実質的
に平行に延在するように構成されている。ゲート電極GT
は、薄膜トランジスタTFT1〜TFT3の夫々の形成領域まで
突出するように構成されている。薄膜トランジスタTFT1
〜TFT3の夫々のゲート電極GTは、一体に（共通ゲート電
極として）構成されており、同一の走査信号線GLに接続
されている。ゲート電極GTは、薄膜トランジスタTFTの
形成領域において段差形状をなるべく成長させないよう
に、単層の第１導電膜g1で構成する。第１導電膜g1は、
例えばスパッタで形成されたクロム（Cr）膜を用い、10
00［Å］程度の膜厚で形成する。 前記走査信号線GLは、第１導電膜g1及びその上部に設
けられた第２導電膜g2からなる複合膜で構成されてい
る。この走査信号線GLの第１導電膜g1は、前記ゲート電
極GTの第１導電膜g1と同一製造工程で形成され、かつ一
体に構成されている。第２導電膜g2は、例えば、スパッ
タで形成されたアルミニウム（Al）膜を用い、2000〜40
00［Å］程度の膜厚で形成する。第２導電膜g2は、走査
信号線GLの抵抗値を低減し、信号伝達速度の高速化（画
素の情報の書込特性）を図ることができるように構成さ
れている。 また、走査信号線GLは、第１導電膜g1の幅寸法に比べ
て第２導電膜g2の幅寸法を小さく構成している。すなわ
ち、走査信号線GLは、その側壁の段差形状を緩和するこ
とができるので、その上層の絶縁膜GIの表面を平担化で
きるように構成されている。 絶縁膜GIは、薄膜トランジスタTFT1〜TFT3の夫々のゲ
ート絶縁膜として使用される。絶縁膜GIは、ゲート電極
GT及び走査信号線GLの上層に形成されている。絶縁膜GI
は、例えば、プラズマCVDで形成された窒化珪素膜を用
い、3000［Å］程度の膜厚で形成する。前述のように、
絶縁膜GIの表面は、薄膜トランジスタTFT1〜TFT3の夫々
の形成領域、及び走査信号線GL形成領域において平担化
されている。 ｉ型半導体層ASは、第５図（所定の製造工程における
要部平面図）で詳細に示すように、複数に分割された薄
膜トランジスタTFT1〜TFT3の夫々のチャネル形成領域と
して使用される。複数に分割された薄膜トランジスタTF
T1〜TFT3の夫々のｉ型半導体層ASは、画素内において一
体に構成されている。すなわち、画素の分割された複数
の薄膜トランジスタTFT1〜TFT3の夫々は、１つの（共通
の）ｉ型半導体層ASの島領域で構成されている。ｉ型半
導体層ASは、アモーファスシリコン膜又は多結晶シリコ
ン膜で形成し、200〜3000［Å］程度の膜厚で形成す
る。 このように、画素の複数に分割された薄膜トランジス
タTFT1〜TFT3の夫々のｉ型半導体層ASを一体に構成する
ことにより、薄膜トランジスタTFT1〜TFT3の夫々に共通
のドレイン電極SD2がｉ型半導体層AS（実際には、第１
導電膜g1の膜厚とｉ型半導体層ASの膜厚とを加算した膜
厚に相当する段差）をドレイン電極SD2側からｉ型半導
体層AS側に向って１度乗り越えるだけなので、ドレイン
電極SD2が断線する確率が低くなり、点欠陥の発生する
確率を低減することができる。つまり、本参考例では、
ドレイン電極SD2がｉ型半導体層ASの段差を乗り越える
際に画素内に発生する点欠陥が３分の１に低減できる。 また、本参考例のレイアウトと異なるが、ｉ型半導体
層ASを映像信号線DLが直接乗り越え、この乗り越えた部
分の映像信号線DLをドレイン電極SD2として構成する場
合、映像信号線DL（ドレイン電極SD2）がｉ型半導体層A
Sを乗り越える際の断線に起因する線欠陥の発生する確
率を低減することができる。つまり、画素の複数に分割
された薄膜トランジスタTFT1〜TFT3の夫々のｉ型半導体
層ASを一体に構成することにより、映像信号線DL（ドレ
イン電極SD2）がｉ型半導体層ASを１度だけしか乗り越
えないためである（実際には、乗り始めと乗り終わりの
２度である）。 前記ｉ型半導体層ASは、第１図及び第５図に詳細に示
すように、走査信号線GLと映像信号線DLとの交差部（ク
ロスオーバ部）の両者間まで延在させて設けられてい
る。この延在させたｉ型半導体層ASは、交差部における
走査信号線GLと映像信号線DLとの短絡を低減するように
構成されている。 画素の複数に分割された薄膜トランジスタTFT1〜TFT3
の夫々のソース電極SD1とドレイン電極SD2とは、第１
図、第２図及び第６図（所定の製造工程における要部平
面図）で詳細に示すように、ｉ型半導体層AS上に夫々離
隔して設けられている。ソース電極SD1、ドレイン電極S
D2の夫々は、回路のバイアス極性が変ると、動作上、ソ
ースとドレインが入れ替わるように構成されている。つ
まり、薄膜トランジスタTFTは、FETと同様に双方向性で
ある。 ソース電極SD1、ドレイン電極SD2の夫々は、ｉ型半導
体層ASに接触する下層側から、第１導電膜d1、第２導電
膜d2、第２導電膜d3を順次重ね合わせて構成されてい
る。ソース電極SD1の第１導電膜d1、第２導電膜2d及び
第３導電膜d3は、ドレイン電極SD2の夫々と同一製造工
程で形成される。 第１導電膜d1は、スパッタで形成したクロム膜を用
い、500〜1000［Å］の膜厚（参考例では、600［Å］程
度の膜厚）で形成する。クロム膜は、膜厚を厚く形成す
るとストレスが大きくなるので、2000［Å］程度の膜厚
を越えない範囲で形成する。クロム膜は、ｉ型半導体層
ASとの接触が良好である。クロム膜は、後述する第２導
電膜d2のアルミニウムがｉ型半導体層ASに拡散すること
を防止する、所謂バリア層を構成する。第１導電膜d1と
しては、クロム膜の他に、高融点金属（Mo,Ti,Ta,W）
膜、高融点金属シリサイド（MoSi2,TiSi2,TaSi2,WSi2）
膜で形成してもよい。 第２導電膜d2は、スパッタで形成したアルミニウム膜
を用い、3000〜4000［Å］の膜厚（本参考例では、3000
［Å］程度の膜厚）で形成する。アルミニウム膜は、ク
ロム膜に比べてストレスが小さく、厚い膜厚に形成する
ことが可能で、ソース電極SD1、ドレイン電極SD2及び映
像信号線DLの抵抗値を低減するように構成されている。
第２導電膜d2は、薄膜トランジスタTFTの動作速度の高
速化、及び映像信号線DLの信号伝達速度の高速化を図る
ことができるように構成されている。つまり、第２導電
膜d2は、画素の書込特性を向上することができる。第２
導電膜d2としては、アルミニウム膜の他に、シリコン
（Si）や銅（Cu）を添加物として含有させたアルミニウ
ム膜で形成してもよい。 第３導電膜d3は、スパッタで形成された透明導電膜
（ITO:ネサ膜）を用い、1000〜2000［Å］の膜厚（本参
考例では、1200［Å］程度の膜厚）で形成する。この第
３導電膜d3は、ソース電極SD1、ドレイン電極SD2及び映
像賃号線DLを構成すると共に、透明画素電極ITOを構成
するようになっている。 ソース電極SD1の第１導電膜d1、ドレイン電極SD2の第
１導電膜d1の夫々は、上層の第２導電膜d2及び第３導電
膜d3に比べてチャネル形成領域側を大きいサイズで構成
している。つまり、第１導電膜d1は、第１導電膜d1と第
２導電膜d2及び第３導電膜d3との間の製造工程における
マスク合せずれが生じても、第２導電膜d2及び第３導電
膜d3に比べて大きいサイズ（第１導電膜d1〜第３導電膜
d3の夫々のチャネル形成領域側がオンザラインでもよ
い）になるように構成されている。ソース電極SD1の第
１導電膜d1、ドレイン電極SD2の第１導電膜d1の夫々
は、薄膜トランジスタTFTのゲート長Ｌを規定するよう
に構成されている。 このように、画素の複数に分割された薄膜トランジス
タTFT1〜TFT3において、ソース電極SD1、ドレイン電極S
D2の夫々の第１導電膜d1のチャネル形成領域側を第２導
電膜d2及び第３導電膜d3に比べて大きいサイズで構成す
ることにより、ソース電極SD1、ドレイン電極SD2の夫々
の第１導電膜d1間の寸法で、薄膜トランジスタTFTのゲ
ート長Ｌを規定することができる。第１導電膜d1間の離
隔寸法（ゲート長Ｌ）は、加工精度（パターンニング精
度）で規定することができるので、薄膜トランジスタTF
T1〜TFT3の夫々のゲート長Ｌを均一にすることができ
る。 ソース電極SD1は、前記のように、透明画素電極ITOに
接続されている。ソース電極SD1は、ｉ型半導体層ASの
段差形状（第１導電膜g1の膜厚とｉ型半導体層ASの膜厚
とを加算した膜厚に相当する段差）に沿って構成されて
いる。具体的には、ソース電極SD1は、ｉ型半導体層AS
の段差形状に沿って形成された第１導電膜d1と、この第
１導電膜d1の上部にそれに比べて透明画素電極ITOと接
続される側を小さいサイズで形成した第２導電膜d2と、
この第２導電膜から露出する第１導電膜d1に接続された
第３導電膜d3とで構成されている。ソース電極SD1の第
１導電膜d1は、ｉ型半導体層ASとの接着性が良好であ
り、かつ、主に第２導電膜d2からの拡散物に対するバリ
ア層として構成されている。ソース電極SD1の第２導電
膜d2は、第１導電膜d1のクロム膜がストレスの増大から
厚く形成できず、ｉ型半導体層ASの段差形状を乗り越え
られないので、このｉ型半導体層ASを乗り越えるために
構成されている。つまり、第２導電膜d2は、厚く形成す
ることでステップカバレッジを向上している。第２導電
膜d2は、厚く形成できるので、ソース電極SD1の抵抗値
（ドレイン電極SD2や映像信号線DLについても同様）の
低減に大きく寄与している。第３導電膜d3は、第２導電
膜d2のｉ型半導体層ASに起因する段差形状を乗り越える
ことができないので、第２導電膜d2のサイズを小さくす
ることで露出する第１導電膜d1に接続するように構成さ
れている。第１導電膜d1と第３導電膜d3とは、接着性が
良好であるばかりか、両者間の接続部の段差形状が小さ
いので、確実に接続することができる。 このように、薄膜トランジスタTFTのソース電極SD1
を、少なくとも、ｉ型半導体層ASに沿って形成されたバ
リア層としての第１導電膜d1と、この第１導電膜d1の上
部に形成された、第１導電膜に比べて比抵抗値が小さ
く、かつ第１導電膜に比べて小さいサイズの第２導電膜
d2とで構成し、この第２導電膜d2から露出する第１導電
膜d1に透明画素電極ITOである第３導電膜d3を接続する
ことにより、薄膜トランジスタTFTと透明画素電極ITOと
を確実に接続することができるので、断線に起因する点
欠陥を低減することができる。しかも、ソース電極SD1
は、第１導電膜d1によるバリア効果で、抵抗値の小さい
第２導電膜d2（アルミニウム膜）を用いることができる
ので、抵抗値を低減することができる。 ドレイン電極SD2は、映像信号線DLと一体に構成され
ており、同一製造工程で形成されている。ドレイン電極
SD2は、映像信号線DLと交差する行方向に突出したＬ字
形状で構成されている。つまり、画素の複数に分割され
た薄膜トランジスタTFT1〜TFT3の夫々のドレイン電極SD
2は、同一の映像信号線DLに接続されている。 前記透明画素電極ITOは、各画素毎に設けられてお
り、液晶表示部の画素電極の一方を構成する。透明画素
電極ITOは、画素の複数に分割された薄膜トランジスタT
FT1〜TFT3の夫々に対応して３つの透明画素電極（分割
透明画素電極）ITO1、ITO2及びITO3に分割されている。
透明画素電極ITO1は、薄膜トランジスタTFT1のソース電
極SD1に接続されている。透明画素電極ITO2は、薄膜ト
ランジスタTFT2のソース電極SD1に接続されている。透
明画素電極ITO3は、薄膜トランジスタTFT3のソース電極
SD1に接続されている。 透明画素電極ITO1〜ITO3の夫々は、薄膜トランジスタ
TFT1〜TFT3の夫々と同様に、実質的に同一サイズで構成
されている。透明画素電極ITO1〜ITO3の夫々は、薄膜ト
ランジスタTFT1〜TFT3の夫々のｉ型半導体層ASを一体に
構成してある（分割された夫々の薄膜トランジスタTFT
を一個所に集中的に配置してある）ので、Ｌ字形状で構
成している。 このように、隣接する２本の走査信号線GLと隣接する
２本の映像信号線DLとの交差領域内に配置された画素の
薄膜トランジスタTFTを複数の薄膜トランジスタTFT1〜T
FT3に分割し、この複数に分割された薄膜トランジスタT
FT1〜TFT3の夫々に複数に分割した透明画素電極ITO1〜I
TO3の夫々を接続することにより、画素の分割された一
部分（例えば、TFT1）が点欠陥になるだけで、画素の全
体としては点欠陥でなくなる（TFT2及びTFT3が点欠陥で
ない）ので、画素全体としての点欠陥を低減することが
できる。 また、前記画素の分割された一部の点欠陥は、画素の
全体の面積に比べて小さい（本参考例の場合、画素の３
分の１の面積）ので、前記点欠陥を見にくくすることが
できる。 また、前記画素の分割された透明画素電極ITO1〜ITO3
の夫々を実質的に同一サイズで構成することにより、画
素内の点欠陥の面積を均一にすることができる。 また、前記画素の分割された透明画素電極ITO1〜ITO3
の夫々を実質的に同一サイズで構成するこにより、透明
画素電極ITO1〜ITO3の夫々と共通透明画素電極ITOとで
構成される夫々の液晶容量（Cpix）と、この透明画素電
極ITO1〜ITO3の夫々に付加される透明画素電極ITO1〜IT
O3とゲート電極GTとの重ね合せで生じる重ね合せ容量
（Cgs）とを均一にすることができる。つまり、透明画
素電極ITO1〜ITO3の夫々は液晶容量及び重ね合せ容量を
均一にすることができるので、液晶LDの液晶分子に直流
成分が印加されることを防止し、液晶分子の劣化に起因
する寿命を向上することができる。 薄膜トランジスタTFT及び透明画素電極ITO上には、保
護膜PSV1が設けられている。保護膜PSV1は、主に、薄膜
トランジスタTFTを湿気等から保護するために形成され
ており、透明性が高くしかも耐湿性の良いものを使用す
る。保護膜PSV1は、例えば、プラズマCVDで形成した酸
化珪素膜や窒化珪素膜で形成されており、8000［Å］程
度の膜厚で形成する。 薄膜トランジスタTFT上の保護膜PSV1の上部には、外
部光がチャネル形成領域として使用されるｉ型半導体層
ASに入射されないように、遮蔽膜LSが設けられている。
第１図に示すように、遮蔽膜LSは、点線で囲まれた領域
内に構成されている。遮蔽膜LSは、光に対する遮蔽性が
高い、例えば、アルミニウム膜やクロム膜等で形成され
ており、スパッタで1000［Å］程度の膜厚に形成する。 薄膜トランジスタTFTは、ゲート電極GTに正のバイア
スを印加すると、ソース−ドレイン間のチャネル抵抗が
小さくなり、バイアスを零にすると、チャネル抵抗は大
きくなるように構成されている。つまり、薄膜トランジ
スタTFTは、透明画素電極ITOに印加される電圧を制御す
るように構成されている。 液晶LCは、下部透明ガラス基板SUB1と上部透明ガラス
基板SUB2との間に形成された空間内に、液晶分子の向き
を設定する下部配向膜ORI1及び上部配向膜ORI2に規定さ
れ、封入されている。 下部配向膜ORI1は、下部透明ガラス基板SUB1側の保護
膜PSV1の上部に形成される。 上部透明ガラス基板SUB2の内側（液晶側）の表面に
は、カラーフィルタFIL、保護膜PSV2、共通透明画素電
極（COM）ITO及び前記上部配向膜ORI2が順次積層して設
けられている。 前記共通透明画素電極ITOは、下部透明ガラス基板SUB
1側に画素毎に設けられた透明画素電極ITOに対向し、隣
接する他の共通透明画素電極ITOと一体に構成されてい
る。この共通透明画素電極ITOには、コモン電圧Vcomが
印加されるように構成されている。コモン電圧Vcomは、
映像信号線DLに印加されるロウレベルの駆動電圧Vd min
とハイレベルVd maxとの中間電位である。 カラーフィルタFILは、アクリル樹脂等の樹脂材料で
形成される染色基材に染料を着色して構成されている。
カラーフィルタFILは、画素に対向する位置に各画素毎
に構成され、染め分けられている。すなわち、カラーフ
ィルタFILは、画素と同様に、隣接する２本の走査信号
線GLと隣接する２本の映像信号線DLとの交差領域内に構
成されている。各画素は、カラーフィルタFILの個々の
所定色フィルタ内において、複数に分割されている。 カラーフィルタFILは、次のように形成することがで
きる。まず、上部透明ガラス基板SUB2の表面に染色基材
を形成し、フォトリソグラフィ技術で赤色フィルタ形成
領域以外の染色基材を除去する。この後、染色基材を赤
色染料で染め、固着処理を施し、赤色フィルタＲを形成
する。次に、同様な工程を施すことによって、緑色フィ
ルタＧ、青色フィルタＢを順次形成する。 このように、カラーフィルタFILの各色フィルタを各
画素と対向する、交差領域内に形成することにより、カ
ラーフィルタFILの各色フィルタ間に、走査信号線GL、
映像信号線DLの夫々が存在するので、それらの存在に相
当する分、各画素とカラーフィルタFILの各色フィルタ
との位置合せ余裕寸法を確保する（位置合せマージンを
大きくする）ことができる。さらに、カラーフィルタFI
Lの各色フィルタを形成する際に、異色フィルタ間の位
置合せ余裕寸法を確保することができる。 すなわち、本参考例は、隣接する２本の走査信号線GL
と隣接する２本の映像信号線DLとの交差領域内に画素を
構成し、この画素を複数に分割し、この画素に対向する
位置にカラーフィルタFILの各色フィルタを形成するこ
とにより、前述の点欠陥を低減することができると共
に、各画素と各色フィルタとの位置合せ余裕寸法を確保
することができる。 保護膜PSV2は、前記カラーフィルタFILを異なる色に
染め分けた染料が液晶LCに漏れることを防止するために
設けられている。保護膜PSV2は、例えば、アクリル樹
脂，エポキシ樹脂等の透明樹脂材料で形成されている。 この液晶表示装置は、下部透明ガラス基板SUB1側、上
部透明ガラス基板SUB2側の夫々の層を別々に形成し、そ
の後、上下透明ガラス基板SUB1及びSUB2を重ね合せ、両
者間に液晶LCを封入することによって組み立てられる。 前記液晶表示部の各画素は、第３図に示すように、走
査信号線GLが延在する方向と同一列方向に複数配置さ
れ、画素列X1,X2,X3,X4,…の夫々を構成している。各画
素列X1,X2,X3,X4,…の夫々の画素は、薄膜トランジスタ
TFT1〜TFT3及び透明画素電極ITO1〜ITO3の配置位置を同
一に構成している。つまり、画素列X1,X3,…の夫々の画
素は、薄膜トランジスタTFT1〜TFT3の配置位置を左側、
透明画素電極ITO1〜ITO3の配置位置を右側に構成してい
る。画素列X1,X3,…の夫々の列方向の次段の画素列X2,X
4,…の夫々の画素は、画素列X1,X3,…の夫々の画素を前
記映像信号線DLに対して線対称で配置した画素で構成さ
れている。すなわち、画素列X2,X4,…の夫々の画素は、
薄膜トランジスタTFT1〜TFT3の配置位置を右側、透明画
素電極ITO1〜ITO3の配置位置を左側に構成している。そ
して、画素列X2,X4,…の夫々の画素は、画素列X1,X3,…
の夫々の画素に対し、行方向に半画素間隔移動させて
（ずらして）配置されている。つまり、画素列Ｘの各画
素間隔を1.0（1.0ピッチ）とすると、次段の画素列Ｘ
は、各画素間隔を1.0とし、前段の画素列Ｘに対して行
方向に0.5画素間隔（0.5ピッチ）ずれている。各画素間
を列方向に延在する映像信号線DLは、各画素列Ｘ間にお
いて、半画素間隔分（0.5ピッチ分）行方向に延在する
ように構成されている。 このように、液晶表示部において、薄膜トランジスタ
TFT及び透明画素電極ITOの配置位置が同一の画素を行方
向に複数配置して画素列Ｘを構成し、画素列Ｘの次段の
画素列Ｘを、前段の画素列Ｘの画素を映像信号線DLに対
して線対称で配置した画素で構成し、次段の画素列を前
段の画素列に対して半画素間隔移動させて構成すること
により、第７図（画素とカラーフィルタとを重ね合せた
状態における要部平面図）で示すように、前段の画素列
Ｘの所定色フィルタが形成された画素（例えば、画素列
X3の赤色フィルタＲが形成された画素）と次段の画素列
Ｘの同一色フィルタが形成された画素（例えば、画素列
X4の赤色フィルタＲが形成された画素）とを1.5画素間
隔（1.5ピッチ）離隔することができる。つまり、前段
の画素列Ｘの画素は、最っとも近傍の次段の画素列の同
一色フィルタが形成された画素と常時1.5画素間隔分離
隔するように構成されており、カラーフィルタFILはRGB
の三角形配置構造を構成できるようになっている。カラ
ーフィルタFILのRGBの三角形配置構造は、各色の混色を
良くすることができるので、カラー画像の解像度を向上
することができる。 また、映像信号線DLは、各画素列Ｘ間において、半画
素間隔分しか行方向に延在しないので、隣接する映像信
号線DLと交差しなくなる。したがって、映像信号線DLの
引き回しをなくしその占有面積を低減することができ、
又映像信号線DLの迂回をなくし多層配線構造を廃止する
ことができる。 この液晶表示部の構成を回路的に示すと、第９図（液
晶表示部の等価回路図）に示すようになる。第９図に示
す、XiG,Xi＋1G,…は、緑色フィルタＧが形成される画
素に接続された映像信号線DLである。XiB,Xi＋1B,…
は、青色フィルタＢが形成される画素に接続された映像
信号線DLである。Xi＋1R,Xi＋2R,…は、赤色フィルタＲ
が形成される画素に接続された映像信号線DLである。こ
れらの映像信号線DLは、映像信号駆動回路で選択され
る。Yiは前記第３図及び第７図に示す画素列X1を選択す
る走査信号線GLである。同様に、Yi＋1,Yi＋2,…の夫々
は、画素列X2,X3…，の夫々を選択する走査信号線GLで
ある。これらの走査信号線GLは、垂直走査回路に接続さ
れている。 前記第２図の中央部は一画素部分の断面を示している
が、左側は透明ガラス基板SUB1及びSUB2の左側縁部分で
外部引出配線の存在する部分の断面を示している。右側
は、透明ガラス基板SUB1及びSUB2の右側縁部分で外部引
出配線の存在しない部分の断面を示している。 第２図の左側、右側の夫々に示すシール材SLは、液晶
LCを封止するように構成されており、液晶封入口（図示
していない）を除く透明ガラス基板SUB1及びSUB2の縁周
囲全体に沿って形成されている。シール材SLは、例え
ば、エポキシ樹脂で形成されている。 前記上部透明ガラス基板SUB2側の共通透明画素電極IT
Oは、少なくとも一個所において、銀ペースト材SILによ
って、下部透明ガラス基板SUB1側に形成された外部引出
配線に接続されている。この外部引出配線は、前述した
ゲート電極GT、ソース電極SD1、ドレイン電極SD2の夫々
と同一製造工程で形成される。 前記配向膜ORI1及びORI2、透明画素電極ITO、共通透
明画素電極ITO、保護膜PSV1及びPSV2、絶縁膜GIの夫々
の層は、シール材SLの内側に形成される。偏光板POL
は、下部透明ガラス基板SUB1、上部透明ガラス基板SUB2
の夫々の外側の表面に形成されている。 （実施例） 本実施例は、参考例に示した前記液晶表示装置の液晶
表示部を黒むらを低減した、本発明の実施例である。 本発明の実施例である液晶表示装置の液晶表示部の一
画素を第８図（要部平面図）に示す。 本実施例の液晶表示装置は、第８図に示すように、液
晶表示部の各画素内のｉ型半導体層ASを薄膜トランジス
タTFT1〜TFT3毎に分割して構成されている。つまり、画
素の複数に分割された薄膜トランジスタTFT1〜TFT3の夫
々は、独立したｉ型半導体層ASの島領域で構成されてい
る。 このように構成される画素は、映像信号線DLの延在す
る列方向に、薄膜トランジスタTFT1〜TFT3の夫々を均等
に分散し配置することができるので、薄膜トランジスタ
TFT1〜TFT3の夫々に接続される透明画素電極ITO1〜ITO3
の夫々を方形状で構成することができる。方形状で構成
される透明画素電極ITO1〜ITO3の夫々は、画素内におい
て隣接する透明画素電極ITO間の列方向における離隔面
積を低減する（前記第１図に斜線で示した領域に相当す
る面積を低減する）ことができるので、面積（開口率）
を向上することができる。 また、第８図に符号Ａを付けて点線で囲んで示すよう
に、透明画素電極ITO1〜ITO3の夫々の形状を変化させる
場合は、走査信号線GL又は映像信号線DLに対して傾斜す
る角度を有する線（例えば、45度の角度の線）で変化さ
せる。つまり、透明画素電極ITO1〜ITO3の夫々は、走査
信号線GL又は映像信号線DLと平行な線或は直交する線で
形状を変化させた場合に比べて、透明画素電極ITO間の
離隔面積を低減することができるので、開口率を向上す
ることができる。 また、透明画素電極ITO1〜ITO3の夫々は、薄膜トラン
ジスタTFTと接続される辺と対向する反対側の辺におい
て、列方向の次段の走査信号線GLを重ね合わされてい
る。この重ね合せは、薄膜トランジスタTFT1〜TFT3のゲ
ート電極GTと同様に、そのゲート電極GTを選択する走査
信号線DL（画素を選択する走査信号線DL）と隣接する次
段の走査信号線DLをＴ字形状に分岐させて行われてい
る。分岐させた走査信号線GLは、薄膜トランジスタTFT
のゲート電極GTと同様に、第１導電膜（クロム膜）g1の
単層で構成されている。前記重ね合せは、透明画素電極
ITO1〜ITO3の夫々を一方の電極とし、次段の走査信号線
GLを容量電極線として用いてそれから分岐させた部分を
他方の電極とする保持容量素子（静電容量素子）Caddを
構成する。この保持容量素子Caddの誘電体膜は、薄膜ト
ランジスタTFTのゲート絶縁膜として使用される絶縁膜G
Iと同一層で構成されている。 前記保持容量素子Caddの他のレイアウトを第10図（他
の例の一画素を示す要部平面図）に示し、前記第８図及
び第10図に記載される画素の等価回路を第11図（等価回
路図）に示す。第10図に示す画素の保持容量素子Cadd
は、透明画素電極ITO1〜ITO3の夫々と容量電極線の分岐
させた部分（保持容量素子Caddの他方の電極）との重ね
合せ量を増加させ、保持容量を増加させている。基本的
には、第10図に示す保持容量素子Caddと前記第８図に示
す保持容量素子Caddとは同じである。第11図において、
前述と同様に、Cgsは薄膜トランジスタTFTのゲート電極
GT及びソース電極SD1で形成される重ね合せ容量であ
る。重ね合せ容量Cgsの誘電体膜は絶縁膜GIである。Cpi
xは透明画素電極ITO（PIX）及び共通透明画素電極ITO
（COM）で形成される液晶容量である。液晶容量Cpixの
誘電体膜は液晶LC、保護膜PSV1及び配向膜ORI1,2であ
る。Vlcは中点電位である。 前記保持容量素子Caddは、第11図に示すように、画素
を選択し分割された各液晶容量Cpixに充電後、薄膜トラ
ンジスタTFTがOFFした時に重ね合せ容量Cgsによって中
点電位Vlcが引き込まれる（低下する）ことを低減でき
るように構成されている。また、保持容量として放電時
間を長くする作用もある。この中点電位Vlcの引き込み
の低減は、映像信号線DLの駆動電圧の中間電位と透明画
素電極ITOに印加される電位（Vlcに相当する）の中間電
位との差を低減し、液晶LCに直流成分が印加されること
を低減することができる。液晶LCに印加される直流成分
の低減は、液晶LCの寿命を向上し、液晶表示画面の切り
替え時に前の画像が残る所謂焼き付きを低減することが
できる。 また、２本の走査信号線GLと２本の映像信号線DLとの
交差領域内に画素を有する液晶表示装置において、前記
２本の走査信号線GLのうちの一方の走査信号線GLで選択
される画素の薄膜トランジスタTFTを複数に分割し、こ
の分割された薄膜トランジスタTFT1〜TFT3の夫々に透明
画素電極ITOを複数に分割した夫々（ITO1〜ITO3）を接
続し、この分割された透明画素電極ITO1〜ITO3の夫々に
この画素電極ITOを一方の電極とし前記２本の走査信号
線DLのうちの他方の走査信号線DLを容量電極線として用
いて他方の電極とする保持容量素子Caddを構成すること
により、前述のように、画素の分割された一部分が点欠
陥なるだけで、画素の全体としては点欠陥でなくなるの
で、画素の点欠陥を低減することができると共に、前記
保持容量素子Caddで液晶LCに加わる直流成分を低減する
ことができるので、液晶LCの寿命を向上することができ
る。特に、画素を分割することにより、薄膜トランジス
タTFTのゲート電極GTとソース電極SD1又はドレイン電極
SD2との短絡に起因する点欠陥を低減することができる
と共に、透明画素電極ITO1〜ITO3の夫々と保持容量素子
Caddの他方の電極（容量電極線）との短絡に起因する点
欠陥を低減することができる。後者側の点欠陥は本実施
例の場合３分の１になる。この結果、前記画素の分割さ
れた一部の点欠陥は、画素の全体の面積に比べて小さい
ので、前記点欠陥を見にくくすることができる。 前記保持容量素子Caddの保持容量は、画素の書込特性
から、液晶容量Cpixに対して４〜８倍（４・Cpix＜Cadd
＜８・Cpix）、重ね合せ容量Cgsに対して８〜32倍（８
・Cgs＜Cadd＜32・Cgs）程度の値に設定する。 また、前記走査信号線GLを第１導電膜（クロム膜）g1
に第２導電膜（アルミニウム膜）g2を重ね合せた複合膜
で構成し、前記保持容量素子Caddの他方の電極つまり容
量電極線の分岐された部分を前記複合膜のうちの一層の
第１導電膜g1からなる単層膜で構成することにより、走
査信号線GLの抵抗値を低減し、書込特性を向上すること
ができると共に、保持容量素子Caddの他方の電極に基づ
く段差部に沿って確実に保持容量素子Caddの一方の電極
（透明画素電極ITO）を絶縁膜GI上に接着させることが
できるので、保持容量素子Caddの一方の電極の断線を低
減することができる。 また、保持容量素子Caddが他方の電極を単層の第１導
電膜g1で構成し、アルミニウム膜である第２導電膜g2を
構成しないことにより、アルミニウム膜のヒロックによ
る保持容量素子Caddの他方の電極と一方の電極との短絡
を防止することができる。 前記保持容量素子Caddを構成するために重ね合わされ
る透明画素電極ITO1〜ITO3の夫々と容量電極線の分岐さ
れた部分との間の一部には、前記ソース電極SD1と同様
に、分岐された部分の段差形状を乗り越える際に透明画
素電極ITOが断線しないように、第１導電膜d1及び第２
導電膜d2で構成された島領域が設けられている。この島
領域は、透明画素電極ITOの面積（開口率）を低下しな
いように、できる限り小さく構成する。 このように、前記保持容量素子Caddの一方の電極とそ
の誘電体膜として使用される絶縁膜GIとの間に、第１導
電膜d1とその上に形成された第１導電膜d1に比べて比抵
抗値が小さくかつサイズが小さい第２導電膜d2とで形成
された下地層を構成し、前記一方の電極（第３導電膜d
3）を前記下地層の第２導電膜d2から露出する第１導電
膜d1に接続することにより、保持容量素子Caddの他方の
電極に基づく段差部に沿って確実に保持容量素子Caddの
一方の電極を接着させることができるので、保持容量素
子Caddの一方の電極の断線を低減することができる。 前記画素の透明画素電極ITOに保持容量素子Caddを設
けた液晶表示装置の液晶表示部は、第13図（液晶表示部
を示す等価回路図）に示すように構成されている。液晶
表示部は、画素、走査信号線GL及び映像信号線DLを含む
単位基本パターンの繰返しで構成されている。容量電極
線として使用される最終段の走査信号線GL（又は初段の
走査信号線GL）は、第13図に示すように、共通透明画素
電極（Vcom）ITOに接続する。共通透明画素電極ITOは、
前記第２図に示すように、液晶表示装置の周縁部におい
て銀ペースト材SLによって外部引出配線に接続されてい
る。しかも、この外部引出配線の一部の導電層（g1及び
g2）は走査信号線GLと同一製造工程で構成されている。
この結果、最終段の走査信号線GL（容量電極線）は共通
透明画素電極ITOに簡単に接続することができる。 このように、容量電極線の最終段を前記画素の共通透
明画素電極（Vcom）ITOに接続することにより、最終段
の容量電極線は外部引出配線の一部の導電層と一体に構
成することができ、しかも共通透明画素電極ITOは前記
外部引出配線に接続されているので、簡単な構成で最終
段の容量電極線を共通透明画素電極ITOに接続すること
ができる。 また、本実施例においては最終段又は初段の最外側の
行の画素にも保持容量素子Caddを設けることが出来るの
で、最外側の行の画素の液晶に印加される直流電圧が低
減され、最外側の行から液晶の寿命が低下するのを防止
することが出来る。 また、液晶表示装置は、先に本願出願人によって出願
された特願昭62−95125号に記載される直流相殺方式（D
Cキャンセル方式）に基づき、第12図（タイムチャー
ト）に示すように、走査信号線DLの駆動電圧を制御する
ことによってさらに液晶LCに加わる直流成分を低減する
ことができる。第12図において、Viは走査信号線GLの駆
動電圧、Vi＋１は次段の走査信号線GLの駆動電圧であ
る。Veeは走査信号線GLに印加されるロウレベルの駆動
電圧Vd min、Vddは走査信号線GLに印加されるハイレベ
ルの駆動電圧Vd maxである。各時刻ｔ＝t1〜t4における
中点電位Vlc（第11図参照）の重ね合せ容量Cgsによる引
き込み電圧ΔV1〜ΔV4は次のようになる。 ｔ＝t1:ΔV1＝−（Cgs/C）・V2 ｔ＝t2:ΔV2＝＋（Cgs/C）・（V1＋V2）−（Cadd/C）・V2 ｔ＝t3:ΔV3＝−（Cgs/C）・V1＋（Cadd/C）・（V1＋V2） ｔ＝t4:ΔV4＝−（Cadd/C）・V1 ただし、画素の合計の容量:C＝Cgs＋Cpix＋Cadd ここで、走査信号線GLに印加される駆動電圧が充分で
あれば、液晶LCに加わる直流電圧は、 ΔV3＋ΔV4＝（Cadd・V2−Cgs・V1）/C となるので、Cadd・V2＝Cgs・V1＝０とすると、液晶LC
に加わる直流電圧は０になる。つまり、直流相殺方式
は、重ね合せ容量Cgsによる中点電位Vlcの引き込みによ
る低下分を、保持容量素子Cadd及び次段の走査信号線GL
（容量電極線）に印加される駆動電圧によって押し上
げ、液晶LCに加わる直流成分を極めて小さくすることが
できる。この結果、液晶表示装置は液晶LCの寿命を向上
することができる。 この直流相殺方式は、第14図（液晶表示部を示す等価
回路図）で示すように、初段の走査信号線GL（又は容量
電極線）を最終段の容量電極線（又は走査信号線GL）に
接続することによって採用することができる。第14図に
は便宜上４本の走査信号線GLしか記載されていないが、
実際には数百程度の走査信号線GLが配置されている。初
段の走査信号線GLと最終段の容量電極線との接続は、液
晶表示部内の内部配線或は外部引出配線によって行う。 このように、液晶表示装置は、初段の走査信号線GLを
最終段の容量電極線に接続することにより、走査信号線
GL及び容量電極線の全べてを垂直走査回路に接続するこ
とができるので、直流相殺方式（DCキャンセル方式）を
採用することができる。この結果、液晶LCに加わる直流
成分を低減することができるので、液晶LCの寿命を向上
することができる。 以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。 例えば、本発明は、液晶表示装置の液晶表示部の各画
素を２分割或は４分割にすることができる。ただし、画
素の分割数があまり多くなると、開口率が低下するの
で、上述のように、２〜４分割程度が妥当である。 〔発明の効果〕 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。 液晶表示装置の液晶表示部の黒むらを低減することが
できる。 また、最終段又は初段の最外側の行の画素にも保持容
量素子を設けることが出来るので、最外側の行の画素の
液晶に印加される直流電圧が低減され、最外側の行から
液晶の寿命が低下するのを防止することが出来る。
び画素電極で画素を構成するアクティブ・マトリックス
方式の液晶表示装置に適用して有効な技術に関するもの
である。 〔従来の技術〕 アクティブ・マトリックス方式の液晶表示装置は、マ
トリックス状に複数の画素が配置された液晶表示部を有
している。液晶表示部の各画素は、隣接する２本の走査
信号線（ゲート信号線）と隣接する２本の映像信号線
（ドレイン信号線）との交差領域内に配置されている。
走査信号線は、列方向（垂直方向）に複数本配置されて
いる。映像信号線は、行方向（水平方向）に複数本配置
されている。 前記画素は、主に、液晶、この液晶を介在させて配置
された透明画素電極及び共通透明画素電極、薄膜トラン
ジスタ（TFT）で構成されている。透明画素電極、薄膜
トランジスタの夫々は、画素毎に設けられている。透明
画素電極は、薄膜トランジスタのソース電極に接続され
ている。薄膜トランジスタのドレイン電極は前記映像信
号線に接続され、ゲート電極は前記走査信号線に接続さ
れている。 〔発明が解決しようとする問題点〕 前述の液晶表示装置は、画素を選択し各液晶容量に充
電後、薄膜トランジスタがOFFした時にゲート電極及び
ソース電極で形成される重ね合せ容量によって画素電極
の中点電位V1cが引き込まれる（低下する）問題があっ
た。この中点電位V1cの引き込みの増大は、映像信号線
の駆動電圧の中間電位と透明画素電極に印加される電位
（V1cに相当する）の中間電位との間に差を生じ、液晶
の直流成分が印加される問題となっていた。液晶に印加
される直流成分の増大は、液晶の寿命を低下し、液晶表
示画面の切り替え時に前の画像が残る所謂焼き付きを生
じた。また、液晶容量だけでは、画素電極に充電された
電荷の放電時間が短い為、電荷を充分保持することが出
来ず、コントラストが低下する黒むらを生じていた。 また、画素電極と該画素電極に隣接する走査信号線と
の間に容量素子を設け、画素電極に生じる電圧降下を低
減する方法が特開昭59−119390号公報に記載されている
が、上記先行技術では、隣接する走査信号線の存在しな
い最外側の行の画素電極に容量素子を設けることは不可
能であり、最外側の行の画素の液晶には直流電圧が加わ
る問題があった。 本発明の目的は、液晶表示装置において、簡単な構成
で前記黒むらを低減することが可能な技術を提供するこ
とにある。 本発明の他の目的は、液晶表示装置において、液晶表
示部の液晶に加わる直流成分を低減し、前記黒むらを低
減することが可能な技術を提供することにある。 本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。 〔問題点を解決するための手段〕 上述した目的を達成するために、本発明は次のように
構成される。 基板上に列方向に複数本配置される走査信号線と行方
向に複数本配置される映像信号線とのそれぞれの交差領
域に薄膜トランジスタ及び画素電極で構成される画素を
複数有する液晶表示装置であって、 各画素の薄膜トランジスタは前記複数の中の一つの走
査信号線及び一つの映像信号線に接続され、前記一つの
走査信号線に選択電圧を与えることにより、前記一つの
映像信号線の信号電圧を前記薄膜トランジスタを介して
対応する画素電極に供給し、前記一つの走査信号線に対
応する画素電極と、該画素電極を挟んで前記一つの走査
信号線と反対側で、該画素電極に隣接する走査信号線と
の間に容量素子を設け、 最外側の行で、かつ画素電極を挟んで該画素電極に信
号電圧を供給する薄膜トランジスタに接続される走査信
号線と反対側に該画素電極に隣接する走査信号線の存在
しない行の、各画素電極の外側に隣接して、容量電極線
を設け、前記最外側の各画素電極と前記容量電極線の間
にそれぞれ容量素子を設け、前記容量電極線に、前記画
素電極に対向する電極に印加される電圧と同等の電圧を
供給することを特徴とする。 また、前記容量電極線以外の走査信号線は、前記走査
信号線を駆動する垂直走査回路に接続されていることを
特徴とする。 〔作用〕 上述した手段によれば、最外側の行の画素電極を含め
て全ての画素電極に保持容量素子を設けることが出来る
ので、液晶に加わる直流成分を低減することができ、液
晶表示装置の寿命を向上することができる。 また、全ての画素電極に充電された電荷の放電時間を
長くする作用もあるので、最外側の行の画素でも、コン
トラストが低下せず黒むらの問題も生じない。 以下、本発明の構成について、アクティブ・マトリッ
クス方式のカラー液晶表示装置に本発明を適用した一実
施例とともに説明する。 なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。 〔実 施 例〕 （参考例） 本願発明が適用される液晶表示装置の全体を把握する
ために、まず、実施例に先立って、該液晶表示装置の全
体構成の一例を詳細に説明する。 本発明の参考例であるアクティブ・マトリックス方式
のカラー液晶表示装置の液晶表示部の一画素を第１図
（要部平面図）で示し、第１図のII−II切断線で切った
断面を第２図で示す。また、第３図（要部平面図）に
は、第１図に示す画素を複数配置した液晶表示部の要部
を示す。 第１図乃至第３図に示すように、液晶表示装置は、下
部透明ガラス基板SUB1の内側（液晶側）の表面上に、薄
膜トランジスタTFT及び透明画素電極ITOを有する画素が
構成されている。下部透明ガラス基板SUB1は、例えば、
1.1［mm］程度の厚さで構成されている。 各画素は、隣接する２本の走査信号線（ゲート信号線
又は水平信号線）GLと、隣接する２本の映像信号線（ド
レイン信号線又は垂直信号線）DLとの交差領域内（４本
の信号線で囲まれた領域内）に配置されている。走査信
号線GLは、第１図及び第３図に示すように、行方向に延
在し、列方向に複数本配置されている。映像信号線DL
は、列方向に延在し、行方向に複数本配置されている。 各画素の薄膜トランジスタTFTは、画素内において３
つ（複数）に分割され、薄膜トランジスタ（分割薄膜ト
ランジスタ）TFT1、TFT2及びTFT3で構成されている。薄
膜トランジスタTFT1〜TFT3の夫々は、実質的に同一サイ
ズで構成されている。この分割された薄膜トランジスタ
TFT1〜TFT3の夫々は、主に、ゲート電極GT、絶縁膜GI、
ｉ型半導体層AS、一対のソース電極SD1及びドレイン電
極SD2で構成されている。 前記ゲート電極GTは、第４図（所定の製造工程におけ
る要部平面図）に詳細に示すように、走査信号線GLから
列方向（第１図及び第４図において下方向）に突出する
Ｔ字形状で構成されている（Ｔ字形状に分岐されてい
る）。つまり、ゲート電極GTは、映像信号線DLと実質的
に平行に延在するように構成されている。ゲート電極GT
は、薄膜トランジスタTFT1〜TFT3の夫々の形成領域まで
突出するように構成されている。薄膜トランジスタTFT1
〜TFT3の夫々のゲート電極GTは、一体に（共通ゲート電
極として）構成されており、同一の走査信号線GLに接続
されている。ゲート電極GTは、薄膜トランジスタTFTの
形成領域において段差形状をなるべく成長させないよう
に、単層の第１導電膜g1で構成する。第１導電膜g1は、
例えばスパッタで形成されたクロム（Cr）膜を用い、10
00［Å］程度の膜厚で形成する。 前記走査信号線GLは、第１導電膜g1及びその上部に設
けられた第２導電膜g2からなる複合膜で構成されてい
る。この走査信号線GLの第１導電膜g1は、前記ゲート電
極GTの第１導電膜g1と同一製造工程で形成され、かつ一
体に構成されている。第２導電膜g2は、例えば、スパッ
タで形成されたアルミニウム（Al）膜を用い、2000〜40
00［Å］程度の膜厚で形成する。第２導電膜g2は、走査
信号線GLの抵抗値を低減し、信号伝達速度の高速化（画
素の情報の書込特性）を図ることができるように構成さ
れている。 また、走査信号線GLは、第１導電膜g1の幅寸法に比べ
て第２導電膜g2の幅寸法を小さく構成している。すなわ
ち、走査信号線GLは、その側壁の段差形状を緩和するこ
とができるので、その上層の絶縁膜GIの表面を平担化で
きるように構成されている。 絶縁膜GIは、薄膜トランジスタTFT1〜TFT3の夫々のゲ
ート絶縁膜として使用される。絶縁膜GIは、ゲート電極
GT及び走査信号線GLの上層に形成されている。絶縁膜GI
は、例えば、プラズマCVDで形成された窒化珪素膜を用
い、3000［Å］程度の膜厚で形成する。前述のように、
絶縁膜GIの表面は、薄膜トランジスタTFT1〜TFT3の夫々
の形成領域、及び走査信号線GL形成領域において平担化
されている。 ｉ型半導体層ASは、第５図（所定の製造工程における
要部平面図）で詳細に示すように、複数に分割された薄
膜トランジスタTFT1〜TFT3の夫々のチャネル形成領域と
して使用される。複数に分割された薄膜トランジスタTF
T1〜TFT3の夫々のｉ型半導体層ASは、画素内において一
体に構成されている。すなわち、画素の分割された複数
の薄膜トランジスタTFT1〜TFT3の夫々は、１つの（共通
の）ｉ型半導体層ASの島領域で構成されている。ｉ型半
導体層ASは、アモーファスシリコン膜又は多結晶シリコ
ン膜で形成し、200〜3000［Å］程度の膜厚で形成す
る。 このように、画素の複数に分割された薄膜トランジス
タTFT1〜TFT3の夫々のｉ型半導体層ASを一体に構成する
ことにより、薄膜トランジスタTFT1〜TFT3の夫々に共通
のドレイン電極SD2がｉ型半導体層AS（実際には、第１
導電膜g1の膜厚とｉ型半導体層ASの膜厚とを加算した膜
厚に相当する段差）をドレイン電極SD2側からｉ型半導
体層AS側に向って１度乗り越えるだけなので、ドレイン
電極SD2が断線する確率が低くなり、点欠陥の発生する
確率を低減することができる。つまり、本参考例では、
ドレイン電極SD2がｉ型半導体層ASの段差を乗り越える
際に画素内に発生する点欠陥が３分の１に低減できる。 また、本参考例のレイアウトと異なるが、ｉ型半導体
層ASを映像信号線DLが直接乗り越え、この乗り越えた部
分の映像信号線DLをドレイン電極SD2として構成する場
合、映像信号線DL（ドレイン電極SD2）がｉ型半導体層A
Sを乗り越える際の断線に起因する線欠陥の発生する確
率を低減することができる。つまり、画素の複数に分割
された薄膜トランジスタTFT1〜TFT3の夫々のｉ型半導体
層ASを一体に構成することにより、映像信号線DL（ドレ
イン電極SD2）がｉ型半導体層ASを１度だけしか乗り越
えないためである（実際には、乗り始めと乗り終わりの
２度である）。 前記ｉ型半導体層ASは、第１図及び第５図に詳細に示
すように、走査信号線GLと映像信号線DLとの交差部（ク
ロスオーバ部）の両者間まで延在させて設けられてい
る。この延在させたｉ型半導体層ASは、交差部における
走査信号線GLと映像信号線DLとの短絡を低減するように
構成されている。 画素の複数に分割された薄膜トランジスタTFT1〜TFT3
の夫々のソース電極SD1とドレイン電極SD2とは、第１
図、第２図及び第６図（所定の製造工程における要部平
面図）で詳細に示すように、ｉ型半導体層AS上に夫々離
隔して設けられている。ソース電極SD1、ドレイン電極S
D2の夫々は、回路のバイアス極性が変ると、動作上、ソ
ースとドレインが入れ替わるように構成されている。つ
まり、薄膜トランジスタTFTは、FETと同様に双方向性で
ある。 ソース電極SD1、ドレイン電極SD2の夫々は、ｉ型半導
体層ASに接触する下層側から、第１導電膜d1、第２導電
膜d2、第２導電膜d3を順次重ね合わせて構成されてい
る。ソース電極SD1の第１導電膜d1、第２導電膜2d及び
第３導電膜d3は、ドレイン電極SD2の夫々と同一製造工
程で形成される。 第１導電膜d1は、スパッタで形成したクロム膜を用
い、500〜1000［Å］の膜厚（参考例では、600［Å］程
度の膜厚）で形成する。クロム膜は、膜厚を厚く形成す
るとストレスが大きくなるので、2000［Å］程度の膜厚
を越えない範囲で形成する。クロム膜は、ｉ型半導体層
ASとの接触が良好である。クロム膜は、後述する第２導
電膜d2のアルミニウムがｉ型半導体層ASに拡散すること
を防止する、所謂バリア層を構成する。第１導電膜d1と
しては、クロム膜の他に、高融点金属（Mo,Ti,Ta,W）
膜、高融点金属シリサイド（MoSi2,TiSi2,TaSi2,WSi2）
膜で形成してもよい。 第２導電膜d2は、スパッタで形成したアルミニウム膜
を用い、3000〜4000［Å］の膜厚（本参考例では、3000
［Å］程度の膜厚）で形成する。アルミニウム膜は、ク
ロム膜に比べてストレスが小さく、厚い膜厚に形成する
ことが可能で、ソース電極SD1、ドレイン電極SD2及び映
像信号線DLの抵抗値を低減するように構成されている。
第２導電膜d2は、薄膜トランジスタTFTの動作速度の高
速化、及び映像信号線DLの信号伝達速度の高速化を図る
ことができるように構成されている。つまり、第２導電
膜d2は、画素の書込特性を向上することができる。第２
導電膜d2としては、アルミニウム膜の他に、シリコン
（Si）や銅（Cu）を添加物として含有させたアルミニウ
ム膜で形成してもよい。 第３導電膜d3は、スパッタで形成された透明導電膜
（ITO:ネサ膜）を用い、1000〜2000［Å］の膜厚（本参
考例では、1200［Å］程度の膜厚）で形成する。この第
３導電膜d3は、ソース電極SD1、ドレイン電極SD2及び映
像賃号線DLを構成すると共に、透明画素電極ITOを構成
するようになっている。 ソース電極SD1の第１導電膜d1、ドレイン電極SD2の第
１導電膜d1の夫々は、上層の第２導電膜d2及び第３導電
膜d3に比べてチャネル形成領域側を大きいサイズで構成
している。つまり、第１導電膜d1は、第１導電膜d1と第
２導電膜d2及び第３導電膜d3との間の製造工程における
マスク合せずれが生じても、第２導電膜d2及び第３導電
膜d3に比べて大きいサイズ（第１導電膜d1〜第３導電膜
d3の夫々のチャネル形成領域側がオンザラインでもよ
い）になるように構成されている。ソース電極SD1の第
１導電膜d1、ドレイン電極SD2の第１導電膜d1の夫々
は、薄膜トランジスタTFTのゲート長Ｌを規定するよう
に構成されている。 このように、画素の複数に分割された薄膜トランジス
タTFT1〜TFT3において、ソース電極SD1、ドレイン電極S
D2の夫々の第１導電膜d1のチャネル形成領域側を第２導
電膜d2及び第３導電膜d3に比べて大きいサイズで構成す
ることにより、ソース電極SD1、ドレイン電極SD2の夫々
の第１導電膜d1間の寸法で、薄膜トランジスタTFTのゲ
ート長Ｌを規定することができる。第１導電膜d1間の離
隔寸法（ゲート長Ｌ）は、加工精度（パターンニング精
度）で規定することができるので、薄膜トランジスタTF
T1〜TFT3の夫々のゲート長Ｌを均一にすることができ
る。 ソース電極SD1は、前記のように、透明画素電極ITOに
接続されている。ソース電極SD1は、ｉ型半導体層ASの
段差形状（第１導電膜g1の膜厚とｉ型半導体層ASの膜厚
とを加算した膜厚に相当する段差）に沿って構成されて
いる。具体的には、ソース電極SD1は、ｉ型半導体層AS
の段差形状に沿って形成された第１導電膜d1と、この第
１導電膜d1の上部にそれに比べて透明画素電極ITOと接
続される側を小さいサイズで形成した第２導電膜d2と、
この第２導電膜から露出する第１導電膜d1に接続された
第３導電膜d3とで構成されている。ソース電極SD1の第
１導電膜d1は、ｉ型半導体層ASとの接着性が良好であ
り、かつ、主に第２導電膜d2からの拡散物に対するバリ
ア層として構成されている。ソース電極SD1の第２導電
膜d2は、第１導電膜d1のクロム膜がストレスの増大から
厚く形成できず、ｉ型半導体層ASの段差形状を乗り越え
られないので、このｉ型半導体層ASを乗り越えるために
構成されている。つまり、第２導電膜d2は、厚く形成す
ることでステップカバレッジを向上している。第２導電
膜d2は、厚く形成できるので、ソース電極SD1の抵抗値
（ドレイン電極SD2や映像信号線DLについても同様）の
低減に大きく寄与している。第３導電膜d3は、第２導電
膜d2のｉ型半導体層ASに起因する段差形状を乗り越える
ことができないので、第２導電膜d2のサイズを小さくす
ることで露出する第１導電膜d1に接続するように構成さ
れている。第１導電膜d1と第３導電膜d3とは、接着性が
良好であるばかりか、両者間の接続部の段差形状が小さ
いので、確実に接続することができる。 このように、薄膜トランジスタTFTのソース電極SD1
を、少なくとも、ｉ型半導体層ASに沿って形成されたバ
リア層としての第１導電膜d1と、この第１導電膜d1の上
部に形成された、第１導電膜に比べて比抵抗値が小さ
く、かつ第１導電膜に比べて小さいサイズの第２導電膜
d2とで構成し、この第２導電膜d2から露出する第１導電
膜d1に透明画素電極ITOである第３導電膜d3を接続する
ことにより、薄膜トランジスタTFTと透明画素電極ITOと
を確実に接続することができるので、断線に起因する点
欠陥を低減することができる。しかも、ソース電極SD1
は、第１導電膜d1によるバリア効果で、抵抗値の小さい
第２導電膜d2（アルミニウム膜）を用いることができる
ので、抵抗値を低減することができる。 ドレイン電極SD2は、映像信号線DLと一体に構成され
ており、同一製造工程で形成されている。ドレイン電極
SD2は、映像信号線DLと交差する行方向に突出したＬ字
形状で構成されている。つまり、画素の複数に分割され
た薄膜トランジスタTFT1〜TFT3の夫々のドレイン電極SD
2は、同一の映像信号線DLに接続されている。 前記透明画素電極ITOは、各画素毎に設けられてお
り、液晶表示部の画素電極の一方を構成する。透明画素
電極ITOは、画素の複数に分割された薄膜トランジスタT
FT1〜TFT3の夫々に対応して３つの透明画素電極（分割
透明画素電極）ITO1、ITO2及びITO3に分割されている。
透明画素電極ITO1は、薄膜トランジスタTFT1のソース電
極SD1に接続されている。透明画素電極ITO2は、薄膜ト
ランジスタTFT2のソース電極SD1に接続されている。透
明画素電極ITO3は、薄膜トランジスタTFT3のソース電極
SD1に接続されている。 透明画素電極ITO1〜ITO3の夫々は、薄膜トランジスタ
TFT1〜TFT3の夫々と同様に、実質的に同一サイズで構成
されている。透明画素電極ITO1〜ITO3の夫々は、薄膜ト
ランジスタTFT1〜TFT3の夫々のｉ型半導体層ASを一体に
構成してある（分割された夫々の薄膜トランジスタTFT
を一個所に集中的に配置してある）ので、Ｌ字形状で構
成している。 このように、隣接する２本の走査信号線GLと隣接する
２本の映像信号線DLとの交差領域内に配置された画素の
薄膜トランジスタTFTを複数の薄膜トランジスタTFT1〜T
FT3に分割し、この複数に分割された薄膜トランジスタT
FT1〜TFT3の夫々に複数に分割した透明画素電極ITO1〜I
TO3の夫々を接続することにより、画素の分割された一
部分（例えば、TFT1）が点欠陥になるだけで、画素の全
体としては点欠陥でなくなる（TFT2及びTFT3が点欠陥で
ない）ので、画素全体としての点欠陥を低減することが
できる。 また、前記画素の分割された一部の点欠陥は、画素の
全体の面積に比べて小さい（本参考例の場合、画素の３
分の１の面積）ので、前記点欠陥を見にくくすることが
できる。 また、前記画素の分割された透明画素電極ITO1〜ITO3
の夫々を実質的に同一サイズで構成することにより、画
素内の点欠陥の面積を均一にすることができる。 また、前記画素の分割された透明画素電極ITO1〜ITO3
の夫々を実質的に同一サイズで構成するこにより、透明
画素電極ITO1〜ITO3の夫々と共通透明画素電極ITOとで
構成される夫々の液晶容量（Cpix）と、この透明画素電
極ITO1〜ITO3の夫々に付加される透明画素電極ITO1〜IT
O3とゲート電極GTとの重ね合せで生じる重ね合せ容量
（Cgs）とを均一にすることができる。つまり、透明画
素電極ITO1〜ITO3の夫々は液晶容量及び重ね合せ容量を
均一にすることができるので、液晶LDの液晶分子に直流
成分が印加されることを防止し、液晶分子の劣化に起因
する寿命を向上することができる。 薄膜トランジスタTFT及び透明画素電極ITO上には、保
護膜PSV1が設けられている。保護膜PSV1は、主に、薄膜
トランジスタTFTを湿気等から保護するために形成され
ており、透明性が高くしかも耐湿性の良いものを使用す
る。保護膜PSV1は、例えば、プラズマCVDで形成した酸
化珪素膜や窒化珪素膜で形成されており、8000［Å］程
度の膜厚で形成する。 薄膜トランジスタTFT上の保護膜PSV1の上部には、外
部光がチャネル形成領域として使用されるｉ型半導体層
ASに入射されないように、遮蔽膜LSが設けられている。
第１図に示すように、遮蔽膜LSは、点線で囲まれた領域
内に構成されている。遮蔽膜LSは、光に対する遮蔽性が
高い、例えば、アルミニウム膜やクロム膜等で形成され
ており、スパッタで1000［Å］程度の膜厚に形成する。 薄膜トランジスタTFTは、ゲート電極GTに正のバイア
スを印加すると、ソース−ドレイン間のチャネル抵抗が
小さくなり、バイアスを零にすると、チャネル抵抗は大
きくなるように構成されている。つまり、薄膜トランジ
スタTFTは、透明画素電極ITOに印加される電圧を制御す
るように構成されている。 液晶LCは、下部透明ガラス基板SUB1と上部透明ガラス
基板SUB2との間に形成された空間内に、液晶分子の向き
を設定する下部配向膜ORI1及び上部配向膜ORI2に規定さ
れ、封入されている。 下部配向膜ORI1は、下部透明ガラス基板SUB1側の保護
膜PSV1の上部に形成される。 上部透明ガラス基板SUB2の内側（液晶側）の表面に
は、カラーフィルタFIL、保護膜PSV2、共通透明画素電
極（COM）ITO及び前記上部配向膜ORI2が順次積層して設
けられている。 前記共通透明画素電極ITOは、下部透明ガラス基板SUB
1側に画素毎に設けられた透明画素電極ITOに対向し、隣
接する他の共通透明画素電極ITOと一体に構成されてい
る。この共通透明画素電極ITOには、コモン電圧Vcomが
印加されるように構成されている。コモン電圧Vcomは、
映像信号線DLに印加されるロウレベルの駆動電圧Vd min
とハイレベルVd maxとの中間電位である。 カラーフィルタFILは、アクリル樹脂等の樹脂材料で
形成される染色基材に染料を着色して構成されている。
カラーフィルタFILは、画素に対向する位置に各画素毎
に構成され、染め分けられている。すなわち、カラーフ
ィルタFILは、画素と同様に、隣接する２本の走査信号
線GLと隣接する２本の映像信号線DLとの交差領域内に構
成されている。各画素は、カラーフィルタFILの個々の
所定色フィルタ内において、複数に分割されている。 カラーフィルタFILは、次のように形成することがで
きる。まず、上部透明ガラス基板SUB2の表面に染色基材
を形成し、フォトリソグラフィ技術で赤色フィルタ形成
領域以外の染色基材を除去する。この後、染色基材を赤
色染料で染め、固着処理を施し、赤色フィルタＲを形成
する。次に、同様な工程を施すことによって、緑色フィ
ルタＧ、青色フィルタＢを順次形成する。 このように、カラーフィルタFILの各色フィルタを各
画素と対向する、交差領域内に形成することにより、カ
ラーフィルタFILの各色フィルタ間に、走査信号線GL、
映像信号線DLの夫々が存在するので、それらの存在に相
当する分、各画素とカラーフィルタFILの各色フィルタ
との位置合せ余裕寸法を確保する（位置合せマージンを
大きくする）ことができる。さらに、カラーフィルタFI
Lの各色フィルタを形成する際に、異色フィルタ間の位
置合せ余裕寸法を確保することができる。 すなわち、本参考例は、隣接する２本の走査信号線GL
と隣接する２本の映像信号線DLとの交差領域内に画素を
構成し、この画素を複数に分割し、この画素に対向する
位置にカラーフィルタFILの各色フィルタを形成するこ
とにより、前述の点欠陥を低減することができると共
に、各画素と各色フィルタとの位置合せ余裕寸法を確保
することができる。 保護膜PSV2は、前記カラーフィルタFILを異なる色に
染め分けた染料が液晶LCに漏れることを防止するために
設けられている。保護膜PSV2は、例えば、アクリル樹
脂，エポキシ樹脂等の透明樹脂材料で形成されている。 この液晶表示装置は、下部透明ガラス基板SUB1側、上
部透明ガラス基板SUB2側の夫々の層を別々に形成し、そ
の後、上下透明ガラス基板SUB1及びSUB2を重ね合せ、両
者間に液晶LCを封入することによって組み立てられる。 前記液晶表示部の各画素は、第３図に示すように、走
査信号線GLが延在する方向と同一列方向に複数配置さ
れ、画素列X1,X2,X3,X4,…の夫々を構成している。各画
素列X1,X2,X3,X4,…の夫々の画素は、薄膜トランジスタ
TFT1〜TFT3及び透明画素電極ITO1〜ITO3の配置位置を同
一に構成している。つまり、画素列X1,X3,…の夫々の画
素は、薄膜トランジスタTFT1〜TFT3の配置位置を左側、
透明画素電極ITO1〜ITO3の配置位置を右側に構成してい
る。画素列X1,X3,…の夫々の列方向の次段の画素列X2,X
4,…の夫々の画素は、画素列X1,X3,…の夫々の画素を前
記映像信号線DLに対して線対称で配置した画素で構成さ
れている。すなわち、画素列X2,X4,…の夫々の画素は、
薄膜トランジスタTFT1〜TFT3の配置位置を右側、透明画
素電極ITO1〜ITO3の配置位置を左側に構成している。そ
して、画素列X2,X4,…の夫々の画素は、画素列X1,X3,…
の夫々の画素に対し、行方向に半画素間隔移動させて
（ずらして）配置されている。つまり、画素列Ｘの各画
素間隔を1.0（1.0ピッチ）とすると、次段の画素列Ｘ
は、各画素間隔を1.0とし、前段の画素列Ｘに対して行
方向に0.5画素間隔（0.5ピッチ）ずれている。各画素間
を列方向に延在する映像信号線DLは、各画素列Ｘ間にお
いて、半画素間隔分（0.5ピッチ分）行方向に延在する
ように構成されている。 このように、液晶表示部において、薄膜トランジスタ
TFT及び透明画素電極ITOの配置位置が同一の画素を行方
向に複数配置して画素列Ｘを構成し、画素列Ｘの次段の
画素列Ｘを、前段の画素列Ｘの画素を映像信号線DLに対
して線対称で配置した画素で構成し、次段の画素列を前
段の画素列に対して半画素間隔移動させて構成すること
により、第７図（画素とカラーフィルタとを重ね合せた
状態における要部平面図）で示すように、前段の画素列
Ｘの所定色フィルタが形成された画素（例えば、画素列
X3の赤色フィルタＲが形成された画素）と次段の画素列
Ｘの同一色フィルタが形成された画素（例えば、画素列
X4の赤色フィルタＲが形成された画素）とを1.5画素間
隔（1.5ピッチ）離隔することができる。つまり、前段
の画素列Ｘの画素は、最っとも近傍の次段の画素列の同
一色フィルタが形成された画素と常時1.5画素間隔分離
隔するように構成されており、カラーフィルタFILはRGB
の三角形配置構造を構成できるようになっている。カラ
ーフィルタFILのRGBの三角形配置構造は、各色の混色を
良くすることができるので、カラー画像の解像度を向上
することができる。 また、映像信号線DLは、各画素列Ｘ間において、半画
素間隔分しか行方向に延在しないので、隣接する映像信
号線DLと交差しなくなる。したがって、映像信号線DLの
引き回しをなくしその占有面積を低減することができ、
又映像信号線DLの迂回をなくし多層配線構造を廃止する
ことができる。 この液晶表示部の構成を回路的に示すと、第９図（液
晶表示部の等価回路図）に示すようになる。第９図に示
す、XiG,Xi＋1G,…は、緑色フィルタＧが形成される画
素に接続された映像信号線DLである。XiB,Xi＋1B,…
は、青色フィルタＢが形成される画素に接続された映像
信号線DLである。Xi＋1R,Xi＋2R,…は、赤色フィルタＲ
が形成される画素に接続された映像信号線DLである。こ
れらの映像信号線DLは、映像信号駆動回路で選択され
る。Yiは前記第３図及び第７図に示す画素列X1を選択す
る走査信号線GLである。同様に、Yi＋1,Yi＋2,…の夫々
は、画素列X2,X3…，の夫々を選択する走査信号線GLで
ある。これらの走査信号線GLは、垂直走査回路に接続さ
れている。 前記第２図の中央部は一画素部分の断面を示している
が、左側は透明ガラス基板SUB1及びSUB2の左側縁部分で
外部引出配線の存在する部分の断面を示している。右側
は、透明ガラス基板SUB1及びSUB2の右側縁部分で外部引
出配線の存在しない部分の断面を示している。 第２図の左側、右側の夫々に示すシール材SLは、液晶
LCを封止するように構成されており、液晶封入口（図示
していない）を除く透明ガラス基板SUB1及びSUB2の縁周
囲全体に沿って形成されている。シール材SLは、例え
ば、エポキシ樹脂で形成されている。 前記上部透明ガラス基板SUB2側の共通透明画素電極IT
Oは、少なくとも一個所において、銀ペースト材SILによ
って、下部透明ガラス基板SUB1側に形成された外部引出
配線に接続されている。この外部引出配線は、前述した
ゲート電極GT、ソース電極SD1、ドレイン電極SD2の夫々
と同一製造工程で形成される。 前記配向膜ORI1及びORI2、透明画素電極ITO、共通透
明画素電極ITO、保護膜PSV1及びPSV2、絶縁膜GIの夫々
の層は、シール材SLの内側に形成される。偏光板POL
は、下部透明ガラス基板SUB1、上部透明ガラス基板SUB2
の夫々の外側の表面に形成されている。 （実施例） 本実施例は、参考例に示した前記液晶表示装置の液晶
表示部を黒むらを低減した、本発明の実施例である。 本発明の実施例である液晶表示装置の液晶表示部の一
画素を第８図（要部平面図）に示す。 本実施例の液晶表示装置は、第８図に示すように、液
晶表示部の各画素内のｉ型半導体層ASを薄膜トランジス
タTFT1〜TFT3毎に分割して構成されている。つまり、画
素の複数に分割された薄膜トランジスタTFT1〜TFT3の夫
々は、独立したｉ型半導体層ASの島領域で構成されてい
る。 このように構成される画素は、映像信号線DLの延在す
る列方向に、薄膜トランジスタTFT1〜TFT3の夫々を均等
に分散し配置することができるので、薄膜トランジスタ
TFT1〜TFT3の夫々に接続される透明画素電極ITO1〜ITO3
の夫々を方形状で構成することができる。方形状で構成
される透明画素電極ITO1〜ITO3の夫々は、画素内におい
て隣接する透明画素電極ITO間の列方向における離隔面
積を低減する（前記第１図に斜線で示した領域に相当す
る面積を低減する）ことができるので、面積（開口率）
を向上することができる。 また、第８図に符号Ａを付けて点線で囲んで示すよう
に、透明画素電極ITO1〜ITO3の夫々の形状を変化させる
場合は、走査信号線GL又は映像信号線DLに対して傾斜す
る角度を有する線（例えば、45度の角度の線）で変化さ
せる。つまり、透明画素電極ITO1〜ITO3の夫々は、走査
信号線GL又は映像信号線DLと平行な線或は直交する線で
形状を変化させた場合に比べて、透明画素電極ITO間の
離隔面積を低減することができるので、開口率を向上す
ることができる。 また、透明画素電極ITO1〜ITO3の夫々は、薄膜トラン
ジスタTFTと接続される辺と対向する反対側の辺におい
て、列方向の次段の走査信号線GLを重ね合わされてい
る。この重ね合せは、薄膜トランジスタTFT1〜TFT3のゲ
ート電極GTと同様に、そのゲート電極GTを選択する走査
信号線DL（画素を選択する走査信号線DL）と隣接する次
段の走査信号線DLをＴ字形状に分岐させて行われてい
る。分岐させた走査信号線GLは、薄膜トランジスタTFT
のゲート電極GTと同様に、第１導電膜（クロム膜）g1の
単層で構成されている。前記重ね合せは、透明画素電極
ITO1〜ITO3の夫々を一方の電極とし、次段の走査信号線
GLを容量電極線として用いてそれから分岐させた部分を
他方の電極とする保持容量素子（静電容量素子）Caddを
構成する。この保持容量素子Caddの誘電体膜は、薄膜ト
ランジスタTFTのゲート絶縁膜として使用される絶縁膜G
Iと同一層で構成されている。 前記保持容量素子Caddの他のレイアウトを第10図（他
の例の一画素を示す要部平面図）に示し、前記第８図及
び第10図に記載される画素の等価回路を第11図（等価回
路図）に示す。第10図に示す画素の保持容量素子Cadd
は、透明画素電極ITO1〜ITO3の夫々と容量電極線の分岐
させた部分（保持容量素子Caddの他方の電極）との重ね
合せ量を増加させ、保持容量を増加させている。基本的
には、第10図に示す保持容量素子Caddと前記第８図に示
す保持容量素子Caddとは同じである。第11図において、
前述と同様に、Cgsは薄膜トランジスタTFTのゲート電極
GT及びソース電極SD1で形成される重ね合せ容量であ
る。重ね合せ容量Cgsの誘電体膜は絶縁膜GIである。Cpi
xは透明画素電極ITO（PIX）及び共通透明画素電極ITO
（COM）で形成される液晶容量である。液晶容量Cpixの
誘電体膜は液晶LC、保護膜PSV1及び配向膜ORI1,2であ
る。Vlcは中点電位である。 前記保持容量素子Caddは、第11図に示すように、画素
を選択し分割された各液晶容量Cpixに充電後、薄膜トラ
ンジスタTFTがOFFした時に重ね合せ容量Cgsによって中
点電位Vlcが引き込まれる（低下する）ことを低減でき
るように構成されている。また、保持容量として放電時
間を長くする作用もある。この中点電位Vlcの引き込み
の低減は、映像信号線DLの駆動電圧の中間電位と透明画
素電極ITOに印加される電位（Vlcに相当する）の中間電
位との差を低減し、液晶LCに直流成分が印加されること
を低減することができる。液晶LCに印加される直流成分
の低減は、液晶LCの寿命を向上し、液晶表示画面の切り
替え時に前の画像が残る所謂焼き付きを低減することが
できる。 また、２本の走査信号線GLと２本の映像信号線DLとの
交差領域内に画素を有する液晶表示装置において、前記
２本の走査信号線GLのうちの一方の走査信号線GLで選択
される画素の薄膜トランジスタTFTを複数に分割し、こ
の分割された薄膜トランジスタTFT1〜TFT3の夫々に透明
画素電極ITOを複数に分割した夫々（ITO1〜ITO3）を接
続し、この分割された透明画素電極ITO1〜ITO3の夫々に
この画素電極ITOを一方の電極とし前記２本の走査信号
線DLのうちの他方の走査信号線DLを容量電極線として用
いて他方の電極とする保持容量素子Caddを構成すること
により、前述のように、画素の分割された一部分が点欠
陥なるだけで、画素の全体としては点欠陥でなくなるの
で、画素の点欠陥を低減することができると共に、前記
保持容量素子Caddで液晶LCに加わる直流成分を低減する
ことができるので、液晶LCの寿命を向上することができ
る。特に、画素を分割することにより、薄膜トランジス
タTFTのゲート電極GTとソース電極SD1又はドレイン電極
SD2との短絡に起因する点欠陥を低減することができる
と共に、透明画素電極ITO1〜ITO3の夫々と保持容量素子
Caddの他方の電極（容量電極線）との短絡に起因する点
欠陥を低減することができる。後者側の点欠陥は本実施
例の場合３分の１になる。この結果、前記画素の分割さ
れた一部の点欠陥は、画素の全体の面積に比べて小さい
ので、前記点欠陥を見にくくすることができる。 前記保持容量素子Caddの保持容量は、画素の書込特性
から、液晶容量Cpixに対して４〜８倍（４・Cpix＜Cadd
＜８・Cpix）、重ね合せ容量Cgsに対して８〜32倍（８
・Cgs＜Cadd＜32・Cgs）程度の値に設定する。 また、前記走査信号線GLを第１導電膜（クロム膜）g1
に第２導電膜（アルミニウム膜）g2を重ね合せた複合膜
で構成し、前記保持容量素子Caddの他方の電極つまり容
量電極線の分岐された部分を前記複合膜のうちの一層の
第１導電膜g1からなる単層膜で構成することにより、走
査信号線GLの抵抗値を低減し、書込特性を向上すること
ができると共に、保持容量素子Caddの他方の電極に基づ
く段差部に沿って確実に保持容量素子Caddの一方の電極
（透明画素電極ITO）を絶縁膜GI上に接着させることが
できるので、保持容量素子Caddの一方の電極の断線を低
減することができる。 また、保持容量素子Caddが他方の電極を単層の第１導
電膜g1で構成し、アルミニウム膜である第２導電膜g2を
構成しないことにより、アルミニウム膜のヒロックによ
る保持容量素子Caddの他方の電極と一方の電極との短絡
を防止することができる。 前記保持容量素子Caddを構成するために重ね合わされ
る透明画素電極ITO1〜ITO3の夫々と容量電極線の分岐さ
れた部分との間の一部には、前記ソース電極SD1と同様
に、分岐された部分の段差形状を乗り越える際に透明画
素電極ITOが断線しないように、第１導電膜d1及び第２
導電膜d2で構成された島領域が設けられている。この島
領域は、透明画素電極ITOの面積（開口率）を低下しな
いように、できる限り小さく構成する。 このように、前記保持容量素子Caddの一方の電極とそ
の誘電体膜として使用される絶縁膜GIとの間に、第１導
電膜d1とその上に形成された第１導電膜d1に比べて比抵
抗値が小さくかつサイズが小さい第２導電膜d2とで形成
された下地層を構成し、前記一方の電極（第３導電膜d
3）を前記下地層の第２導電膜d2から露出する第１導電
膜d1に接続することにより、保持容量素子Caddの他方の
電極に基づく段差部に沿って確実に保持容量素子Caddの
一方の電極を接着させることができるので、保持容量素
子Caddの一方の電極の断線を低減することができる。 前記画素の透明画素電極ITOに保持容量素子Caddを設
けた液晶表示装置の液晶表示部は、第13図（液晶表示部
を示す等価回路図）に示すように構成されている。液晶
表示部は、画素、走査信号線GL及び映像信号線DLを含む
単位基本パターンの繰返しで構成されている。容量電極
線として使用される最終段の走査信号線GL（又は初段の
走査信号線GL）は、第13図に示すように、共通透明画素
電極（Vcom）ITOに接続する。共通透明画素電極ITOは、
前記第２図に示すように、液晶表示装置の周縁部におい
て銀ペースト材SLによって外部引出配線に接続されてい
る。しかも、この外部引出配線の一部の導電層（g1及び
g2）は走査信号線GLと同一製造工程で構成されている。
この結果、最終段の走査信号線GL（容量電極線）は共通
透明画素電極ITOに簡単に接続することができる。 このように、容量電極線の最終段を前記画素の共通透
明画素電極（Vcom）ITOに接続することにより、最終段
の容量電極線は外部引出配線の一部の導電層と一体に構
成することができ、しかも共通透明画素電極ITOは前記
外部引出配線に接続されているので、簡単な構成で最終
段の容量電極線を共通透明画素電極ITOに接続すること
ができる。 また、本実施例においては最終段又は初段の最外側の
行の画素にも保持容量素子Caddを設けることが出来るの
で、最外側の行の画素の液晶に印加される直流電圧が低
減され、最外側の行から液晶の寿命が低下するのを防止
することが出来る。 また、液晶表示装置は、先に本願出願人によって出願
された特願昭62−95125号に記載される直流相殺方式（D
Cキャンセル方式）に基づき、第12図（タイムチャー
ト）に示すように、走査信号線DLの駆動電圧を制御する
ことによってさらに液晶LCに加わる直流成分を低減する
ことができる。第12図において、Viは走査信号線GLの駆
動電圧、Vi＋１は次段の走査信号線GLの駆動電圧であ
る。Veeは走査信号線GLに印加されるロウレベルの駆動
電圧Vd min、Vddは走査信号線GLに印加されるハイレベ
ルの駆動電圧Vd maxである。各時刻ｔ＝t1〜t4における
中点電位Vlc（第11図参照）の重ね合せ容量Cgsによる引
き込み電圧ΔV1〜ΔV4は次のようになる。 ｔ＝t1:ΔV1＝−（Cgs/C）・V2 ｔ＝t2:ΔV2＝＋（Cgs/C）・（V1＋V2）−（Cadd/C）・V2 ｔ＝t3:ΔV3＝−（Cgs/C）・V1＋（Cadd/C）・（V1＋V2） ｔ＝t4:ΔV4＝−（Cadd/C）・V1 ただし、画素の合計の容量:C＝Cgs＋Cpix＋Cadd ここで、走査信号線GLに印加される駆動電圧が充分で
あれば、液晶LCに加わる直流電圧は、 ΔV3＋ΔV4＝（Cadd・V2−Cgs・V1）/C となるので、Cadd・V2＝Cgs・V1＝０とすると、液晶LC
に加わる直流電圧は０になる。つまり、直流相殺方式
は、重ね合せ容量Cgsによる中点電位Vlcの引き込みによ
る低下分を、保持容量素子Cadd及び次段の走査信号線GL
（容量電極線）に印加される駆動電圧によって押し上
げ、液晶LCに加わる直流成分を極めて小さくすることが
できる。この結果、液晶表示装置は液晶LCの寿命を向上
することができる。 この直流相殺方式は、第14図（液晶表示部を示す等価
回路図）で示すように、初段の走査信号線GL（又は容量
電極線）を最終段の容量電極線（又は走査信号線GL）に
接続することによって採用することができる。第14図に
は便宜上４本の走査信号線GLしか記載されていないが、
実際には数百程度の走査信号線GLが配置されている。初
段の走査信号線GLと最終段の容量電極線との接続は、液
晶表示部内の内部配線或は外部引出配線によって行う。 このように、液晶表示装置は、初段の走査信号線GLを
最終段の容量電極線に接続することにより、走査信号線
GL及び容量電極線の全べてを垂直走査回路に接続するこ
とができるので、直流相殺方式（DCキャンセル方式）を
採用することができる。この結果、液晶LCに加わる直流
成分を低減することができるので、液晶LCの寿命を向上
することができる。 以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。 例えば、本発明は、液晶表示装置の液晶表示部の各画
素を２分割或は４分割にすることができる。ただし、画
素の分割数があまり多くなると、開口率が低下するの
で、上述のように、２〜４分割程度が妥当である。 〔発明の効果〕 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。 液晶表示装置の液晶表示部の黒むらを低減することが
できる。 また、最終段又は初段の最外側の行の画素にも保持容
量素子を設けることが出来るので、最外側の行の画素の
液晶に印加される直流電圧が低減され、最外側の行から
液晶の寿命が低下するのを防止することが出来る。
【図面の簡単な説明】
第１図は、本発明の参考例であるアクティブ・マトリッ
クス方式のカラー液晶表示装置の液晶表示部の一画素を
示す要部平面図、 第２図は、前記第１図のII−II切断線で切った断面図、 第３図は、前記第１図に示す画素を複数配置した液晶表
示部の要部平面図、 第４図乃至第６図は、前記第１図に示す画素の所定の製
造工程における要部平面図、 第７図は、前記第３図に示す画素とカラーフィルタとを
重ね合せた状態における要部平面図、 第８図は、本発明の実施例であるアクティブ・マトリッ
クス方式のカラー液晶表示装置の液晶表示部の一画素を
示す要部平面図、 第９図は、本発明の参考例のアクティブ・マトリックス
方式のカラー液晶表示装置の液晶表示部を示す等価回路
図、 第10図は、前記第８図に示す画素と異なるレイアウトの
一画素を示す要部平面図、 第11図は、前記第８図、第10図の夫々に記載される画素
の等価回路図、 第12図は、直流相殺方式による走査信号線の駆動電圧を
示すタイムチャート、 第13図、第14図の夫々は、本発明の実施例であるアクテ
ィブ・マトリックス方式のカラー液晶表示装置の液晶表
示部を示す等価回路図である。 図中、SUB……透明ガラス基板、GL……走査信号線、DL
……映像信号線、GI……絶縁膜、GT……ゲート電極、AS
……ｉ型半導体層、SD……ソース電極又はドレイン電
極、PSV……保護膜、LS……遮光膜、LC……液晶、TFT…
…薄膜トランジスタ、ITO（COM）……透明画素電極、g,
d……導電膜、Cadd……保持容量素子、Cgs……重ね合せ
容量、Cpix……液晶容量である。
クス方式のカラー液晶表示装置の液晶表示部の一画素を
示す要部平面図、 第２図は、前記第１図のII−II切断線で切った断面図、 第３図は、前記第１図に示す画素を複数配置した液晶表
示部の要部平面図、 第４図乃至第６図は、前記第１図に示す画素の所定の製
造工程における要部平面図、 第７図は、前記第３図に示す画素とカラーフィルタとを
重ね合せた状態における要部平面図、 第８図は、本発明の実施例であるアクティブ・マトリッ
クス方式のカラー液晶表示装置の液晶表示部の一画素を
示す要部平面図、 第９図は、本発明の参考例のアクティブ・マトリックス
方式のカラー液晶表示装置の液晶表示部を示す等価回路
図、 第10図は、前記第８図に示す画素と異なるレイアウトの
一画素を示す要部平面図、 第11図は、前記第８図、第10図の夫々に記載される画素
の等価回路図、 第12図は、直流相殺方式による走査信号線の駆動電圧を
示すタイムチャート、 第13図、第14図の夫々は、本発明の実施例であるアクテ
ィブ・マトリックス方式のカラー液晶表示装置の液晶表
示部を示す等価回路図である。 図中、SUB……透明ガラス基板、GL……走査信号線、DL
……映像信号線、GI……絶縁膜、GT……ゲート電極、AS
……ｉ型半導体層、SD……ソース電極又はドレイン電
極、PSV……保護膜、LS……遮光膜、LC……液晶、TFT…
…薄膜トランジスタ、ITO（COM）……透明画素電極、g,
d……導電膜、Cadd……保持容量素子、Cgs……重ね合せ
容量、Cpix……液晶容量である。
Claims (1)
- (57)【特許請求の範囲】 １．基板上に列方向に複数本配置される走査信号線と行
方向に複数本配置される映像信号線とのそれぞれの交差
領域に薄膜トランジスタ及び画素電極で構成される画素
を複数有する液晶表示装置であって、 各画素の薄膜トランジスタは前記複数の中の一つの走査
信号線及び一つの映像信号線に接続され、前記一つの走
査信号線に選択電圧を与えることにより、前記一つの映
像信号線の信号電圧を前記薄膜トランジスタを介して対
応する画素電極に供給し、前記一つの走査信号線に対応
する画素電極と、該画素電極を挟んで前記一つの走査信
号線と反対側で、該画素電極に隣接する走査信号線との
間に容量素子を設け、 最外側の行で、かつ画素電極を挟んで該画素電極に信号
電圧を供給する薄膜トランジスタに接続される走査信号
線と反対側に該画素電極に隣接する走査信号線の存在し
ない行の、各画素電極の外側に隣接して、容量電極線を
設け、前記最外側の各画素電極と前記容量電極線の間に
それぞれ容量素子を設け、前記容量電極線に、前記画素
電極に対向する電極に印加される電圧と同等の電圧を供
給することを特徴とする液晶表示装置。 ２．前記容量電極線以外の走査信号線は、前記走査信号
線を駆動する垂直走査回路に接続されていることを特徴
とする特許請求の範囲第１項に記載の液晶表示装置。
Priority Applications (12)
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| JP24236387A JP2682827B2 (ja) | 1987-09-25 | 1987-09-25 | 液晶表示装置 |
| US07/910,455 US5331447A (en) | 1987-06-10 | 1992-07-08 | TFT active matrix liquid crystal display devices with plural TFTs in parallel per pixel |
| US08/277,434 US5528396A (en) | 1987-06-10 | 1994-07-18 | TFT active matrix liquid crystal display devices with a holding capacitance between the pixel electrode and a scanning signal line |
| US08/457,577 US5532850A (en) | 1987-06-10 | 1995-06-01 | TFT active matrix liquid crystal display with gate lines having two layers, the gate electrode connected to the wider layer only |
| US08/610,148 US5708484A (en) | 1987-06-10 | 1996-02-29 | TFT active matrix liquid crystal display devices with two layer gate lines, the first being the same level and material as gate electrodes |
| US08/924,737 US5838399A (en) | 1987-06-10 | 1997-09-05 | TFT active matrix liquid crystal display devices with two layer gate lines, the first being the same level as gate electrodes. |
| US09/192,313 US6184963B1 (en) | 1987-06-10 | 1998-11-16 | TFT active matrix LCD devices employing two superposed conductive films having different dimensions for the scanning signal lines |
| US09/749,385 US6384879B2 (en) | 1987-06-10 | 2000-12-28 | Liquid crystal display device including thin film transistors having gate electrodes completely covering the semiconductor |
| US10/084,475 US6839098B2 (en) | 1987-06-10 | 2002-02-28 | TFT active matrix liquid crystal display devices |
| US10/986,854 US6992744B2 (en) | 1987-06-10 | 2004-11-15 | TFT active matrix liquid crystal display devices |
| US11/244,079 US7196762B2 (en) | 1987-06-10 | 2005-10-06 | TFT active matrix liquid crystal display devices |
| US11/496,541 US7450210B2 (en) | 1987-06-10 | 2006-08-01 | TFT active matrix liquid crystal display devices |
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|---|---|---|---|---|
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| DE69108062T2 (de) * | 1990-01-17 | 1995-07-20 | Toshiba Kawasaki Kk | Flüssigkristall-Anzeigevorrichtung mit aktiver Matrix. |
| JP2514731B2 (ja) * | 1990-02-05 | 1996-07-10 | シャープ株式会社 | アクティブマトリクス表示装置 |
| JP3883641B2 (ja) | 1997-03-27 | 2007-02-21 | 株式会社半導体エネルギー研究所 | コンタクト構造およびアクティブマトリクス型表示装置 |
-
1987
- 1987-09-25 JP JP24236387A patent/JP2682827B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
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| JPH01169430A (ja) | 1989-07-04 |
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