JP2620241B2 - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JP2620241B2 JP2620241B2 JP62144915A JP14491587A JP2620241B2 JP 2620241 B2 JP2620241 B2 JP 2620241B2 JP 62144915 A JP62144915 A JP 62144915A JP 14491587 A JP14491587 A JP 14491587A JP 2620241 B2 JP2620241 B2 JP 2620241B2
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、液晶表示装置、特に、薄膜トランジスタ及
び画素電極で画素を構成するアクティブ・マトリックス
方式の液晶表示装置に適用して有効な技術に関するもの
である。
び画素電極で画素を構成するアクティブ・マトリックス
方式の液晶表示装置に適用して有効な技術に関するもの
である。
アクティブ・マトリックス方式の液晶表示装置は、マ
トリックス状に複数の画素が配置された液晶表示部を有
している。液晶表示部の各画素は、隣接する２本の走査
信号線（ゲート信号線）と隣接する２本の映像信号線
（ドレイン信号線）との交差領域内に配置されている。
走査信号線は、列方向（水平方向）に延在し、行方向に
複数本配置されている。映像信号線は、走査信号線と交
差する行方向（垂直方向）に延在し、列方向に複数本配
置されている。
トリックス状に複数の画素が配置された液晶表示部を有
している。液晶表示部の各画素は、隣接する２本の走査
信号線（ゲート信号線）と隣接する２本の映像信号線
（ドレイン信号線）との交差領域内に配置されている。
走査信号線は、列方向（水平方向）に延在し、行方向に
複数本配置されている。映像信号線は、走査信号線と交
差する行方向（垂直方向）に延在し、列方向に複数本配
置されている。
前記画素は、主に、液晶、この液晶を介在させて配置
された透明画素電極及び共通透明画素電極、薄膜トラン
ジスタ（TFT）で構成されている。透明画素電極、薄膜
トランジタの夫々は、画素毎に設けられている。透明画
素電極は、薄膜トランジスタのソース電極に接続されて
いる。薄膜トランジスタのドレイン電極は前記映像信号
線に接続され、ゲート電極は前記走査信号線に接続され
ている。
された透明画素電極及び共通透明画素電極、薄膜トラン
ジスタ（TFT）で構成されている。透明画素電極、薄膜
トランジタの夫々は、画素毎に設けられている。透明画
素電極は、薄膜トランジスタのソース電極に接続されて
いる。薄膜トランジスタのドレイン電極は前記映像信号
線に接続され、ゲート電極は前記走査信号線に接続され
ている。
なお、液晶表示装置については、例えば、日経マグロ
ウヒル社発行、日経エレクトロニクス、1986年12月15日
号,pp.193〜200に記載されている。
ウヒル社発行、日経エレクトロニクス、1986年12月15日
号,pp.193〜200に記載されている。
また、本願を審査請求するに当り、先行技術調査を行
った結果、先行技術に特開昭61−134785号（先行技術
１）及び特開昭62−65468（先行記述２）があることが
分かった。いずれの先行技術も「走査信号線を２層の金
属層で形成する点」の開示はあるものの、先行技術１に
は本願発明の「走査信号線を２層の金属層で形成しかつ
ゲート電極を単層の金属層で形成する点」の開示はな
く、また先行技術２は「走査信号線は、映像信号線と交
差する部分において、単層の金属層で構成する点」で本
願発明と異なる。
った結果、先行技術に特開昭61−134785号（先行技術
１）及び特開昭62−65468（先行記述２）があることが
分かった。いずれの先行技術も「走査信号線を２層の金
属層で形成する点」の開示はあるものの、先行技術１に
は本願発明の「走査信号線を２層の金属層で形成しかつ
ゲート電極を単層の金属層で形成する点」の開示はな
く、また先行技術２は「走査信号線は、映像信号線と交
差する部分において、単層の金属層で構成する点」で本
願発明と異なる。
前述の液晶表示装置は、液晶表示部の大型化にともな
い、画素サイズが大きくなる傾向にある。例えば、従
来、液晶表示部の画素サイズは、0.2×0.2［mm2］であ
ったが、本発明者は、0.32×0.32［mm2］の画素サイズ
の液晶表示装置を開発している。
い、画素サイズが大きくなる傾向にある。例えば、従
来、液晶表示部の画素サイズは、0.2×0.2［mm2］であ
ったが、本発明者は、0.32×0.32［mm2］の画素サイズ
の液晶表示装置を開発している。
前記画素を構成する薄膜トランジスタは、ゲート電極
の上部にゲート絶縁膜を介在させてｉ型半導体層を構成
し、このｉ型半導体層の上部にソース電極及びドレイン
電極を構成している。ｉ型半導体層は、薄膜トランジス
タのチャネル形成領域として使用される。前記画素電極
は、前記薄膜トランジスタのソース電極の上層に形成さ
れ、前記ソース電極に接続されている。画素電極は、ｉ
型半導体層の膜厚及びソース電極の膜厚に相当する分の
段差形状を乗り越えている。
の上部にゲート絶縁膜を介在させてｉ型半導体層を構成
し、このｉ型半導体層の上部にソース電極及びドレイン
電極を構成している。ｉ型半導体層は、薄膜トランジス
タのチャネル形成領域として使用される。前記画素電極
は、前記薄膜トランジスタのソース電極の上層に形成さ
れ、前記ソース電極に接続されている。画素電極は、ｉ
型半導体層の膜厚及びソース電極の膜厚に相当する分の
段差形状を乗り越えている。
しかしながら、前記画素電極が段差形状を乗り越える
ことができず、画素電極とソース電極との接続不良を生
じるので、接続不良が生じた画素が不良となる所謂点欠
陥を生じる。本発明者は、各画素サイズが大きくなるに
つれて、このような液晶表示装置の点欠陥（画素の損
失）が目立ち易いという問題点を見出した。
ことができず、画素電極とソース電極との接続不良を生
じるので、接続不良が生じた画素が不良となる所謂点欠
陥を生じる。本発明者は、各画素サイズが大きくなるに
つれて、このような液晶表示装置の点欠陥（画素の損
失）が目立ち易いという問題点を見出した。
本発明の目的は、液晶表示装置において、液晶表示部
の画素が不良となる点欠陥を低減することが可能な技術
を提供することにある。
の画素が不良となる点欠陥を低減することが可能な技術
を提供することにある。
本発明の他の目的は、液晶表示装置において、薄膜ト
ランジスタと画素電極との接続不良を低減することが可
能な技術を提供することにある。
ランジスタと画素電極との接続不良を低減することが可
能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記の通りである。
概要を簡単に説明すれば、下記の通りである。
すなわち、絶縁基板上に隣接する２本の走査信号線と
隣接する２本の映像信号線との交差領域内に、薄膜トラ
ンジスタ及び画素電極で構成された画素を有する液晶表
示装置において、 前記薄膜トランジスタは、対応する走査信号線に電気
的に接続されるゲート電極と、該デート電極上に設けら
れたゲート絶縁膜と、該ゲート絶縁膜上に設けられた半
導体層と、該半導体層上に設けられたソース電極及びド
レイン電極とからなり、 前記ソース電極及びドレイン電極の一方は対応する画
素電極に接続され、他方は対応する映像信号線に電気的
に接続され、 隣接する２本の走査信号線の一方の走査信号線に対応
する画素電極に電気的に接続される一方の電極と、前記
一方の電極に重なり、かつ前記隣接する２本の走査信号
線の他方の走査信号線に電気的に接続される他方の電極
と、前記一方の電極と前記他方の電極間に設けられる誘
電体膜とで保持容量素子を構成し、 前記走査信号線はアルミニウムと異なる金属からなる
第１導電膜とアルミニウムからなる第２導電膜の積層膜
からなり、 前記薄膜トランジスタのゲート電極および前記保持容
量素子の他方の電極は前記走査信号線の第１導電膜と一
体に形成され、 前記走査信号線の第２導電膜は前記薄膜トランジスタ
のゲート電極および保持容量素子の他方の電極が形成さ
れ領域には存在しないことを特徴とするものである。
隣接する２本の映像信号線との交差領域内に、薄膜トラ
ンジスタ及び画素電極で構成された画素を有する液晶表
示装置において、 前記薄膜トランジスタは、対応する走査信号線に電気
的に接続されるゲート電極と、該デート電極上に設けら
れたゲート絶縁膜と、該ゲート絶縁膜上に設けられた半
導体層と、該半導体層上に設けられたソース電極及びド
レイン電極とからなり、 前記ソース電極及びドレイン電極の一方は対応する画
素電極に接続され、他方は対応する映像信号線に電気的
に接続され、 隣接する２本の走査信号線の一方の走査信号線に対応
する画素電極に電気的に接続される一方の電極と、前記
一方の電極に重なり、かつ前記隣接する２本の走査信号
線の他方の走査信号線に電気的に接続される他方の電極
と、前記一方の電極と前記他方の電極間に設けられる誘
電体膜とで保持容量素子を構成し、 前記走査信号線はアルミニウムと異なる金属からなる
第１導電膜とアルミニウムからなる第２導電膜の積層膜
からなり、 前記薄膜トランジスタのゲート電極および前記保持容
量素子の他方の電極は前記走査信号線の第１導電膜と一
体に形成され、 前記走査信号線の第２導電膜は前記薄膜トランジスタ
のゲート電極および保持容量素子の他方の電極が形成さ
れ領域には存在しないことを特徴とするものである。
上述した手段によれば、前記薄膜トランジスタのソー
ス電極の第１導電膜と画素電極とを確実に接続すること
ができるので、点欠陥を低減することができる。
ス電極の第１導電膜と画素電極とを確実に接続すること
ができるので、点欠陥を低減することができる。
以下、本発明の構成について、アクティブ・マトリッ
クス方式のカラー液晶表示装置に本発明を適用した一実
施例とともに説明する。
クス方式のカラー液晶表示装置に本発明を適用した一実
施例とともに説明する。
なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
（参考例） 本願発明が適用される液晶表示装置の全体を把握する
ために、まず、実施例に先立って、該液晶表示装置の全
体構成の一例を詳細に説明する。
ために、まず、実施例に先立って、該液晶表示装置の全
体構成の一例を詳細に説明する。
本発明の参考例であるアクティブ・マトリックス方式
のカラー液晶表示装置の液晶表示部の一画素を第１図
（要部平面図）で示し、第１図のII−II切断線で切った
断面を第２図で示す。また、第３図（要部平面図）に
は、第１図に示す画素を複数配置した液晶表示部の要部
を示す。
のカラー液晶表示装置の液晶表示部の一画素を第１図
（要部平面図）で示し、第１図のII−II切断線で切った
断面を第２図で示す。また、第３図（要部平面図）に
は、第１図に示す画素を複数配置した液晶表示部の要部
を示す。
第１図乃至第３図に示すように、液晶表示装置は、下
部透明ガラス基板SUB1の内側（液晶側）の表面上に、薄
膜トランジスタTFT及び透明画素電極ITOを有する画素が
構成されている。下部透明ガラス基板SUB1は、例えば、
1.1［mm］程度の厚さで構成されている。
部透明ガラス基板SUB1の内側（液晶側）の表面上に、薄
膜トランジスタTFT及び透明画素電極ITOを有する画素が
構成されている。下部透明ガラス基板SUB1は、例えば、
1.1［mm］程度の厚さで構成されている。
各画素は、隣接する２本の走査信号線（ゲート信号線
又は水平信号線）GLと、隣接する２本の映像信号線（ド
レイン信号線又は垂直信号線）DLとの交差領域内（４本
の信号線で囲まれた領域内）に配置されている。走査信
号線GLは、第１図及び第３図に示すように、列方向に延
在し、行方向に複数本配置されている。映像信号線DL
は、行方向に延在し、列方向に複数本配置されている。
又は水平信号線）GLと、隣接する２本の映像信号線（ド
レイン信号線又は垂直信号線）DLとの交差領域内（４本
の信号線で囲まれた領域内）に配置されている。走査信
号線GLは、第１図及び第３図に示すように、列方向に延
在し、行方向に複数本配置されている。映像信号線DL
は、行方向に延在し、列方向に複数本配置されている。
各画素の薄膜トランジスタTFTは、画素内において３
つ（複数）に分割され、薄膜トランジスタ（分割薄膜ト
ランジスタ）TFT1、TFT2及びTFT3で構成されている。薄
膜トランジスタTFT1〜TFT3の夫々は、実質的に同一サイ
ズで構成されている。この分割された薄膜トランジスタ
TFT1〜TFT3の夫々は、主に、ゲート電極GT、絶縁膜GI、
ｉ型半導体層AS、一対のソース電極SD1及びドレイン電
極SD2で構成されている。
つ（複数）に分割され、薄膜トランジスタ（分割薄膜ト
ランジスタ）TFT1、TFT2及びTFT3で構成されている。薄
膜トランジスタTFT1〜TFT3の夫々は、実質的に同一サイ
ズで構成されている。この分割された薄膜トランジスタ
TFT1〜TFT3の夫々は、主に、ゲート電極GT、絶縁膜GI、
ｉ型半導体層AS、一対のソース電極SD1及びドレイン電
極SD2で構成されている。
前記ゲート電極GTは、第４図（所定の製造工程におけ
る要部平面図）に詳細に示すように、走査信号線GLから
行方向（第１図及び第４図において下方向）に突出する
ように構成されている。つまり、ゲート電極GTは、映像
信号線DLと実質的に平行に延在するように構成されてい
る。ゲート電極GTは、薄膜トランジスタTFT1〜TFT3の夫
々の形成領域まで突出するように構成されている。薄膜
トランジスタTFT1〜TFT3の夫々のゲート電極GTは、一体
に（共通電極として）構成されており、同一の走査信号
線GLに接続されている。ゲート電極GTは、薄膜トランジ
スタTFTの形成領域において段差形状をなるべく成長さ
せないように、単層の第１導電膜g1で構成する。第１導
電膜g1は、例えばスパッタで形成されたクロム（Cr）膜
を用い、1000［Å］程度の膜厚で形成する。
る要部平面図）に詳細に示すように、走査信号線GLから
行方向（第１図及び第４図において下方向）に突出する
ように構成されている。つまり、ゲート電極GTは、映像
信号線DLと実質的に平行に延在するように構成されてい
る。ゲート電極GTは、薄膜トランジスタTFT1〜TFT3の夫
々の形成領域まで突出するように構成されている。薄膜
トランジスタTFT1〜TFT3の夫々のゲート電極GTは、一体
に（共通電極として）構成されており、同一の走査信号
線GLに接続されている。ゲート電極GTは、薄膜トランジ
スタTFTの形成領域において段差形状をなるべく成長さ
せないように、単層の第１導電膜g1で構成する。第１導
電膜g1は、例えばスパッタで形成されたクロム（Cr）膜
を用い、1000［Å］程度の膜厚で形成する。
前記走査信号線GLは、第１導電膜g1及びその上部に設
けられた第２導電膜g2からなる複合膜で構成されてい
る。この走査信号線GLの第１導電膜g1は、前記ゲート電
極GTの第１導電膜g1と同一製造工程で形成され、かつ一
体に構成されている。第２導電膜g2は、例えば、スパッ
タで形成されたアルミニウム（Al）膜を用い、2000〜40
00［Å］程度の膜厚で形成する。第２導電膜g2は、走査
信号線GLの抵抗値を低減し、信号伝達速度（画素の選択
速度）の高速化を図ることができるように構成されてい
る。
けられた第２導電膜g2からなる複合膜で構成されてい
る。この走査信号線GLの第１導電膜g1は、前記ゲート電
極GTの第１導電膜g1と同一製造工程で形成され、かつ一
体に構成されている。第２導電膜g2は、例えば、スパッ
タで形成されたアルミニウム（Al）膜を用い、2000〜40
00［Å］程度の膜厚で形成する。第２導電膜g2は、走査
信号線GLの抵抗値を低減し、信号伝達速度（画素の選択
速度）の高速化を図ることができるように構成されてい
る。
また、走査信号線GLは、第１導電膜g1の幅寸法に比べ
て第２導電膜g2の幅寸法を小さく構成している。すなわ
ち、走査信号線GLは、その側壁の段差形状を緩和するこ
とができるので、その上層の絶縁膜GIの表面を平坦化で
きるように構成されている。
て第２導電膜g2の幅寸法を小さく構成している。すなわ
ち、走査信号線GLは、その側壁の段差形状を緩和するこ
とができるので、その上層の絶縁膜GIの表面を平坦化で
きるように構成されている。
絶縁膜GIは、薄膜トランジスタTFT1〜TFT3の夫々のゲ
ート絶縁膜として使用される。絶縁膜GIは、ゲート電極
GT及び走査信号線GLの上層に形成されている。絶縁膜GI
は、例えば、プラズマCVDで形成された窒化珪素膜を用
い、3000［Å］程度の膜厚で形成する。前述のように、
絶縁膜GIの表面は、薄膜トランジスタTFT1〜TFT3の夫々
の形成領域、及び走査信号線GL形成領域において平坦化
されている。
ート絶縁膜として使用される。絶縁膜GIは、ゲート電極
GT及び走査信号線GLの上層に形成されている。絶縁膜GI
は、例えば、プラズマCVDで形成された窒化珪素膜を用
い、3000［Å］程度の膜厚で形成する。前述のように、
絶縁膜GIの表面は、薄膜トランジスタTFT1〜TFT3の夫々
の形成領域、及び走査信号線GL形成領域において平坦化
されている。
ｉ型半導体層ASは、第５図（所定の製造工程における
要部平面図）で詳細に示すように、複数に分割された薄
膜トランジスタTFT1〜TFT3の夫々のチャネル形成領域と
して使用される。複数に分割された薄膜トランジスタTF
T1〜TFT3の夫々のｉ型半導体層ASは、画素内において一
体に構成されている。すなわち、画素の分割された複数
の薄膜トランジスタTFT1〜TFT3の夫々は、１つの（共通
の）ｉ型半導体層ASの島領域で構成されている。ｉ型半
導体層ASは、アモーファスシリコン膜又は多結晶シリコ
ン膜で形成し、200〜3000［Å］程度の膜厚で形成す
る。
要部平面図）で詳細に示すように、複数に分割された薄
膜トランジスタTFT1〜TFT3の夫々のチャネル形成領域と
して使用される。複数に分割された薄膜トランジスタTF
T1〜TFT3の夫々のｉ型半導体層ASは、画素内において一
体に構成されている。すなわち、画素の分割された複数
の薄膜トランジスタTFT1〜TFT3の夫々は、１つの（共通
の）ｉ型半導体層ASの島領域で構成されている。ｉ型半
導体層ASは、アモーファスシリコン膜又は多結晶シリコ
ン膜で形成し、200〜3000［Å］程度の膜厚で形成す
る。
このように、画素の複数に分割された薄膜トランジス
タTFT1〜TFT3の夫々のｉ型半導体層ASを一体に構成する
ことにより、薄膜トランジスタTFT1〜TFT3の夫々に共通
のドレイン電極SD2がｉ型半導体層AS（実際には、第１
導電膜g1の膜厚とｉ型半導体層ASの膜厚とを加算した膜
厚に相当する段差）をドレイン電極SD2側からｉ型半導
体層AS側に向って一度乗り越えるだけなので、異物の混
入や断線に起因する点欠陥の発生する確率を低減するこ
とができる。つまり、ドレイ電極SD2がｉ型半導体層AS
の段差を乗り越える際に、画素内に発生する点欠陥が３
分の１に低減できる。
タTFT1〜TFT3の夫々のｉ型半導体層ASを一体に構成する
ことにより、薄膜トランジスタTFT1〜TFT3の夫々に共通
のドレイン電極SD2がｉ型半導体層AS（実際には、第１
導電膜g1の膜厚とｉ型半導体層ASの膜厚とを加算した膜
厚に相当する段差）をドレイン電極SD2側からｉ型半導
体層AS側に向って一度乗り越えるだけなので、異物の混
入や断線に起因する点欠陥の発生する確率を低減するこ
とができる。つまり、ドレイ電極SD2がｉ型半導体層AS
の段差を乗り越える際に、画素内に発生する点欠陥が３
分の１に低減できる。
また、本参考例のレイアウトと異なるが、ｉ型半導体
層ASを映像信号線DLが直接乗り越え、この乗り越えた部
分の映像信号線DLをドレイン電極SD2として構成する場
合、映像信号線DL（ドレイン電極SD2）がｉ型半導体層A
Sを乗り越える際の断線に起因する線欠陥の発生する確
率を低減することができる。つまり、画素の複数に分割
された薄膜トランジスタTFT1〜TFT3の夫々のｉ型半導体
層ASを一体に構成することにより、映像信号線DL（ドレ
イン電極SD2）がｉ型半導体層ASを１度だけしか乗り越
えないためである（実際には、乗り始めと乗り終わりの
２度である）。
層ASを映像信号線DLが直接乗り越え、この乗り越えた部
分の映像信号線DLをドレイン電極SD2として構成する場
合、映像信号線DL（ドレイン電極SD2）がｉ型半導体層A
Sを乗り越える際の断線に起因する線欠陥の発生する確
率を低減することができる。つまり、画素の複数に分割
された薄膜トランジスタTFT1〜TFT3の夫々のｉ型半導体
層ASを一体に構成することにより、映像信号線DL（ドレ
イン電極SD2）がｉ型半導体層ASを１度だけしか乗り越
えないためである（実際には、乗り始めと乗り終わりの
２度である）。
前記ｉ型半導体層ASは、第１図及び第５図に詳細に示
すように、走査信号線GLと映像信号線DLとの交差部（ク
ロスオーバ部）の両者間まで延在させて設けられてい
る。この延在させたｉ型半導体層ASは、交差部における
走査信号線GLと映像信号線DLとの短絡を低減するように
構成されている。
すように、走査信号線GLと映像信号線DLとの交差部（ク
ロスオーバ部）の両者間まで延在させて設けられてい
る。この延在させたｉ型半導体層ASは、交差部における
走査信号線GLと映像信号線DLとの短絡を低減するように
構成されている。
画素の複数に分割された薄膜トランジスタTFT1〜TFT3
の夫々のソース電極SD1とドレイン電極SD2とは、第１
図、第２図及び第６図（所定の製造工程における要部平
面図）で詳細に示すように、ｉ型半導体層AS上に夫々離
隔して設けられている。ソース電極SD1、ドレイン電極S
D2の夫々は、回路のバイアス極性が変ると、動作上、ソ
ースとドレインが入れ替わるように構成されている。つ
まり、薄膜トランジスタTFTは、FETと同様に双方向性で
ある。
の夫々のソース電極SD1とドレイン電極SD2とは、第１
図、第２図及び第６図（所定の製造工程における要部平
面図）で詳細に示すように、ｉ型半導体層AS上に夫々離
隔して設けられている。ソース電極SD1、ドレイン電極S
D2の夫々は、回路のバイアス極性が変ると、動作上、ソ
ースとドレインが入れ替わるように構成されている。つ
まり、薄膜トランジスタTFTは、FETと同様に双方向性で
ある。
ソース電極SD1、ドレイン電極SD2の夫々は、ｉ型半導
体層ASに接触する下層側から、第１導電膜d1、第２導電
膜d2、第３導電膜d3を順次重ね合せて構成されている。
ソース電極SD1の第１導電膜d1、第２導電膜d2及び第３
導電膜d3は、ドレイン電極SD2のそれと同一製造工程で
形成される。
体層ASに接触する下層側から、第１導電膜d1、第２導電
膜d2、第３導電膜d3を順次重ね合せて構成されている。
ソース電極SD1の第１導電膜d1、第２導電膜d2及び第３
導電膜d3は、ドレイン電極SD2のそれと同一製造工程で
形成される。
第１導電膜d1は、スパッタ形成したクロム膜を用い、
500〜1000［Å］の膜厚（本参考例では、600［Å］程度
の膜厚）で形成する。クロム膜は、膜厚を厚く形成する
とストレスが大きくなるので、2000［Å］程度の膜厚を
越えない範囲で形成する。クロム膜は、ｉ型半導体層AS
との接触が良好である。クロム膜は、後述する第２導電
膜d2のアルミニウムがｉ型半導体層ASに拡散することを
防止する、所謂バリア層を構成する。第１導電膜d1とし
ては、クロム膜の他に、高融点金属（Mo,Ti,Ta,W）膜、
高融点金属シリサイド（MoSi2,TiSi2,TaSi2,WSi2）膜で
形成してもよい。
500〜1000［Å］の膜厚（本参考例では、600［Å］程度
の膜厚）で形成する。クロム膜は、膜厚を厚く形成する
とストレスが大きくなるので、2000［Å］程度の膜厚を
越えない範囲で形成する。クロム膜は、ｉ型半導体層AS
との接触が良好である。クロム膜は、後述する第２導電
膜d2のアルミニウムがｉ型半導体層ASに拡散することを
防止する、所謂バリア層を構成する。第１導電膜d1とし
ては、クロム膜の他に、高融点金属（Mo,Ti,Ta,W）膜、
高融点金属シリサイド（MoSi2,TiSi2,TaSi2,WSi2）膜で
形成してもよい。
第２導電膜d2は、スパッタで形成したアルミニウム膜
を用い、3000〜4000［Å］の膜厚（本参考例では、3000
［Å］程度の膜厚）で形成する。アルミニウム膜は、ク
ロム膜に比べてストレスが小さく、厚い膜厚に形成する
ことが可能で、ソース電極SD1、ドレイン電極SD2及び映
像信号線DLの抵抗値を低減するように構成されている。
つまり、第２導電膜d2は、薄膜トランジスタTFTの動作
速度の高速化、及び映像信号線DLの信号伝達速度の高速
化を図ることができるように構成されている。第２導電
膜d2としては、アルミニウム膜の他に、シリコン（Si）
や銅（Cu）を添加物として含有させたアルミニウム膜で
形成してもよい。
を用い、3000〜4000［Å］の膜厚（本参考例では、3000
［Å］程度の膜厚）で形成する。アルミニウム膜は、ク
ロム膜に比べてストレスが小さく、厚い膜厚に形成する
ことが可能で、ソース電極SD1、ドレイン電極SD2及び映
像信号線DLの抵抗値を低減するように構成されている。
つまり、第２導電膜d2は、薄膜トランジスタTFTの動作
速度の高速化、及び映像信号線DLの信号伝達速度の高速
化を図ることができるように構成されている。第２導電
膜d2としては、アルミニウム膜の他に、シリコン（Si）
や銅（Cu）を添加物として含有させたアルミニウム膜で
形成してもよい。
第３導電膜d3は、スパッタで形成された透明導電膜
（ITO:ネサ膜）を用い、1000〜2000［Å］の膜厚（本参
考例では、1200［Å］程度の膜厚）で形成する。この第
３導電膜d3は、ソース電極SD1、ドレイン電極SD2及び映
像信号線DLを構成すると共に、透明画素電極ITOを構成
するようになっている。
（ITO:ネサ膜）を用い、1000〜2000［Å］の膜厚（本参
考例では、1200［Å］程度の膜厚）で形成する。この第
３導電膜d3は、ソース電極SD1、ドレイン電極SD2及び映
像信号線DLを構成すると共に、透明画素電極ITOを構成
するようになっている。
ソース電極SD1の第１導電膜d1、ドレイン電極SD2の第
１導電膜d1の夫々は、上層の第２導電膜d2及び第３導電
膜d3に比べてチャネル形成領域側を大きいサイズで構成
している。つまり、第１導電膜d1は、第１導電膜d1と第
２導電膜d2及び第３導電膜d3との間の製造工程における
マスク合せずれが生じても、第２導電膜d2及び第３導電
膜d3に比べて大きいサイズ（第１導電膜d1〜第３導電膜
d3の夫々のチャネル形成領域側がオンザラインでもよ
い）になるように構成されている。ソース電極SD1の第
１導電膜d1、ドレイン電極SD2の第１導電膜d1の夫々
は、薄膜トランジスタTFTのゲート長Ｌを規定するよう
に構成されている。
１導電膜d1の夫々は、上層の第２導電膜d2及び第３導電
膜d3に比べてチャネル形成領域側を大きいサイズで構成
している。つまり、第１導電膜d1は、第１導電膜d1と第
２導電膜d2及び第３導電膜d3との間の製造工程における
マスク合せずれが生じても、第２導電膜d2及び第３導電
膜d3に比べて大きいサイズ（第１導電膜d1〜第３導電膜
d3の夫々のチャネル形成領域側がオンザラインでもよ
い）になるように構成されている。ソース電極SD1の第
１導電膜d1、ドレイン電極SD2の第１導電膜d1の夫々
は、薄膜トランジスタTFTのゲート長Ｌを規定するよう
に構成されている。
このように、画素の複数に分割された薄膜トランジス
タTFT1〜TFT3において、ソース電極SD1、ドレイン電極S
D2の夫々の第１導電膜d1のチャネル形成域側を第２導電
膜d2及び第３導電膜d3に比べて大きいサイズで構成する
ことにより、ソース電極SD1、ドレイン電極SD2の夫々の
第１導電膜d1間の寸法で、薄膜トランジスタTFTのゲー
ト長Ｌを規定することができる。第１導電膜d1間の離隔
寸法（ゲート長Ｌ）は、加工精度（パターンニング精
度）で規定することができるので、薄膜トランジスタTF
T1〜TFT3の夫々のゲート長Ｌを均一にすることができ
る。
タTFT1〜TFT3において、ソース電極SD1、ドレイン電極S
D2の夫々の第１導電膜d1のチャネル形成域側を第２導電
膜d2及び第３導電膜d3に比べて大きいサイズで構成する
ことにより、ソース電極SD1、ドレイン電極SD2の夫々の
第１導電膜d1間の寸法で、薄膜トランジスタTFTのゲー
ト長Ｌを規定することができる。第１導電膜d1間の離隔
寸法（ゲート長Ｌ）は、加工精度（パターンニング精
度）で規定することができるので、薄膜トランジスタTF
T1〜TFT3の夫々のゲート長Ｌを均一にすることができ
る。
ソース電極SD1は、前記のように、透明画素電極ITOに
接続されている。ソース電極SD1は、ｉ型半導体層ASの
段差形状（第１導電膜g1の膜厚とｉ型半導体層ASの膜厚
とを加算した膜厚に相当する段差）に沿って構成されて
いる。具体的には、ソース電極SD1は、ｉ型半導体層AS
の段差形状に沿って形成された第１導電膜d1と、この第
１導電膜d1の上部にそれに比べて透明画素電極ITOと接
続される側を小さいサイズで形成した第２導電膜d2と、
この第２導電膜から露出する第１導電膜d1に接続された
第３導電膜d3とで構成されている。ソース電極SD1の第
１導電膜d1は、ｉ型半導体層ASとの接着性が良好であ
り、かつ、主に第２導電膜d2からの拡散物に対するバリ
ア層として構成されている。ソース電極SD1の第２導電
膜d2は、第１導電膜d1のクロム膜がストレスの増大から
厚く形成できず、ｉ型半導体層ASの段差形状を乗り越え
られないので、このｉ型半導体層ASを乗り越えるために
構成されている。つまり、第２導電膜d2は、厚く形成す
ることでステップカバレッジを向上している。第２導電
膜d2は、厚く形成できるので、ソース電極SD1の抵抗値
（ドレイン電極SD2や映像信号線DLについても同様）の
低減に大きく寄与している。第３導電膜d3は、第２導電
膜d2のｉ型半導体層ASに起因する段差形状を乗り越える
ことができないので、第２導電膜d2のサイズを小さくす
ることで露出する第１導電膜d1に接続するように構成さ
れている。第１導電膜d1と第３導電膜d3とは、接着性が
良好であるばかりか、両者間の接続部の段差形状が小さ
いので、確実に接続することができる。
接続されている。ソース電極SD1は、ｉ型半導体層ASの
段差形状（第１導電膜g1の膜厚とｉ型半導体層ASの膜厚
とを加算した膜厚に相当する段差）に沿って構成されて
いる。具体的には、ソース電極SD1は、ｉ型半導体層AS
の段差形状に沿って形成された第１導電膜d1と、この第
１導電膜d1の上部にそれに比べて透明画素電極ITOと接
続される側を小さいサイズで形成した第２導電膜d2と、
この第２導電膜から露出する第１導電膜d1に接続された
第３導電膜d3とで構成されている。ソース電極SD1の第
１導電膜d1は、ｉ型半導体層ASとの接着性が良好であ
り、かつ、主に第２導電膜d2からの拡散物に対するバリ
ア層として構成されている。ソース電極SD1の第２導電
膜d2は、第１導電膜d1のクロム膜がストレスの増大から
厚く形成できず、ｉ型半導体層ASの段差形状を乗り越え
られないので、このｉ型半導体層ASを乗り越えるために
構成されている。つまり、第２導電膜d2は、厚く形成す
ることでステップカバレッジを向上している。第２導電
膜d2は、厚く形成できるので、ソース電極SD1の抵抗値
（ドレイン電極SD2や映像信号線DLについても同様）の
低減に大きく寄与している。第３導電膜d3は、第２導電
膜d2のｉ型半導体層ASに起因する段差形状を乗り越える
ことができないので、第２導電膜d2のサイズを小さくす
ることで露出する第１導電膜d1に接続するように構成さ
れている。第１導電膜d1と第３導電膜d3とは、接着性が
良好であるばかりか、両者間の接続部の段差形状が小さ
いので、確実に接続することができる。
このように、薄膜トランジスタTFTのソース電極SD1
を、少なくとも、ｉ型半導体層ASに沿って形成されたバ
リア層としての第１導電膜d1と、この第１導電膜d1の上
部に形成された、第１導電膜に比べて比抵抗値が小さ
く、かつ第１導電膜にく比べて小さいサイズの第２導電
膜d2とで構成し、この第２導電膜d2から露出する第１導
電膜d1に透明画素電極ITOである第３導電膜d3を接続す
ることにより、薄膜トランジスタTFTと透明画素電極ITO
とを確実に接続することができるので、点欠陥を低減す
ることができる。しかも、ソース電極SD1は、第１導電
膜d1によるバリア効果で、抵抗値の小さい第２導電膜d2
（アルミニウム膜）を用いることができるので、抵抗値
を低減することができる。
を、少なくとも、ｉ型半導体層ASに沿って形成されたバ
リア層としての第１導電膜d1と、この第１導電膜d1の上
部に形成された、第１導電膜に比べて比抵抗値が小さ
く、かつ第１導電膜にく比べて小さいサイズの第２導電
膜d2とで構成し、この第２導電膜d2から露出する第１導
電膜d1に透明画素電極ITOである第３導電膜d3を接続す
ることにより、薄膜トランジスタTFTと透明画素電極ITO
とを確実に接続することができるので、点欠陥を低減す
ることができる。しかも、ソース電極SD1は、第１導電
膜d1によるバリア効果で、抵抗値の小さい第２導電膜d2
（アルミニウム膜）を用いることができるので、抵抗値
を低減することができる。
ドレイン電極SD2は、映像信号線DLと一体に構成され
ており、同一製造工程で形成されている。ドレイン電極
SD2は、映像信号線DLと交差する列方向に突出したＬ字
形状で構成されている。つまり、画素の複数に分割され
た薄膜トランジスタTFT1〜TFT3の夫々のドレイン電極SD
2は、同一の映像信号線DLに接続されている。
ており、同一製造工程で形成されている。ドレイン電極
SD2は、映像信号線DLと交差する列方向に突出したＬ字
形状で構成されている。つまり、画素の複数に分割され
た薄膜トランジスタTFT1〜TFT3の夫々のドレイン電極SD
2は、同一の映像信号線DLに接続されている。
前記透明画素電極ITOは、各画素毎に設けられてお
り、液晶表示部の画素電極の一方を構成する。透明画素
電極ITOは、画素の複数に分割された薄膜トランジスタT
FT1〜TFT3の夫々に対応して３つの透明画素電極（分割
透明画素電極）IT1、ITO2及びITO3に分割されている。
透明画素電極ITO1は、薄膜トランジスタTFT1のソース電
極SD1に接続されている。透明画素電極ITO2は、薄膜ト
ランジスタTFT2のソース電極SD1に接続されている。透
明画素電極ITO3は、薄膜トランジスタTFT3のソース電極
SD1に接続されている。
り、液晶表示部の画素電極の一方を構成する。透明画素
電極ITOは、画素の複数に分割された薄膜トランジスタT
FT1〜TFT3の夫々に対応して３つの透明画素電極（分割
透明画素電極）IT1、ITO2及びITO3に分割されている。
透明画素電極ITO1は、薄膜トランジスタTFT1のソース電
極SD1に接続されている。透明画素電極ITO2は、薄膜ト
ランジスタTFT2のソース電極SD1に接続されている。透
明画素電極ITO3は、薄膜トランジスタTFT3のソース電極
SD1に接続されている。
透明画素電極ITO1〜ITO3の夫々は、薄膜トランジスタ
TFT1〜TFT3の夫々と同様に、実質的に同一サイズで構成
されている。透明画素電極ITO1〜ITO3の夫々は、薄膜ト
ランジスタTFT1〜TFT3の夫々のｉ型半導体層ASを一体に
構成してあるので、Ｌ字形状で構成している。
TFT1〜TFT3の夫々と同様に、実質的に同一サイズで構成
されている。透明画素電極ITO1〜ITO3の夫々は、薄膜ト
ランジスタTFT1〜TFT3の夫々のｉ型半導体層ASを一体に
構成してあるので、Ｌ字形状で構成している。
このように、隣接する２本の走査信号線GLと隣接する
２本の映像信号線DLとの交差領域内に配置された画素の
薄膜トランジスタTFTを複数の薄膜トランジスタTFT1〜T
FT3に分割し、この複数に分割された薄膜トランジスタT
FT1〜TFT3の夫々に複数に分割した透明画素電極ITO1〜I
TO3の夫々を接続することにより、画素の分割された一
部分（例えば、TFT1）が点欠陥になるだけで、画素の全
体としては点欠陥でなくなる（TFT2及びTFT3が点欠陥で
ない）ので、画素の点欠陥を低減することができる。
２本の映像信号線DLとの交差領域内に配置された画素の
薄膜トランジスタTFTを複数の薄膜トランジスタTFT1〜T
FT3に分割し、この複数に分割された薄膜トランジスタT
FT1〜TFT3の夫々に複数に分割した透明画素電極ITO1〜I
TO3の夫々を接続することにより、画素の分割された一
部分（例えば、TFT1）が点欠陥になるだけで、画素の全
体としては点欠陥でなくなる（TFT2及びTFT3が点欠陥で
ない）ので、画素の点欠陥を低減することができる。
また、前記画素の分割された一部の点欠陥は、画素の
全体の面積に比べて小さい（本参考例の場合、画素の３
分の１の面積）ので、前記点欠陥を見にくくすることが
できる。
全体の面積に比べて小さい（本参考例の場合、画素の３
分の１の面積）ので、前記点欠陥を見にくくすることが
できる。
また、前記画素の分割された透明画素電極ITO1〜ITO3
の夫々を実質的に同一サイズで構成することにより、画
素内の点欠陥の面積を均一にすることができる。
の夫々を実質的に同一サイズで構成することにより、画
素内の点欠陥の面積を均一にすることができる。
また、前記画素の分割された透明画素電極ITO1〜ITO3
の夫々を実質的に同一サイズで構成することにより、透
明画素電極ITO1〜ITO3の夫々の容量と、この透明画素電
極ITO1〜ITO3の夫々に付加されるゲート電極GTとの重ね
合せで生じる容量とを均一にすることができる。つま
り、透明画素電極ITO1〜ITO3の夫々の容量を均一にする
ことができるので、液晶LCの液晶分子に直流成分が印加
されることを防止し、液晶分子の劣化を防止することが
できる。
の夫々を実質的に同一サイズで構成することにより、透
明画素電極ITO1〜ITO3の夫々の容量と、この透明画素電
極ITO1〜ITO3の夫々に付加されるゲート電極GTとの重ね
合せで生じる容量とを均一にすることができる。つま
り、透明画素電極ITO1〜ITO3の夫々の容量を均一にする
ことができるので、液晶LCの液晶分子に直流成分が印加
されることを防止し、液晶分子の劣化を防止することが
できる。
薄膜トランジスタTFT及び透明画素電極ITO上には、保
護膜PSV1が設けられている。保護膜PSV1は、主に、薄膜
トランジスタTFTを湿気等から保護するために形成され
ており、透明性が高くしかも耐湿性の良いものを使用す
る。保護膜PSV1は、例えば、プラズマCVDで形成した酸
化珪素膜や窒化珪素膜で形成されており、8000［Å］程
度の膜厚で形成する。
護膜PSV1が設けられている。保護膜PSV1は、主に、薄膜
トランジスタTFTを湿気等から保護するために形成され
ており、透明性が高くしかも耐湿性の良いものを使用す
る。保護膜PSV1は、例えば、プラズマCVDで形成した酸
化珪素膜や窒化珪素膜で形成されており、8000［Å］程
度の膜厚で形成する。
薄膜トランジスタTFT上の保護膜PSV1の上部には、外
部光がチャネル形成領域として使用されるｉ型半導体層
ASに入射されないように、遮蔽膜LSが設けられている。
第１図に示すように、遮蔽膜LSは、点線で囲まれた領域
内に構成されている。遮蔽膜LSは、光に対する遮蔽性が
高い。例えば、アルミニウム膜やクロム膜等で形成され
ており、スパッタで1000［Å］程度の膜厚に形成する。
部光がチャネル形成領域として使用されるｉ型半導体層
ASに入射されないように、遮蔽膜LSが設けられている。
第１図に示すように、遮蔽膜LSは、点線で囲まれた領域
内に構成されている。遮蔽膜LSは、光に対する遮蔽性が
高い。例えば、アルミニウム膜やクロム膜等で形成され
ており、スパッタで1000［Å］程度の膜厚に形成する。
薄膜トランジスタTFTは、ゲート電極GTに正のバイア
スを印加すると、ソース−ドレイン間のチャネル抵抗が
小さくなり、バイアスを零にすると、チャネル抵抗は大
きくなるように構成されている。つまり、薄膜トランジ
スタTFTは、透明画素電極ITOに印加される電圧を制御す
るように構成されている。
スを印加すると、ソース−ドレイン間のチャネル抵抗が
小さくなり、バイアスを零にすると、チャネル抵抗は大
きくなるように構成されている。つまり、薄膜トランジ
スタTFTは、透明画素電極ITOに印加される電圧を制御す
るように構成されている。
液晶LCは、下部透明ガラス基板SUB1と上部透明ガラス
基板SUB2との間に形成された空間内に、液晶分子の向き
を設定する下部配向膜ORI1及び上部配向膜ORI2に規定さ
れ、封入されている。
基板SUB2との間に形成された空間内に、液晶分子の向き
を設定する下部配向膜ORI1及び上部配向膜ORI2に規定さ
れ、封入されている。
下部配向膜ORI1は、下部透明ガラス基板SUB1側の保護
膜PSV1の上部に形成される。
膜PSV1の上部に形成される。
上部透明ガラス基板SUB2の内側（液晶側）の表面に
は、カラーフィルタFIL、保護膜PSV2、共通透明画素電
極ITO及び前記上部配向膜ORI2が順次積層して設けられ
ている。
は、カラーフィルタFIL、保護膜PSV2、共通透明画素電
極ITO及び前記上部配向膜ORI2が順次積層して設けられ
ている。
前記共通透明画素電極ITOは、下部透明ガラス基板SUB
1側に画素毎に設けられた透明画素電極ITOに対向し、隣
接する他の共通透明画素電極ITOと一体に構成されてい
る。
1側に画素毎に設けられた透明画素電極ITOに対向し、隣
接する他の共通透明画素電極ITOと一体に構成されてい
る。
カラーフィルタFILは、アクリル樹脂等の樹脂材料で
形成される染色基材に染料を着色して構成されている。
カラーフィルタFILは、画素に対向する位置に各画素毎
に構成され、染め分けられている。すなわち、カラーフ
ィルタFILは、画素と同様に、隣接する２本の走査信号
線GLと隣接する２本の映像信号線DLとの交差領域内に構
成されている。各画素は、カラーフィルタFILの個々の
所定角フィルタ内において、複数に分割されている。
形成される染色基材に染料を着色して構成されている。
カラーフィルタFILは、画素に対向する位置に各画素毎
に構成され、染め分けられている。すなわち、カラーフ
ィルタFILは、画素と同様に、隣接する２本の走査信号
線GLと隣接する２本の映像信号線DLとの交差領域内に構
成されている。各画素は、カラーフィルタFILの個々の
所定角フィルタ内において、複数に分割されている。
カラーフィルタFILは、次のように形成することがで
きる。まず、上部透明ガラス基板SUB2の表面に染色基材
を形成し、フォトリソグラフィ技術で赤色フィルタ形成
領域以外の染色基材を除去する。この後、染色基材を赤
色染料で染め、固着処理を施し、赤色フィルタＲを形成
する。次に、同様な工程を施すことによって、緑色フィ
ルタＧ、青色フィルタＢを順次形成する。
きる。まず、上部透明ガラス基板SUB2の表面に染色基材
を形成し、フォトリソグラフィ技術で赤色フィルタ形成
領域以外の染色基材を除去する。この後、染色基材を赤
色染料で染め、固着処理を施し、赤色フィルタＲを形成
する。次に、同様な工程を施すことによって、緑色フィ
ルタＧ、青色フィルタＢを順次形成する。
このように、カラーフィルタFILの各色フィルタを各
画素と対向する、交差領域内に形成することにより、カ
ラーフィルタFILの各色フィルタ間に、走査信号線GL、
映像信号線DLの夫々が存在するので、それらの存在に相
当する分、各画素とカラーフィルタFILの各色フィルタ
との位置合せ余裕寸法を確保する（位置合せマージンを
大きくする）ことができる。さらに、カラーフィルタFI
Lの各色フィルタを形成する際に、異色フィルタ間の位
置合せ余裕寸法を確保することができる。
画素と対向する、交差領域内に形成することにより、カ
ラーフィルタFILの各色フィルタ間に、走査信号線GL、
映像信号線DLの夫々が存在するので、それらの存在に相
当する分、各画素とカラーフィルタFILの各色フィルタ
との位置合せ余裕寸法を確保する（位置合せマージンを
大きくする）ことができる。さらに、カラーフィルタFI
Lの各色フィルタを形成する際に、異色フィルタ間の位
置合せ余裕寸法を確保することができる。
すなわち、本参考例は、隣接する２本の走査信号線GL
と隣接する２本の映像信号線DLとの交差領域内に画素を
構成し、この画素を複数に分割し、この画素に対向する
位置にカラーフィルタFILの各色フィルタを形成するこ
とにより、前述の点欠陥を低減することができると共
に、各画素と各色フィルタとの位置合せ余裕寸法を確保
することができる。
と隣接する２本の映像信号線DLとの交差領域内に画素を
構成し、この画素を複数に分割し、この画素に対向する
位置にカラーフィルタFILの各色フィルタを形成するこ
とにより、前述の点欠陥を低減することができると共
に、各画素と各色フィルタとの位置合せ余裕寸法を確保
することができる。
保護膜PSV2は、前記カラーフィルタFILを異なる色に
染め分けた染料が液晶LCに漏れることを防止するために
設けられている。保護膜PSV2は、例えば、アクリル樹
脂，エポキシ樹脂等の透明樹脂材料で形成されている。
染め分けた染料が液晶LCに漏れることを防止するために
設けられている。保護膜PSV2は、例えば、アクリル樹
脂，エポキシ樹脂等の透明樹脂材料で形成されている。
この液晶表示装置は、下部透明ガラス基板SUB1側、上
部透明ガラス基板SUB2側の夫々の層を別々に形成し、そ
の後、上下透明ガラス基板SUB1及びSUB2を重ね合せ、両
者間に液晶LCを封入することによって組み立てられる。
部透明ガラス基板SUB2側の夫々の層を別々に形成し、そ
の後、上下透明ガラス基板SUB1及びSUB2を重ね合せ、両
者間に液晶LCを封入することによって組み立てられる。
前記液晶表示部の各画素は、第３図に示すように、走
査信号線GLが延在する方向と同一列方向に複数配置さ
れ、画素列X1,X2,X3,X4,…の夫々を構成している。各画
素列X1,X2,X3,X4,…の夫々の画素は、薄膜トランジスタ
TFT1〜TFT3及び透明画素電極ITO1〜ITO3の配置位置を同
一に構成している。つまり、画素列X1,X3,…の夫々の画
素は、薄膜トランジスタTFT1〜TFT3の配置位置を左側、
透明画素電極ITO1〜ITO3の配置位置を右側に構成してい
る。画素列X1,X3,…の夫々の行方向の次段の画素列X2,X
4,…の夫々の画素は、画素列X1,X3,…の夫々の画素を前
記映像信号線DLに対して線対称で配置した画素で構成さ
れている。すなわち、画素列X2,X4,…の夫々の画素は、
薄膜トランジスタTFT1〜TFT3の配置位置を右側、透明画
素電極ITO1〜ITO3の配置位置を左側に構成している。そ
して、画素列X2,X4,…の夫々の画素は、画素列X1,X3,…
の夫々の画素に対し、列方向に半画素間隔移動させて
（ずらして）配置されている。つまり、画素列Ｘの各画
素間隔を1.0（1.0ピッチ）とすると、次段の画素列Ｘ
は、各画素間隔を1.0とし、前段の画素列Ｘに対して列
方向に0.5画素間隔（0.5ピッチ）ずれている。各画素間
を行方向に延在する映像信号線DLは、各画素列Ｘ間にお
いて、半画素間隔分（0.5ピッチ分）列方向に延在する
ように構成されている。
査信号線GLが延在する方向と同一列方向に複数配置さ
れ、画素列X1,X2,X3,X4,…の夫々を構成している。各画
素列X1,X2,X3,X4,…の夫々の画素は、薄膜トランジスタ
TFT1〜TFT3及び透明画素電極ITO1〜ITO3の配置位置を同
一に構成している。つまり、画素列X1,X3,…の夫々の画
素は、薄膜トランジスタTFT1〜TFT3の配置位置を左側、
透明画素電極ITO1〜ITO3の配置位置を右側に構成してい
る。画素列X1,X3,…の夫々の行方向の次段の画素列X2,X
4,…の夫々の画素は、画素列X1,X3,…の夫々の画素を前
記映像信号線DLに対して線対称で配置した画素で構成さ
れている。すなわち、画素列X2,X4,…の夫々の画素は、
薄膜トランジスタTFT1〜TFT3の配置位置を右側、透明画
素電極ITO1〜ITO3の配置位置を左側に構成している。そ
して、画素列X2,X4,…の夫々の画素は、画素列X1,X3,…
の夫々の画素に対し、列方向に半画素間隔移動させて
（ずらして）配置されている。つまり、画素列Ｘの各画
素間隔を1.0（1.0ピッチ）とすると、次段の画素列Ｘ
は、各画素間隔を1.0とし、前段の画素列Ｘに対して列
方向に0.5画素間隔（0.5ピッチ）ずれている。各画素間
を行方向に延在する映像信号線DLは、各画素列Ｘ間にお
いて、半画素間隔分（0.5ピッチ分）列方向に延在する
ように構成されている。
このように、液晶表示部において、薄膜トランジスタ
TFT及び透明画素電極ITOの配置位置が同一の画素を列方
向に複数配置して画素列Ｘを構成し、画素列Ｘの次段の
画素列Ｘを、前段の画素列Ｘの画素を映像信号線DLに対
して線対称で配置した画素で構成し、次段の画素列を前
段の画素列に対して半画素間隔移動させて構成すること
により、第７図（画素とカラーフィルタとを重ね合せた
状態における要部平面図）で示すように、前段の画素列
Ｘの所定色フィルタが形成された画素（例えば、画素列
X3の赤色フィルタＲが形成された画素）と次段の画素列
Ｘの同一色フィルタが形成された画素（例えば、画素列
X4の赤色フィルタＲが形成された画素）とを1.5画素間
隔（1.5ピッチ）離隔することができる。つまり、前段
の画素列Ｘの画素は、最も近傍の次段の画素列の同一色
フィルタが形成された画素と常時1.5画素間隔分離隔す
るように構成されており、カラーフィルタFILはRGBの三
角形配置構造を構成できるようになっている。カラーフ
ィルタFILのRGBの三角形配置構造は、各色の混色を良く
することができるので、カラー画像の解像度を向上する
ことができる。
TFT及び透明画素電極ITOの配置位置が同一の画素を列方
向に複数配置して画素列Ｘを構成し、画素列Ｘの次段の
画素列Ｘを、前段の画素列Ｘの画素を映像信号線DLに対
して線対称で配置した画素で構成し、次段の画素列を前
段の画素列に対して半画素間隔移動させて構成すること
により、第７図（画素とカラーフィルタとを重ね合せた
状態における要部平面図）で示すように、前段の画素列
Ｘの所定色フィルタが形成された画素（例えば、画素列
X3の赤色フィルタＲが形成された画素）と次段の画素列
Ｘの同一色フィルタが形成された画素（例えば、画素列
X4の赤色フィルタＲが形成された画素）とを1.5画素間
隔（1.5ピッチ）離隔することができる。つまり、前段
の画素列Ｘの画素は、最も近傍の次段の画素列の同一色
フィルタが形成された画素と常時1.5画素間隔分離隔す
るように構成されており、カラーフィルタFILはRGBの三
角形配置構造を構成できるようになっている。カラーフ
ィルタFILのRGBの三角形配置構造は、各色の混色を良く
することができるので、カラー画像の解像度を向上する
ことができる。
また、映像信号線DLは、各画素列Ｘ間において、半画
素間隔分しか列方向に延在しないので、隣接する映像信
号線DLと交差しなくなる。したがって、映像信号線DLの
占有面積を低減し、又映像信号線DLの多層配線構造を廃
止することができる。
素間隔分しか列方向に延在しないので、隣接する映像信
号線DLと交差しなくなる。したがって、映像信号線DLの
占有面積を低減し、又映像信号線DLの多層配線構造を廃
止することができる。
この液晶表示部の構成を回路的に示すと、第９図（液
晶表示部の等価回路図）に示すようになる。第９図に示
す、XiG,Xi＋1G,…は、緑色フィルタＧが形成される画
素に接続された映像信号線DLである。XiB,Xi＋1B,…
は、青色フィルタＢが形成される画素に接続された映像
信号線DLである。Xi＋1R,Xi＋2R,…は、赤色フィルタＲ
が形成される画素に接続された映像信号線DLである。こ
れらの映像信号線DLは、映像信号駆動回路で選択され
る。Yiは前記第３図及び第７図に示す画素列X1を選択す
る走査信号線GLである。同様に、Yi＋1,Yi＋2,…の夫々
は、画素列X2,X3を選択する走査信号線GLである。これ
らの走査信号線GLは、垂直走査回路に接続されている。
晶表示部の等価回路図）に示すようになる。第９図に示
す、XiG,Xi＋1G,…は、緑色フィルタＧが形成される画
素に接続された映像信号線DLである。XiB,Xi＋1B,…
は、青色フィルタＢが形成される画素に接続された映像
信号線DLである。Xi＋1R,Xi＋2R,…は、赤色フィルタＲ
が形成される画素に接続された映像信号線DLである。こ
れらの映像信号線DLは、映像信号駆動回路で選択され
る。Yiは前記第３図及び第７図に示す画素列X1を選択す
る走査信号線GLである。同様に、Yi＋1,Yi＋2,…の夫々
は、画素列X2,X3を選択する走査信号線GLである。これ
らの走査信号線GLは、垂直走査回路に接続されている。
前記第２図の中央部は一画素部分の断面を示している
が、左側は透明ガラス基板SUB1及びSUB2の左側縁部分で
引出配線の存在する部分の断面を示している。右側は、
透明ガラス基板SUB1及びSUB2の右側縁部分で引出配線の
存在しない部分の断面を示している。
が、左側は透明ガラス基板SUB1及びSUB2の左側縁部分で
引出配線の存在する部分の断面を示している。右側は、
透明ガラス基板SUB1及びSUB2の右側縁部分で引出配線の
存在しない部分の断面を示している。
第２図の左側、右側の夫々に示すシール材SLは、液晶
LCを封止するように構成されており、液晶封入口（図示
していない）を除く透明ガラス基板SUB1及びSUB2の縁周
囲全体に沿って形成されている。シール材SLは、例え
ば、エポキシ樹脂で形成されている。
LCを封止するように構成されており、液晶封入口（図示
していない）を除く透明ガラス基板SUB1及びSUB2の縁周
囲全体に沿って形成されている。シール材SLは、例え
ば、エポキシ樹脂で形成されている。
前記上部透明ガラス基板SUB2側の共通透明画素電極IT
Oは、少なくとも一個所において、銀ペースト材SILによ
って、下部透明ガラス基板SUB1側に形成された引出配線
層に接続されている。この引出配線層は、前述したゲー
ト電極GT、ソース電極SD1、ドレイン電極SD2の夫々と同
一製造工程で形成される。
Oは、少なくとも一個所において、銀ペースト材SILによ
って、下部透明ガラス基板SUB1側に形成された引出配線
層に接続されている。この引出配線層は、前述したゲー
ト電極GT、ソース電極SD1、ドレイン電極SD2の夫々と同
一製造工程で形成される。
前記配向膜ORI1及びORI2、透明画素電極ITO、共通透
明画素電極ITO、保護膜PSV1及びPSV2、絶縁膜GIの夫々
の層は、シール材SLの内側に形成される。偏光板POL
は、下部透明ガラス基板SUB1、上部透明ガラス基板SUB2
の夫々の外側の表面に形成されている。
明画素電極ITO、保護膜PSV1及びPSV2、絶縁膜GIの夫々
の層は、シール材SLの内側に形成される。偏光板POL
は、下部透明ガラス基板SUB1、上部透明ガラス基板SUB2
の夫々の外側の表面に形成されている。
（実施例） 本発明の実施例である液晶表示装置の一画素を第８図
（要部平面図）に示す。
（要部平面図）に示す。
なお、この実施例は、前述した参考例に示した構成お
よび製造プロセスをそのまま踏襲したものであり、以
下、参考例と異なる構成のみを説明する。
よび製造プロセスをそのまま踏襲したものであり、以
下、参考例と異なる構成のみを説明する。
本実施例の液晶表示装置は、第８図に示すように、液
晶表示部の各画素内のｉ型半導体層ASを薄膜トランジス
タTFT1〜TFT3毎に分割して構成されている。つまり、画
素の複数に分割された薄膜トランジスタTFT1〜TFT3の夫
々は、独立したｉ型半導体層ASの島領域で構成されてい
る。
晶表示部の各画素内のｉ型半導体層ASを薄膜トランジス
タTFT1〜TFT3毎に分割して構成されている。つまり、画
素の複数に分割された薄膜トランジスタTFT1〜TFT3の夫
々は、独立したｉ型半導体層ASの島領域で構成されてい
る。
このように構成される画素は、映像信号線DLの延在す
る行方向に、薄膜トランジスタTFT1〜TFT3の夫々を均等
に配置することができるので、薄膜トランジスタTFT1〜
TFT3の夫々に接続される透明画素電極ITO1〜ITO3の夫々
を方形状で構成することができる。方形状で構成される
透明画素電極ITO1〜ITO3の夫々は、画素内において隣接
する透明画素電極ITO間の行方向における離隔面積を低
減する（前記第１図に斜線で示した領域に相当する面積
を低減する）ことができるので、面積（開口率）を向上
することができる。
る行方向に、薄膜トランジスタTFT1〜TFT3の夫々を均等
に配置することができるので、薄膜トランジスタTFT1〜
TFT3の夫々に接続される透明画素電極ITO1〜ITO3の夫々
を方形状で構成することができる。方形状で構成される
透明画素電極ITO1〜ITO3の夫々は、画素内において隣接
する透明画素電極ITO間の行方向における離隔面積を低
減する（前記第１図に斜線で示した領域に相当する面積
を低減する）ことができるので、面積（開口率）を向上
することができる。
また、第８図に符号Ａを付けて点線で囲んで示すよう
に、透明画素電極ITO1〜ITO3の夫々の形状を変化させる
場合は、走査信号線GL又は映像信号線DLに対して傾斜す
る角度を有する線（例えば、45度の角度の線）で変化さ
せる。つまり、透明画素電極ITO1〜ITO3の夫々は、走査
信号線GL又は映像信号線DLと平行な線或は直交する線で
形状を変化させた場合に比べて、透明画素電極ITO間の
離隔面積を低減することができるので、開口率を向上す
ることができる。
に、透明画素電極ITO1〜ITO3の夫々の形状を変化させる
場合は、走査信号線GL又は映像信号線DLに対して傾斜す
る角度を有する線（例えば、45度の角度の線）で変化さ
せる。つまり、透明画素電極ITO1〜ITO3の夫々は、走査
信号線GL又は映像信号線DLと平行な線或は直交する線で
形状を変化させた場合に比べて、透明画素電極ITO間の
離隔面積を低減することができるので、開口率を向上す
ることができる。
また、透明画素電極ITO1〜ITO3の夫々は、薄膜トラン
ジスタTFTと接続される側と反対側において、行方向の
次段の走査信号線GLと重ね合されている。透明画素電極
ITO1〜ITO3のそれぞれが重ね合された次段の走査信号線
GLは、薄膜トランジスタTFT1〜TFT3のゲート電極GTの部
分と同様に、第１導電膜g1で構成されており、第２導電
膜g2が形成されていない部分となっている。重ね合され
た透明画素電極ITO1〜ITO3の夫々と次段の走査信号線GL
とはそれらの間に介在された絶縁膜GIを誘電体膜とする
静電容量素子を構成し、選択される画素の透明画素電極
ITO1〜ITO3の夫々は、印加される電位を確実に保持でき
るように構成されている。選択される画素の透明画素電
極ITO1〜ITO3の夫々には約25［Ｖ］の電位が印加され、
この時、次段の走査信号線GLは、非選択状態であり、約
−20［Ｖ］の電位が印加されるように構成されている。
ジスタTFTと接続される側と反対側において、行方向の
次段の走査信号線GLと重ね合されている。透明画素電極
ITO1〜ITO3のそれぞれが重ね合された次段の走査信号線
GLは、薄膜トランジスタTFT1〜TFT3のゲート電極GTの部
分と同様に、第１導電膜g1で構成されており、第２導電
膜g2が形成されていない部分となっている。重ね合され
た透明画素電極ITO1〜ITO3の夫々と次段の走査信号線GL
とはそれらの間に介在された絶縁膜GIを誘電体膜とする
静電容量素子を構成し、選択される画素の透明画素電極
ITO1〜ITO3の夫々は、印加される電位を確実に保持でき
るように構成されている。選択される画素の透明画素電
極ITO1〜ITO3の夫々には約25［Ｖ］の電位が印加され、
この時、次段の走査信号線GLは、非選択状態であり、約
−20［Ｖ］の電位が印加されるように構成されている。
また、第８図に示すように、前記走査信号線GLを第１
導電膜（クロム膜）g1に第２導電膜（アルミニウム膜）
g2を重ね合せた複合膜で構成し、前記保持容量素子Cadd
の他方の電極つまり容量電極線の分岐された部分を前記
複合膜のうちの一層の第１導電膜g1からなる単層膜で構
成することにより、走査信号線GLの抵抗値を低減し、書
込特性を向上することができると共に、保持容量素子Ca
ddの他方の電極に基づく段差部に沿って確実に保持容量
素子Caddの一方の電極（透明画素電極ITO）を絶縁膜GI
上に接着させることができるので、保持容量素子Caddの
一方の電極の断線を低減することができる。
導電膜（クロム膜）g1に第２導電膜（アルミニウム膜）
g2を重ね合せた複合膜で構成し、前記保持容量素子Cadd
の他方の電極つまり容量電極線の分岐された部分を前記
複合膜のうちの一層の第１導電膜g1からなる単層膜で構
成することにより、走査信号線GLの抵抗値を低減し、書
込特性を向上することができると共に、保持容量素子Ca
ddの他方の電極に基づく段差部に沿って確実に保持容量
素子Caddの一方の電極（透明画素電極ITO）を絶縁膜GI
上に接着させることができるので、保持容量素子Caddの
一方の電極の断線を低減することができる。
また、保持容量素子Caddの他方の電極を単層の第１導
電膜g1で構成し、アルミニウム膜である第２導電膜g2を
構成しないことにより、アルミニウム膜のヒロックによ
る保持容量素子Caddの他方の電極と一方の電極との短絡
を防止することができる。
電膜g1で構成し、アルミニウム膜である第２導電膜g2を
構成しないことにより、アルミニウム膜のヒロックによ
る保持容量素子Caddの他方の電極と一方の電極との短絡
を防止することができる。
前記重ね合される透明画素電極ITO1〜ITO3の夫々と次
段の走査信号線GLとの間の一部には、前記ソース電極SD
1と同様に、走査信号線GLの段差形状を乗り越える際に
透明画素電極ITOが断線しないように、第１導電膜d1及
び第２導電膜d2で構成された島領域が設けられている。
この島領域は、透明画素電極ITOの面積（開口率）を低
下しないように、できる限り小さく構成する。
段の走査信号線GLとの間の一部には、前記ソース電極SD
1と同様に、走査信号線GLの段差形状を乗り越える際に
透明画素電極ITOが断線しないように、第１導電膜d1及
び第２導電膜d2で構成された島領域が設けられている。
この島領域は、透明画素電極ITOの面積（開口率）を低
下しないように、できる限り小さく構成する。
以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。
例えば、本発明は、液晶表示装置の液晶表示部の各画
素を２分割或は４分割にすることができる。ただし、画
素の分割数があまり多くなると、開口率が低下するの
で、上述のように、２〜４分割程度が妥当である。
素を２分割或は４分割にすることができる。ただし、画
素の分割数があまり多くなると、開口率が低下するの
で、上述のように、２〜４分割程度が妥当である。
また、本発明は、カラーフィルタを電着法、真空蒸着
法等で形成してもよい。
法等で形成してもよい。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
液晶表示装置の液晶表示部の画素の点欠陥を低減する
ことができる。
ことができる。
第１図は、本発明の参考例であるアクティブ・マトリッ
クス方式のカラー液晶表示装置の液晶表示部の一画素を
示す要部平面図、 第２図は、前記第１図のII−II切断線で切った断面図、 第３図は、前記第１図に示す画素を複数配置した液晶表
示部の要部平面図、 第４図乃至第６図は、前記第１図に示す画素の所定の製
造工程における要部平面図、 第７図は、前記第３図に示す画素とカラーフィルタとを
重ね合せた状態における要部平面図、 第８図は、本発明の実施例であるアクティブ・マトリッ
クス方式のカラー液晶表示装置の液晶表示部の一画素を
示す要部平面図、 第９図は、本発明の参考例であるアクティブ・マトリッ
クス方式のカラー液晶表示装置の液晶表示部を示す等価
回路図である。 図中、SUB……透明ガラス基板、GL……走査信号線、DL
……映像信号線、GI……絶縁膜、GT……ゲート電極、AS
……ｉ型半導体層、SD……ソース電極又はドレイン電
極、PSV……保護膜、LS……遮光膜、LC……液晶、TFT…
…薄膜トランジスタ、ITO……透明画素電極、g,d……導
電膜である。
クス方式のカラー液晶表示装置の液晶表示部の一画素を
示す要部平面図、 第２図は、前記第１図のII−II切断線で切った断面図、 第３図は、前記第１図に示す画素を複数配置した液晶表
示部の要部平面図、 第４図乃至第６図は、前記第１図に示す画素の所定の製
造工程における要部平面図、 第７図は、前記第３図に示す画素とカラーフィルタとを
重ね合せた状態における要部平面図、 第８図は、本発明の実施例であるアクティブ・マトリッ
クス方式のカラー液晶表示装置の液晶表示部の一画素を
示す要部平面図、 第９図は、本発明の参考例であるアクティブ・マトリッ
クス方式のカラー液晶表示装置の液晶表示部を示す等価
回路図である。 図中、SUB……透明ガラス基板、GL……走査信号線、DL
……映像信号線、GI……絶縁膜、GT……ゲート電極、AS
……ｉ型半導体層、SD……ソース電極又はドレイン電
極、PSV……保護膜、LS……遮光膜、LC……液晶、TFT…
…薄膜トランジスタ、ITO……透明画素電極、g,d……導
電膜である。
Claims (3)
- 【請求項１】絶縁基板上に隣接する２本の走査信号線と
隣接する２本の映像信号線との交差領域内に、薄膜トラ
ンジスタ及び画素電極で構成された画素を有する液晶表
示装置において、 前記薄膜トランジスタは、対応する走査信号線に電気的
に接続されるゲート電極と、該デート電極上に設けられ
たゲート絶縁膜と、該ゲート絶縁膜上に設けられた半導
体層と、該半導体層上に設けられたソース電極及びドレ
イン電極とからなり、 前記ソース電極及びドレイン電極の一方は対応する画素
電極に接続され、他方は対応する映像信号線に電気的に
接続され、 隣接する２本の走査信号線の一方の走査信号線に対応す
る画素電極に電気的に接続される一方の電極と、前記一
方の電極に重なり、かつ前記隣接する２本の走査信号線
の他方の走査信号線に電気的に接続される他方の電極
と、前記一方の電極と前記他方の電極間に設けられる誘
電体膜とで保持容量素子を構成し、 前記走査信号線はアルミニウムと異なる金属からなる第
１導電膜とアルミニウムからなる第２導電膜の積層膜か
らなり、 前記薄膜トランジスタのゲート電極および前記保持容量
素子の他方の電極は前記走査信号線の第１導電膜と一体
に形成され、 前記走査信号線の第２導電膜は前記薄膜トランジスタの
ゲート電極および保持容量素子の他方の電極が形成され
た領域には存在しないことを特徴とする液晶表示装置。 - 【請求項２】前記映像信号線は前記走査信号線の上に設
けられ、前記第２導電膜は、少なくとも前記映像信号線
との交差部分において、前記第１導電膜よりも幅が小さ
いことを特徴とする特許請求の範囲第１項記載の液晶表
示装置。 - 【請求項３】前記第１導電膜はクロム膜からなることを
特徴とする特許請求の範囲第１項に記載の液晶表示装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62144915A JP2620241B2 (ja) | 1987-06-10 | 1987-06-10 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62144915A JP2620241B2 (ja) | 1987-06-10 | 1987-06-10 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63309923A JPS63309923A (ja) | 1988-12-19 |
| JP2620241B2 true JP2620241B2 (ja) | 1997-06-11 |
Family
ID=15373211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62144915A Expired - Lifetime JP2620241B2 (ja) | 1987-06-10 | 1987-06-10 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2620241B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02242231A (ja) * | 1989-03-15 | 1990-09-26 | Hitachi Ltd | 液晶表示装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57205777A (en) * | 1981-06-12 | 1982-12-16 | Suwa Seikosha Kk | Color liquid crystal display body |
| JPS6129820A (ja) * | 1984-07-23 | 1986-02-10 | Seiko Instr & Electronics Ltd | アクテイプマトリクス表示装置用基板 |
| JPS6136824U (ja) * | 1984-08-06 | 1986-03-07 | 三洋電機株式会社 | 表示装置 |
| JPS6193488A (ja) * | 1984-10-12 | 1986-05-12 | 富士通株式会社 | シリコン薄膜トランジスタマトリツクス及びその製造方法 |
| JPS61105582A (ja) * | 1984-10-29 | 1986-05-23 | 富士通株式会社 | 薄膜トランジスタマトリツクスとその製造方法 |
| JPS61157927U (ja) * | 1985-03-20 | 1986-09-30 |
-
1987
- 1987-06-10 JP JP62144915A patent/JP2620241B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63309923A (ja) | 1988-12-19 |
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| Date | Code | Title | Description |
|---|---|---|---|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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