JP2916456B2 - 液晶表示装置の端子の形成方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はたとえば薄膜トラ
ンジスタと画素電極とを画素の一構成要素とするアクテ
ィブ・マトリックス方式のカラー液晶表示装置等の液晶
表示装置を製造する方法に関するものである。

【０００２】

【従来の技術】従来のアクティブ・マトリックス方式の
液晶表示装置の製造方法においては、米国特許第３８２
４００３号明細書に示されるように、ゲート絶縁膜とし
て使用される絶縁膜を形成したのちに、ドレイン端子を
形成している。

【０００３】なお、ドレイン信号線をアルミニウムで形
成し、ドレイン端子をクロムで形成する構成は特開昭６
２−１４３０２８号公報で知られている。

【０００４】また、ドレイン端子をクロム膜とクロム膜
を覆う透明電極とで形成する構成は特開昭６２−３５６
６９号公報で知られている。

【０００５】また、ドレイン信号線をアルミニウムとク
ロムで形成し、ドレイン端子をクロム膜で形成し、ドレ
イン端子のクロム膜を透明電極で覆う構成は特開昭６３
−３１６０８４号公報で知られている。

【０００６】しかし、何れの先行技術にも、端子を第１
導電膜と第１導電膜上の第２導電膜の多層膜で形成し、
第１、第２導電膜を覆う絶縁膜形成後に第１導電膜上の
第２導電膜を除去する構成の記載はない。

【０００７】

【発明が解決しようとする課題】しかし、このような液
晶表示装置の製造方法においては、端子形成後に薄膜ト
ランジスタを覆う保護膜を形成するので、保護膜形成工
程で端子表面が汚染される可能性があり、端子の接続不
良を生じる可能性があった。

【０００８】この発明は上述の問題を解決するためにな
されたもので、端子の表面が汚染されることがない液晶
表示装置の製造方法を提供することを目的とする。

【０００９】

【課題を解決するための手段】この目的を達成するた
め、この発明においては、液晶表示装置の一方のガラス
基板上に、信号線および該信号線に接続する端子となる
端子部を、第１導電膜と、該第１導電膜上に堆積され上
記第１導電膜に対し選択エッチング可能な第２導電膜と
の多層膜により形成する工程と、上記ガラス基板上に上
記信号線および上記端子部を覆う絶縁膜を形成する工程
と、上記絶縁膜上にレジストを設け、上記端子部上の上
記絶縁膜を除去する工程と、上記絶縁膜上に上記レジス
トを残した状態で、上記絶縁膜と同じレジストを用い
て、上記端子部の上記絶縁膜から露呈した上記第２導電
膜を除去する工程と、上記レジストを上記絶縁膜から除
去する工程と、上記端子部の上記第１導電膜の上記第２
導電膜が除去された部分に透明導電膜からなる第３導電
膜を形成する工程とよりなる液晶表示装置の端子の形成
方法とする。

【００１０】さらに、上記第２導電膜はアルミニウムを
主成分とする導電膜からなることとする。

【００１１】さらに、上記第１導電膜はクロムからなる
こととする。

【００１２】また、上記絶縁膜を形成する工程はプラズ
マＣＶＤ装置により窒化シリコン膜を形成し、上記第２
導電膜はアルミニウム−パラジウム、アルミニウム−シ
リコン、アルミニウム−シリコン−チタンまたはアルミ
ニウム−シリコン−銅の中から選ばれる導電膜からなる
こととする。

【００１３】さらに、上記第１導電膜はクロムからなる
こととする。

【００１４】この液晶表示装置の端子の形成方法におい
ては、完成後に接続端子となる端子部を第１導電膜と第
２導電膜の多層膜で形成し、その上に絶縁膜を形成し、
端子部を絶縁膜から露呈した後第１導電膜上の第２導電
膜を除去するので、絶縁膜形成工程および絶縁膜除去工
程で端子部の第１導電膜が汚染されることがなく、その
後第１導電膜上に形成される第３導電膜が剥がれること
がない。

【００１５】さらに、絶縁膜を除去する工程と端子部の
第２導電膜を除去する工程は、同じレジストを用いるの
で、製造工程が短縮できる。

【００１６】また、第３導電膜は酸化膜である透明導電
膜からなるので、端子の腐蝕を防止することができる。

【００１７】また、信号線も第１導電膜と第２導電膜の
多層膜で同時形成するので、特別な工程を増やすことな
く信号線の断線を防止することができる。

【００１８】さらに、第２導電膜をアルミニウムを主成
分とする導電膜で形成することにより、特別な工程を増
やすことなく信号線の配線抵抗を低減することができ、
信号伝達速度の高速化を図ることができる。

【００１９】さらに、第１導電膜をクロムからなる導電
膜で形成することにより、クロムは透明導電膜からなる
第３導電膜との接着性が良好なので、第３導電膜と第１
導電膜のコンタクト不良が更に改善される。

【００２０】また、絶縁膜をプラズマＣＶＤ装置により
窒化シリコン膜で形成する場合は、第２導電膜をアルミ
ニウム−パラジウム、アルミニウム−シリコン、アルミ
ニウム−シリコン−チタンまたはアルミニウム−シリコ
ン−銅の中から選ばれる導電膜で形成することにより、
絶縁膜形成工程で第２導電膜にヒロックが発生するのを
防止することができる。

【００２１】

【発明の実施の形態】この発明を適用すべきアクティブ
・マトリックス方式のカラー液晶表示装置の液晶表示部
の一画素を図３（要部平面図）で示し、図３のII−II切
断線で切った断面を図４で示す。また、図５（要部平面
図）には、図３に示す画素を複数配置した液晶表示部の
要部を示す。

【００２２】図３〜図５に示すように、液晶表示装置
は、下部透明ガラス基板ＳＵＢ１の内側（液晶側）の表
面上に、薄膜トランジスタＴＦＴおよび透明画素電極Ｉ
ＴＯを有する画素が構成されている。下部透明ガラス基
板ＳＵＢ１はたとえば１．１ｍｍ程度の厚さで構成され
ている。

【００２３】各画素は、隣接する２本の走査信号線（ゲ
ート信号線または水平信号線）ＧＬと、隣接する２本の
映像信号線（ドレイン信号線または垂直信号線）ＤＬと
の交差領域内（４本の信号線で囲まれた領域内）に配置
されている。走査信号線ＧＬは、図３および図５に示す
ように、列方向に延在し、行方向に複数本配置されてい
る。映像信号線ＤＬは、行方向に延在し、列方向に複数
本配置されている。

【００２４】各画素の薄膜トランジスタＴＦＴは、画素
内において３つ（複数）に分割され、薄膜トランジスタ
（分割薄膜トランジスタ）ＴＦＴ１、ＴＦＴ２およびＴ
ＦＴ３で構成されている。薄膜トランジスタＴＦＴ１〜
ＴＦＴ３のそれぞれは、実質的に同一サイズ（チャネル
長と幅が同じ）で構成されている。この分割された薄膜
トランジスタＴＦＴ１〜ＴＦＴ３のそれぞれは、主にゲ
ート電極ＧＴ、絶縁膜ＧＩ、ｉ型（真性、intrinsic、
導電型決定不純物がドープされていない）シリコン（Ｓ
ｉ）からなるｉ型半導体層ＡＳ、一対のソース電極ＳＤ
１およびドレイン電極ＳＤ２で構成されている。なお、
ソース・ドレインは本来その間のバイアス極性によって
決まり、この液晶表示装置の回路ではその極性は動作中
反転するので、ソース・ドレインは動作中入れ替わると
理解されたい。しかし以下の説明でも、便宜上一方をソ
ース、他方をドレインと固定して表現する。

【００２５】前記ゲート電極ＧＴは、図６（所定の製造
工程における要部平面図）に詳細に示すように、走査信
号線ＧＬから行方向（図３および図６において下方向）
に突出するＴ字形状で構成されている（Ｔ字形状に分岐
されている）。つまり、ゲート電極ＧＴは、映像信号線
ＤＬと実質的に平行に延在するように構成されている。
ゲート電極ＧＴは、薄膜トランジスタＴＦＴ１〜ＴＦＴ
３のそれぞれの形成領域まで突出するように構成されて
いる。薄膜トランジスタＴＦＴ１〜ＴＦＴ３のそれぞれ
のゲート電極ＧＴは、一体に（共通ゲート電極として）
構成されており、同一の走査信号線ＧＬに連続して形成
されている。ゲート電極ＧＴは、薄膜トランジスタＴＦ
Ｔの形成領域において大きい段差をなるべく作らないよ
うに、単層の第１導電膜ｇ１で構成する。第１導電膜ｇ
１は、たとえばスパッタで形成されたクロム（Ｃｒ）膜
を用い、１１００Å程度の膜厚で形成する。

【００２６】このゲート電極ＧＴは、図３、図４および
図７に示されているように、ｉ型半導体層ＡＳを完全に
覆うよう（下方からみて）それより大き目に形成され
る。したがって、下部透明ガラス基板ＳＵＢ１の下方に
蛍光灯等のバックライトを取り付けた場合、この不透明
のＣｒゲート電極ＧＴが影となって、半導体層ＡＳには
バックライト光が当たらず、前述した光照射による導電
現象すなわちＴＦＴのオフ特性劣化は起きにくくなる。
なお、ゲート電極ＧＴの本来の大きさは、ソース・ドレ
イン電極ＳＤ１、ＳＤ２間をまたがるに最低限必要な
（ゲート電極とソース・ドレイン電極の位置合わせ余裕
分も含めて）幅を持ち、チャネル幅Ｗを決めるその奥行
き長さはソース・ドレイン電極間の距離（チャネル長）
Ｌとの比、すなわち相互コンダクタンスｇｍを決定する
ファクタＷ／Ｌをいくつにするかによって決められる。

【００２７】この液晶表示装置におけるゲート電極の大
きさはもちろん、上述した本来の大きさよりも大きくさ
れる。

【００２８】ゲート電極ＧＴのゲートおよび遮光の機能
面からだけで考えれば、ゲート電極ＧＴおよびその配線
ＧＬは単一の層で一体に形成してもよく、この場合不透
明導電材料としてＳｉを含有させたＡｌ、純Ａｌ、およ
びＰｄを含有させたＡｌ等を選ぶことができる。

【００２９】前記走査信号線ＧＬは、第１導電膜ｇ１お
よびその上部に設けられた第２導電膜ｇ２からなる複合
膜で構成されている。この走査信号線ＧＬの第１導電膜
ｇ１は、前記ゲート電極ＧＴの第１導電膜ｇ１と同一製
造工程で形成され、かつ一体に構成されている。第２導
電膜ｇ２はたとえばスパッタで形成されたアルミニウム
（Ａｌ）膜を用い、９００〜４０００Å程度の膜厚で形
成する。第２導電膜ｇ２は、走査信号線ＧＬの抵抗値を
低減し、信号伝達速度の高速化（画素の情報の書込特
性）を図ることができるように構成されている。

【００３０】また、走査信号線ＧＬは、第１導電膜ｇ１
の幅寸法に比べて第２導電膜ｇ２の幅寸法を小さく構成
している。すなわち、走査信号線ＧＬは、その側壁の段
差形状をゆるやかにすることができるので、その上層の
絶縁膜ＧＩの表面を平坦化できるように構成されてい
る。

【００３１】絶縁膜ＧＩは、薄膜トランジスタＴＦＴ１
〜ＴＦＴ３のそれぞれのゲート絶縁膜として使用され
る。絶縁膜ＧＩは、ゲート電極ＧＴおよび走査信号線Ｇ
Ｌの上層に形成されている。絶縁膜ＧＩはたとえばプラ
ズマＣＶＤで形成された窒化珪素膜を用い、３０００Å
程度の膜厚で形成する。前述のように、絶縁膜ＧＩの表
面は、薄膜トランジスタＴＦＴ１〜ＴＦＴ３のそれぞれ
の形成領域および走査信号線ＧＬ形成領域において平坦
化されている。

【００３２】ｉ型半導体層ＡＳは、図７（所定の製造工
程における要部平面図）で詳細に示すように、複数に分
割された薄膜トランジスタＴＦＴ１〜ＴＦＴ３のそれぞ
れのチャネル形成領域として使用される。複数に分割さ
れた薄膜トランジスタＴＦＴ１〜ＴＦＴ３のそれぞれの
ｉ型半導体層ＡＳは、画素内において一体に構成されて
いる。すなわち、画素の分割された複数の薄膜トランジ
スタＴＦＴ１〜ＴＦＴ３のそれぞれは、１つの（共通
の）ｉ型半導体層ＡＳの島領域で構成されている。ｉ型
半導体層ＡＳは、非晶質シリコン膜または多結晶シリコ
ン膜で形成し、約１８００Å程度の膜厚で形成する。

【００３３】このｉ型半導体層ＡＳは、供給ガスの成分
を変えてＳｉ₃Ｎ₄からなる絶縁膜ＧＩの形成に連続し
て、同じプラズマＣＶＤ装置で、しかもその装置から外
部に露出することなく形成される。また、オーミックコ
ンタクト用のＰをドープしたＮ⁺型半導体層ｄ０（図
４）も同様に連続して約４００Åの厚さに形成される。
しかる後、下部透明ガラス基板ＳＵＢ１はＣＶＤ装置か
ら外に取り出され、写真処理技術により、Ｎ⁺型半導体
層ｄ０およびｉ型半導体層ＡＳは図３、図４および図７
に示すように独立した島状にパターニングされる。

【００３４】このように、画素の複数に分割された薄膜
トランジスタＴＦＴ１〜ＴＦＴ３のそれぞれのｉ型半導
体層ＡＳを一体に構成することにより、薄膜トランジス
タＴＦＴ１〜ＴＦＴ３のそれぞれに共通のドレイン電極
ＳＤ２がｉ型半導体層ＡＳ（実際には、第１導電膜ｇ１
の膜厚、Ｎ⁺型半導体層ｄ０の膜厚およびｉ型半導体層
ＡＳの膜厚とを加算した膜厚に相当する段差）をドレイ
ン電極ＳＤ２側からｉ型半導体層ＡＳ側に向って１度乗
り越えるだけなので、ドレイン電極ＳＤ２が断線する確
率が低くなり、点欠陥の発生する確率を低減することが
できる。つまり、この液晶表示装置では、ドレイン電極
ＳＤ２がｉ型半導体層ＡＳの段差を乗り越える際に画素
内に発生する点欠陥が３分の１に低減できる。

【００３５】また、この液晶表示装置のレイアウトと異
なるが、ｉ型半導体層ＡＳを映像信号線ＤＬが直接乗り
越え、この乗り越えた部分の映像信号線ＤＬをドレイン
電極ＳＤ２として構成する場合、映像信号線ＤＬ（ドレ
イン電極ＳＤ２）がｉ型半導体層ＡＳを乗り越える際の
断線に起因する線欠陥の発生する確率を低減することが
できる。つまり、画素の複数に分割された薄膜トランジ
スタＴＦＴ１〜ＴＦＴ３のそれぞれのｉ型半導体層ＡＳ
を一体に構成することにより、映像信号線ＤＬ（ドレイ
ン電極ＳＤ２）がｉ型半導体層ＡＳを１度だけしか乗り
越えないためである（実際には、乗り始めと乗り終わり
の２度である）。

【００３６】前記ｉ型半導体層ＡＳは、図３および図７
に詳細に示すように、走査信号線ＧＬと映像信号線ＤＬ
との交差部（クロスオーバ部）の両者間まで延在させて
設けられている。この延在させたｉ型半導体層ＡＳは、
交差部における走査信号線ＧＬと映像信号線ＤＬとの短
絡を低減するように構成されている。

【００３７】画素の複数に分割された薄膜トランジスタ
ＴＦＴ１〜ＴＦＴ３のそれぞれのソース電極ＳＤ１とド
レイン電極ＳＤ２とは、図３、図４および図８（所定の
製造工程における要部平面図）で詳細に示すように、ｉ
型半導体層ＡＳ上にそれぞれ離隔して設けられている。
ソース電極ＳＤ１、ドレイン電極ＳＤ２のそれぞれは、
回路のバイアス極性が変ると、動作上、ソースとドレイ
ンとが入れ替わるように構成されている。つまり、薄膜
トランジスタＴＦＴは、ＦＥＴと同様に双方向性であ
る。

【００３８】ソース電極ＳＤ１、ドレイン電極ＳＤ２の
それぞれは、Ｎ⁺型半導体層ｄ０に接触する下層側か
ら、第１導電膜ｄ１、第２導電膜ｄ２、第３導電膜ｄ３
を順次重ね合わせて構成されている。ソース電極ＳＤ１
の第１導電膜ｄ１、第２導電膜ｄ２および第３導電膜ｄ
３は、ドレイン電極ＳＤ２のそれぞれと同一製造工程で
形成される。

【００３９】第１導電膜ｄ１は、スパッタで形成したク
ロム膜を用い、５００〜１０００Åの膜厚（この液晶表
示装置では、６００Å程度の膜厚）で形成する。クロム
膜は、膜厚を厚く形成するとストレスが大きくなるの
で、２０００Å程度の膜厚を越えない範囲で形成する。
クロム膜は、Ｎ⁺型半導体層ｄ０との接触が良好であ
る。クロム膜は、後述する第２導電膜ｄ２のアルミニウ
ムがＮ⁺型半導体層ｄ０に拡散することを防止する、所
謂バリア層を構成する。第１導電膜ｄ１としては、クロ
ム膜の他に、高融点金属（Ｍｏ、Ｔｉ、Ｔａ、Ｗ）膜、
高融点金属シリサイド（ＭｏＳｉ₂、ＴｉＳｉ₂、ＴａＳ
ｉ₂、ＷＳｉ₂）膜で形成してもよい。

【００４０】第１導電膜ｄ１を写真処理でパターニング
した後、同じ写真処理用マスクであるいは第１導電膜ｄ
１をマスクとしてＮ⁺型半導体層ｄ０が除去される。つ
まり、ｉ型半導体層ＡＳ上に残っていたＮ⁺型半導体層
ｄ０は第１導電膜ｄ１以外の部分がセルフアラインで除
去される。このとき、Ｎ⁺型半導体層ｄ０はその厚さ分
は全て除去されるようエッチされるのでｉ型半導体層Ａ
Ｓも若干その表面部分でエッチされるが、その程度はエ
ッチ時間で制御すればよい。

【００４１】しかる後、第２導電膜ｄ２がアルミニウム
のスパッタリングで３０００〜５５００Åの膜厚（この
液晶表示装置では、３５００Å程度の膜厚）に形成され
る。アルミニウム膜は、クロム膜に比べてストレスが小
さく、厚い膜厚に形成することが可能で、ソース電極Ｓ
Ｄ１、ドレイン電極ＳＤ２および映像信号線ＤＬの抵抗
値を低減するように構成されている。第２導電膜ｄ２
は、薄膜トランジスタＴＦＴの動作速度の高速化および
映像信号線ＤＬの信号伝達速度の高速化を図ることがで
きるように構成されている。つまり、第２導電膜ｄ２
は、画素の書込特性を向上することができる。第２導電
膜ｄ２としては、アルミニウム膜の他に、シリコン（Ｓ
ｉ）や銅（Ｃｕ）やパラジウム（Ｐｄ）を添加物として
含有させたアルミニウム膜で形成してもよい。

【００４２】第２導電膜ｄ２の写真処理技術によるパタ
ーニング後、第３導電膜ｄ３がスパッタで形成された透
明導電膜（ＩＴＯ：ネサ膜）を用い、１０００〜２００
０Åの膜厚（この液晶表示装置では、１２００Å程度の
膜厚）で形成される。この第３導電膜ｄ３は、ソース電
極ＳＤ１、ドレイン電極ＳＤ２および映像信号線ＤＬを
構成するとともに、透明画素電極ＩＴＯを構成するよう
になっている。

【００４３】ソース電極ＳＤ１の第１導電膜ｄ１、ドレ
イン電極ＳＤ２の第１導電膜ｄ１のそれぞれは、上層の
第２導電膜ｄ２および第３導電膜ｄ３に比べてチャネル
形成領域側を大きいサイズで構成している。つまり、第
１導電膜ｄ１は、第１導電膜ｄ１と第２導電膜ｄ２およ
び第３導電膜ｄ３との間の製造工程におけるマスク合せ
ずれが生じても、第２導電膜ｄ２および第３導電膜ｄ３
に比べて大きいサイズ（第１導電膜ｄ１〜第３導電膜ｄ
３のそれぞれのチャネル形成領域側がオンザラインでも
よい）になるように構成されている。ソース電極ＳＤ１
の第１導電膜ｄ１、ドレイン電極ＳＤ２の第１導電膜ｄ
１のそれぞれは、薄膜トランジスタＴＦＴのゲート長Ｌ
を規定するように構成されている。

【００４４】このように、画素の複数に分割された薄膜
トランジスタＴＦＴ１〜ＴＦＴ３において、ソース電極
ＳＤ１、ドレイン電極ＳＤ２のそれぞれの第１導電膜ｄ
１のチャネル形成領域側を第２導電膜ｄ２および第３導
電膜ｄ３に比べて大きいサイズで構成することにより、
ソース電極ＳＤ１、ドレイン電極ＳＤ２のそれぞれの第
１導電膜ｄ１間の寸法で、薄膜トランジスタＴＦＴのゲ
ート長Ｌを規定することができる。第１導電膜ｄ１間の
離隔寸法（ゲート長Ｌ）は、加工精度（パターンニング
精度）で規定することができるので、薄膜トランジスタ
ＴＦＴ１〜ＴＦＴ３のそれぞれのゲート長Ｌを均一にす
ることができる。

【００４５】ソース電極ＳＤ１は、前記のように、透明
画素電極ＩＴＯに接続されている。ソース電極ＳＤ１
は、ｉ型半導体層ＡＳの段差形状（第１導電膜ｇ１の膜
厚、Ｎ⁺型半導体層ｄ０の膜厚およびｉ型半導体層ＡＳ
の膜厚とを加算した膜厚に相当する段差）に沿って構成
されている。具体的には、ソース電極ＳＤ１は、ｉ型半
導体層ＡＳの段差形状に沿って形成された第１導電膜ｄ
１と、この第１導電膜ｄ１の上部にそれに比べて透明画
素電極ＩＴＯと接続される側を小さいサイズで形成した
第２導電膜ｄ２と、この第２導電膜から露出する第１導
電膜ｄ１に接続された第３導電膜ｄ３とで構成されてい
る。ソース電極ＳＤ１の第１導電膜ｄ１は、Ｎ⁺型半導
体層ｄ０との接着性が良好であり、かつ主に第２導電膜
ｄ２からの拡散物に対するバリア層として構成されてい
る。ソース電極ＳＤ１の第２導電膜ｄ２は、第１導電膜
ｄ１のクロム膜がストレスの増大から厚く形成できず、
ｉ型半導体層ＡＳの段差形状を乗り越えられないので、
このｉ型半導体層ＡＳを乗り越えるために構成されてい
る。つまり、第２導電膜ｄ２は、厚く形成することでス
テップカバレッジを向上している。第２導電膜ｄ２は、
厚く形成できるので、ソース電極ＳＤ１の抵抗値（ドレ
イン電極ＳＤ２や映像信号線ＤＬについても同様）の低
減に大きく寄与している。第３導電膜ｄ３は、第２導電
膜ｄ２のｉ型半導体層ＡＳに起因する段差形状を乗り越
えることができないので、第２導電膜ｄ２のサイズを小
さくすることで露出する第１導電膜ｄ１に接続するよう
に構成されている。第１導電膜ｄ１と第３導電膜ｄ３と
は、接着性が良好であるばかりか、両者間の接続部の段
差形状が小さいので、確実に接続することができる。

【００４６】このように、薄膜トランジスタＴＦＴのソ
ース電極ＳＤ１を、少なくともｉ型半導体層ＡＳに沿っ
て形成されたバリア層としての第１導電膜ｄ１と、この
第１導電膜ｄ１の上部に形成され、第１導電膜ｄ１に比
べて比抵抗値が小さく、かつ第１導電膜ｄ１に比べて小
さいサイズの第２導電膜ｄ２とで構成し、この第２導電
膜ｄ２から露出する第１導電膜ｄ１に透明画素電極ＩＴ
Ｏである第３導電膜ｄ３を接続することにより、薄膜ト
ランジスタＴＦＴと透明画素電極ＩＴＯとを確実に接続
することができるので、断線に起因する点欠陥を低減す
ることができる。しかも、ソース電極ＳＤ１は、第１導
電膜ｄ１によるバリア効果で、抵抗値の小さい第２導電
膜ｄ２（アルミニウム膜）を用いることができるので、
抵抗値を低減することができる。

【００４７】ドレイン電極ＳＤ２は、映像信号線ＤＬと
一体に構成されており、同一製造工程で形成されてい
る。ドレイン電極ＳＤ２は、映像信号線ＤＬと交差する
列方向に突出したＬ字形状で構成されている。つまり、
画素の複数に分割された薄膜トランジスタＴＦＴ１〜Ｔ
ＦＴ３のそれぞれのドレイン電極ＳＤ２は、同一の映像
信号線ＤＬに接続されている。

【００４８】前記透明画素電極ＩＴＯは、各画素毎に設
けられており、液晶表示部の画素電極の一方を構成す
る。透明画素電極ＩＴＯは、画素の複数に分割された薄
膜トランジスタＴＦＴ１〜ＴＦＴ３のそれぞれに対応し
て３つの透明画素電極（分割透明画素電極）ＩＴＯ１、
ＩＴＯ２およびＩＴＯ３に分割されている。透明画素電
極ＩＴＯ１は、薄膜トランジスタＴＦＴ１のソース電極
ＳＤ１に接続されている。透明画素電極ＩＴＯ２は、薄
膜トランジスタＴＦＴ２のソース電極ＳＤ１に接続され
ている。透明画素電極ＩＴＯ３は、薄膜トランジスタＴ
ＦＴ３のソース電極ＳＤ１に接続されている。

【００４９】透明画素電極ＩＴＯ１〜ＩＴＯ３のそれぞ
れは、薄膜トランジスタＴＦＴ１〜ＴＦＴ３のそれぞれ
と同様に、実質的に同一サイズで構成されている。透明
画素電極ＩＴＯ１〜ＩＴＯ３のそれぞれは、薄膜トラン
ジスタＴＦＴ１〜ＴＦＴ３のそれぞれのｉ型半導体層Ａ
Ｓを一体に構成してある（分割されたそれぞれの薄膜ト
ランジスタＴＦＴを一個所に集中的に配置してある）の
で、Ｌ字形状で構成している。

【００５０】このように、隣接する２本の走査信号線Ｇ
Ｌと隣接する２本の映像信号線ＤＬとの交差領域内に配
置された画素の薄膜トランジスタＴＦＴを複数の薄膜ト
ランジスタＴＦＴ１〜ＴＦＴ３に分割し、この複数に分
割された薄膜トランジスタＴＦＴ１〜ＴＦＴ３のそれぞ
れに複数に分割した透明画素電極ＩＴＯ１〜ＩＴＯ３の
それぞれを接続することにより、画素の分割された一部
分（たとえば、薄膜トランジスタＴＦＴ１）が点欠陥に
なるだけで、画素の全体としては点欠陥でなくなる（薄
膜トランジスタＴＦＴ２およびＴＦＴ３が点欠陥でな
い）ので、画素全体としての点欠陥を低減することがで
きる。

【００５１】また、前記画素の分割された一部の点欠陥
は、画素の全体の面積に比べて小さい（この液晶表示装
置の場合、画素の３分の１の面積）ので、前記点欠陥を
見にくくすることができる。

【００５２】また、前記画素の分割された透明画素電極
ＩＴＯ１〜ＩＴＯ３のそれぞれを実質的に同一サイズで
構成することにより、画素内の点欠陥の面積を均一にす
ることができる。

【００５３】また、前記画素の分割された透明画素電極
ＩＴＯ１〜ＩＴＯ３のそれぞれを実質的に同一サイズで
構成することにより、透明画素電極ＩＴＯ１〜ＩＴＯ３
のそれぞれと共通透明画素電極ＩＴＯとで構成されるそ
れぞれの液晶容量（Ｃpix）と、この透明画素電極ＩＴ
Ｏ１〜ＩＴＯ３のそれぞれに付加される透明画素電極Ｉ
ＴＯ１〜ＩＴＯ３とゲート電極ＧＴとの重ね合せで生じ
る重ね合せ容量（Ｃgs）とを均一にすることができる。
つまり、透明画素電極ＩＴＯ１〜ＩＴＯ３のそれぞれは
液晶容量および重ね合せ容量を均一にすることができる
ので、この重ね合せ容量に起因する液晶ＬＣの液晶分子
に印加されようとする直流成分を均一とすることがで
き、この直流成分を相殺する方法を採用した場合、各画
素の液晶にかかる直流成分のばらつきを小さくすること
ができる。

【００５４】薄膜トランジスタＴＦＴおよび透明画素電
極ＩＴＯ上には、保護膜ＰＳＶ１が設けられている。保
護膜ＰＳＶ１は、主に薄膜トランジスタＴＦＴを湿気等
から保護するために形成されており、透明性が高くしか
も耐湿性の良いものを使用する。保護膜ＰＳＶ１は、た
とえばプラズマＣＶＤで形成した酸化珪素膜や窒化珪素
膜で形成されており、５０００〜１１０００Åの膜厚
（この液晶表示装置では、８０００Å程度の膜厚）で形
成する。

【００５５】薄膜トランジスタＴＦＴ上の保護膜ＰＳＶ
１の上部には、外部光がチャネル形成領域として使用さ
れるｉ型半導体層ＡＳに入射されないように、遮蔽膜Ｌ
Ｓが設けられている。図３に示すように、遮蔽膜ＬＳ
は、点線で囲まれた領域内に構成されている。遮蔽膜Ｌ
Ｓは、光に対する遮蔽性が高い、たとえばアルミニウム
膜やクロム膜等で形成されており、スパッタで１０００
Å程度の膜厚に形成する。

【００５６】したがって、薄膜トランジスタＴＦＴ１〜
ＴＦＴ３の共通半導体層ＡＳは上下にある遮光膜ＬＳお
よび大き目のゲート電極ＧＴによってサンドイッチにさ
れ、外部の自然光やバックライト光が当たらなくなる。
遮光膜ＬＳとゲート電極ＧＴは半導体層ＡＳより大き目
でほぼそれと相似形に形成され、両者の大きさはほぼ同
じとされる（図では境界線が判るようゲート電極ＧＴを
遮光膜ＬＳより小さ目に描いている）。

【００５７】なお、バックライトを上部透明ガラス基板
ＳＵＢ２側に取り付け、下部透明ガラス基板ＳＵＢ１を
観察側（外部露出側）とすることもでき、この場合は遮
光膜ＬＳはバックライト光の、ゲート電極ＧＴは自然光
の遮光体として働く。

【００５８】薄膜トランジスタＴＦＴは、ゲート電極Ｇ
Ｔに正のバイアスを印加すると、ソース−ドレイン間の
チャネル抵抗が小さくなり、バイアスを零にすると、チ
ャネル抵抗は大きくなるように構成されている。つま
り、薄膜トランジスタＴＦＴは、透明画素電極ＩＴＯに
印加される電圧を制御するように構成されている。

【００５９】液晶ＬＣは、下部透明ガラス基板ＳＵＢ１
と上部透明ガラス基板ＳＵＢ２との間に形成された空間
内に、液晶分子の向きを設定する下部配向膜ＯＲＩ１お
よび上部配向膜ＯＲＩ２に規定され、封入されている。

【００６０】下部配向膜ＯＲＩ１は、下部透明ガラス基
板ＳＵＢ１側の保護膜ＰＳＶ１の上部に形成される。

【００６１】上部透明ガラス基板ＳＵＢ２の内側（液晶
側）の表面には、カラーフィルタＦＩＬ、保護膜ＰＳＶ
２、共通透明画素電極（ＣＯＭ）ＩＴＯおよび前記上部
配向膜ＯＲＩ２が順次積層して設けられている。

【００６２】前記共通透明画素電極ＩＴＯは、下部透明
ガラス基板ＳＵＢ１側に画素毎に設けられた透明画素電
極ＩＴＯに対向し、隣接する他の共通透明画素電極ＩＴ
Ｏと一体に構成されている。この共通透明画素電極ＩＴ
Ｏには、コモン電圧Ｖcomが印加されるように構成され
ている。コモン電圧Ｖcomは、映像信号線ＤＬに印加さ
れるロウレベルの駆動電圧Ｖｄminとハイレベルの駆動
電圧Ｖｄmaxとの中間電位である。

【００６３】カラーフィルタＦＩＬは、アクリル樹脂等
の樹脂材料で形成される染色基材に染料を着色して構成
されている。カラーフィルタＦＩＬは、画素に対向する
位置に各画素ごとに構成され、染め分けられている。す
なわち、カラーフィルタＦＩＬは、画素と同様に、隣接
する２本の走査信号線ＧＬと隣接する２本の映像信号線
ＤＬとの交差領域内に構成されている。各画素は、カラ
ーフィルタＦＩＬの個々の所定色フィルタ内において、
複数に分割されている。

【００６４】カラーフィルタＦＩＬは、つぎのように形
成することができる。まず、上部透明ガラス基板ＳＵＢ
２の表面に染色基材を形成し、フォトリソグラフィ技術
で赤色フィルタ形成領域以外の染色基材を除去する。こ
の後、染色基材を赤色染料で染め、固着処理を施し、赤
色フィルタＲを形成する。次に、同様な工程を施すこと
によって、緑色フィルタＧ、青色フィルタＢを順次形成
する。

【００６５】このように、カラーフィルタＦＩＬの各色
フィルタを各画素と対向する交差領域内に形成すること
により、カラーフィルタＦＩＬの各色フィルタ間に、走
査信号線ＧＬ、映像信号線ＤＬのそれぞれが存在するの
で、それらの存在に相当する分、各画素とカラーフィル
タＦＩＬの各色フィルタとの位置合せ余裕寸法を確保す
る（位置合せマ−ジンを大きくする）ことができる。さ
らに、カラーフィルタＦＩＬの各色フィルタを形成する
際に、異色フィルタ間の位置合せ余裕寸法を確保するこ
とができる。

【００６６】すなわち、この液晶表示装置では、隣接す
る２本の走査信号線ＧＬと隣接する２本の映像信号線Ｄ
Ｌとの交差領域内に画素を構成し、この画素を複数に分
割し、この画素に対向する位置にカラーフィルタＦＩＬ
の各色フィルタを形成することにより、前述の点欠陥を
低減することができるとともに、各画素と各色フィルタ
との位置合せ余裕寸法を確保することができる。

【００６７】保護膜ＰＳＶ２は、前記カラーフィルタＦ
ＩＬを異なる色に染め分けた染料が液晶ＬＣに漏れるこ
とを防止するために設けられている。保護膜ＰＳＶ２
は、たとえばアクリル樹脂、エポキシ樹脂等の透明樹脂
材料で形成されている。

【００６８】この液晶表示装置は、下部透明ガラス基板
ＳＵＢ１側、上部透明ガラス基板ＳＵＢ２側のそれぞれ
の層を別々に形成し、その後下部透明ガラス基板ＳＵＢ
１と上部透明ガラス基板ＳＵＢ２とを重ね合せ、両者間
に液晶ＬＣを封入することによって組み立てられる。

【００６９】前記液晶表示部の各画素は、図５に示すよ
うに、走査信号線ＧＬが延在する方向と同一列方向に複
数配置され、画素列Ｘ₁，Ｘ₂，Ｘ₃，Ｘ₄，…のそれぞれ
を構成している。各画素列Ｘ₁，Ｘ₂，Ｘ₃，Ｘ₄，…のそ
れぞれの画素は、薄膜トランジスタＴＦＴ１〜ＴＦＴ３
および透明画素電極ＩＴＯ１〜ＩＴＯ３の配置位置を同
一に構成している。つまり、画素列Ｘ₁，Ｘ₃，…のそれ
ぞれの画素は、薄膜トランジスタＴＦＴ１〜ＴＦＴ３の
配置位置を左側、透明画素電極ＩＴＯ１〜ＩＴＯ３の配
置位置を右側に構成している。画素列Ｘ₁，Ｘ₃，…のそ
れぞれの行方向の次段の画素列Ｘ₂，Ｘ₄，…のそれぞれ
の画素は、画素列Ｘ₁，Ｘ₃，…のそれぞれの画素を前記
映像信号線ＤＬに対して線対称で配置した画素で構成さ
れている。すなわち、画素列Ｘ₂，Ｘ₄，…のそれぞれの
画素は、薄膜トランジスタＴＦＴ１〜ＴＦＴ３の配置位
置を右側、透明画素電極ＩＴＯ１〜ＩＴＯ３の配置位置
を左側に構成している。そして、画素列Ｘ₂，Ｘ₄，…の
それぞれの画素は、画素列Ｘ₁，Ｘ₃，…のそれぞれの画
素に対し、列方向に半画素間隔移動させて（ずらして）
配置されている。つまり、画素列Ｘの各画素間隔を１．
０（１．０ピッチ）とすると、次段の画素列Ｘは、各画
素間隔を１．０とし、前段の画素列Ｘに対して列方向に
０．５画素間隔（０．５ピッチ）ずれている。各画素間
を行方向に延在する映像信号線ＤＬは、各画素列Ｘ間に
おいて、半画素間隔分（０．５ピッチ分）列方向に延在
するように構成されている。

【００７０】このように、液晶表示部において、薄膜ト
ランジスタＴＦＴおよび透明画素電極ＩＴＯの配置位置
が同一の画素を列方向に複数配置して画素列Ｘを構成
し、画素列Ｘの次段の画素列Ｘを、前段の画素列Ｘの画
素を映像信号線ＤＬに対して線対称で配置した画素で構
成し、次段の画素列を前段の画素列に対して半画素間隔
移動させて構成することにより、図９（画素とカラーフ
ィルタとを重ね合せた状態における要部平面図）で示す
ように、前段の画素列Ｘの所定色フィルタが形成された
画素（たとえば、画素列Ｘ₃の赤色フィルタＲが形成さ
れた画素）と次段の画素列Ｘの同一色フィルタが形成さ
れた画素（たとえば、画素列Ｘ₄の赤色フィルタＲが形
成された画素）とを１．５画素間隔（１．５ピッチ）離
隔することができる。つまり、前段の画素列Ｘの画素
は、最っとも近傍の次段の画素列の同一色フィルタが形
成された画素と常時１．５画素間隔分離隔するように構
成されており、カラーフィルタＦＩＬはＲＧＢの三角形
配置構造を構成できるようになっている。カラーフィル
タＦＩＬのＲＧＢの三角形配置構造は、各色の混色を良
くすることができるので、カラー画像の解像度を向上す
ることができる。

【００７１】また、映像信号線ＤＬは、各画素列Ｘ間に
おいて、半画素間隔分しか列方向に延在しないので、隣
接する映像信号線ＤＬと交差しなくなる。したがって、
映像信号線ＤＬの引き回しをなくしその占有面積を低減
することができ、又映像信号線ＤＬの迂回をなくし多層
配線構造を廃止することができる。

【００７２】この液晶表示部の構成を回路的に示すと、
図１０（液晶表示部の等価回路図）に示すようになる。
図１０に示すＸｉＧ，Ｘｉ＋１Ｇ，…は、緑色フィルタ
Ｇが形成される画素に接続された映像信号線ＤＬであ
る。ＸｉＢ，Ｘｉ＋１Ｂ，…は、青色フィルタＢが形成
される画素に接続された映像信号線ＤＬである。Ｘｉ＋
１Ｒ，Ｘｉ＋２Ｒ，…は、赤色フィルタＲが形成される
画素に接続された映像信号線ＤＬである。これらの映像
信号線ＤＬは、映像信号駆動回路で選択される。Ｙｉは
前記図５および図９に示す画素列Ｘ₁を選択する走査信
号線ＧＬである。同様に、Ｙｉ＋１，Ｙｉ＋２，…のそ
れぞれは、画素列Ｘ₂，Ｘ₃，…のそれぞれを選択する走
査信号線ＧＬである。これらの走査信号線ＧＬは、垂直
走査回路に接続されている。

【００７３】前記図４の中央部は一画素部分の断面を示
しているが、左側は下部透明ガラス基板ＳＵＢ１および
上部透明ガラス基板ＳＵＢ２の左側縁部分で外部引出配
線の存在する部分の断面を示している。右側は、透明ガ
ラス基板ＳＵＢ１およびＳＵＢ２の右側縁部分で外部引
出配線の存在しない部分の断面を示している。

【００７４】図４の左側、右側のそれぞれに示すシール
材ＳＬは、液晶ＬＣを封止するように構成されており、
液晶封入口（図示していない）を除く透明ガラス基板Ｓ
ＵＢ１およびＳＵＢ２の縁周囲全体に沿って形成されて
いる。シール材ＳＬは、たとえばエポキシ樹脂で形成さ
れている。

【００７５】前記上部透明ガラス基板ＳＵＢ２側の共通
透明画素電極ＩＴＯは、少なくとも一個所において、銀
ペースト材ＳＩＬによって、下部透明ガラス基板ＳＵＢ
１側に形成された外部引出配線に接続されている。この
外部引出配線は、前述したゲート電極ＧＴ、ソース電極
ＳＤ１、ドレイン電極ＳＤ２のそれぞれと同一製造工程
で形成される。

【００７６】前記配向膜ＯＲＩ１およびＯＲＩ２、透明
画素電極ＩＴＯ、共通透明画素電極ＩＴＯ、保護膜ＰＳ
Ｖ１およびＰＳＶ２、絶縁膜ＧＩのそれぞれの層は、シ
ール材ＳＬの内側に形成される。偏光板ＰＯＬは、下部
透明ガラス基板ＳＵＢ１、上部透明ガラス基板ＳＵＢ２
のそれぞれの外側の表面に形成されている。

【００７７】図１１はこの発明を適用すべき他のアクテ
ィブ・マトリックス方式のカラー液晶表示装置の液晶表
示部の画素の要部およびシール部周辺部の断面図、図１
２は図１１に示した液晶表示装置の液晶表示部の一画素
を示す要部平面図、図１３は図１２のＡ−Ａ切断線で切
った部分の断面図、図１４は図１２に示す画素を複数配
置した液晶表示部の要部平面図、図１５〜図１７は図１
２に示す画素の所定の製造工程における要部平面図、図
１８は図１４に示す画素とカラーフィルタとを重ね合せ
た状態における要部平面図である。

【００７８】この液晶表示装置においては、液晶表示部
の各画素の開口率を向上することができるとともに、液
晶にかかる直流成分を小さくし、液晶表示部の点欠陥を
低減しかつ黒むらを低減することができる。

【００７９】この液晶表示装置は、図１２に示すよう
に、液晶表示部の各画素内のｉ型半導体層ＡＳを薄膜ト
ランジスタＴＦＴ１〜ＴＦＴ３毎に分割して構成されて
いる。つまり、画素の複数に分割された薄膜トランジス
タＴＦＴ１〜ＴＦＴ３のそれぞれは、独立したｉ型半導
体層ＡＳの島領域で構成されている。

【００８０】また、薄膜トランジスタＴＦＴ１〜ＴＦＴ
３のそれぞれに接続される透明画素電極ＩＴＯ１〜ＩＴ
Ｏ３のそれぞれは、薄膜トランジスタＴＦＴ１〜ＴＦＴ
３と接続される辺と反対側の辺において、行方向の次段
の走査信号線ＧＬと重ね合わされている。この重ね合せ
は、透明画素電極ＩＴＯ１〜ＩＴＯ３のそれぞれを一方
の電極とし、次段の走査信号線ＧＬを他方の電極とする
保持容量素子（静電容量素子）Ｃaddを構成する。この
保持容量素子Ｃaddの誘電体膜は、薄膜トランジスタＴ
ＦＴのゲート絶縁膜として使用される絶縁膜ＧＩと同一
層で構成されている。

【００８１】ゲート電極ＧＴは、図３等に示した液晶表
示装置と同様、ｉ型半導体層ＡＳより大き目に形成され
るが、この液晶表示装置では薄膜トランジスタＴＦＴ１
〜ＴＦＴ３が独立したｉ型半導体層ＡＳごとに形成され
ているため、各薄膜トランジスタＴＦＴごとに大き目の
パターンが形成される。

【００８２】また、上部透明ガラス基板ＳＵＢ２の走査
信号線ＧＬ、映像信号線ＤＬ、薄膜トランジスタＴＦＴ
に対応する部分にブラックマトリックスパターンＢＭが
設けられているから、画素の輪郭が明瞭になるので、コ
ントラストが向上するとともに、外部の自然光が薄膜ト
ランジスタＴＦＴに当たるのを防止することができる。

【００８３】図１２に記載される画素の等価回路を図１
９（等価回路図）に示す。図１９において、前述と同様
に、Ｃgsは薄膜トランジスタＴＦＴのゲート電極ＧＴお
よびソース電極ＳＤ１で形成される重ね合せ容量であ
る。重ね合せ容量Ｃgsの誘電体膜は絶縁膜ＧＩである。
Ｃpixは透明画素電極ＩＴＯ（ＰＩＸ）および共通透明
画素電極ＩＴＯ（ＣＯＭ）間で形成される液晶容量であ
る。液晶容量Ｃpixの誘電体膜は液晶ＬＣ、保護膜ＰＳ
Ｖ１および配向膜ＯＲＩ１、ＯＲＩ２である。Ｖlcは中
点電位である。

【００８４】前記保持容量素子Ｃaddは、薄膜トランジ
スタＴＦＴがスイッチングするとき、中点電位（画素電
極電位）Ｖlcに対するゲート電位変化ΔＶgの影響を低
減するように働く。この様子を式で表すと次式となる。

【００８５】

【数１】 ΔＶlc＝{(Ｃgs／(Ｃgs＋Ｃadd＋Ｃpix)}×ΔＶg ここで、ΔＶlcはΔＶgによる中点電位の変化分を表わ
す。この変化分ΔＶlcは液晶に加わる直流成分の原因と
なるが、保持容量素子Ｃaddの保持容量を大きくすれば
する程その値を小さくすることができる。また、保持容
量素子Ｃaddは放電時間を長くする作用もあり、薄膜ト
ランジスタＴＦＴがオフした後の映像情報を長く蓄積す
る。液晶ＬＣに印加される直流成分の低減は、液晶ＬＣ
の寿命を向上し、液晶表示画面の切り替え時に前の画像
が残るいわゆる焼き付きを低減することができる。

【００８６】上述したように、ゲート電極ＧＴは半導体
層ＡＳを完全に覆うよう大きくされている分、ソース・
ドレイン電極ＳＤ１、ＳＤ２とのオーバラップ面積が増
え、したがって寄生容量Ｃgsが大きくなり中点電位Ｖlc
はゲート（走査）信号Ｖgの影響を受け易くなるという
逆効果が生じる。しかし、保持容量素子Ｃaddを設ける
ことによりこのデメリットも解消することができる。

【００８７】また、２本の走査信号線ＧＬと２本の映像
信号線ＤＬとの交差領域内に画素を有する液晶表示装置
において、前記２本の走査信号線ＧＬのうちの一方の走
査信号線ＧＬで選択される画素の薄膜トランジスタＴＦ
Ｔを複数に分割し、この分割された薄膜トランジスタＴ
ＦＴ１〜ＴＦＴ３のそれぞれに透明画素電極ＩＴＯを複
数に分割したそれぞれ（ＩＴＯ１〜ＩＴＯ３）を接続
し、この分割された透明画素電極ＩＴＯ１〜ＩＴＯ３の
それぞれにこの画素電極ＩＴＯを一方の電極とし前記２
本の走査信号線ＧＬのうちの他方の走査信号線ＧＬを容
量電極線として用いて他方の電極とする保持容量素子Ｃ
addを構成することにより、前述のように、画素の分割
された一部分が点欠陥になるだけで、画素の全体として
は点欠陥でなくなるので、画素の点欠陥を低減すること
ができるとともに、前記保持容量素子Ｃaddで液晶ＬＣ
に加わる直流成分を低減することができるので、液晶Ｌ
Ｃの寿命を向上することができる。とくに、画素を分割
することにより、薄膜トランジスタＴＦＴのゲート電極
ＧＴとソース電極ＳＤ１またはドレイン電極ＳＤ２との
短絡に起因する点欠陥を低減することができるととも
に、透明画素電極ＩＴＯ１〜ＩＴＯ３のそれぞれと保持
容量素子Ｃaddの他方の電極（容量電極線）との短絡に
起因する点欠陥を低減することができる。後者側の点欠
陥はこの液晶表示装置の場合３分の１になる。この結
果、前記画素の分割された一部の点欠陥は、画素の全体
の面積に比べて小さいので、前記点欠陥を見にくくする
ことができる。

【００８８】前記保持容量素子Ｃaddの保持容量は、画
素の書込特性から、液晶容量Ｃpixに対して４〜８倍
（４・Ｃpix＜Ｃadd＜８・Ｃpix）、重ね合せ容量Ｃgsに
対して８〜３２倍（８・Ｃgs＜Ｃadd＜３２・Ｃgs）程度
の値に設定する。

【００８９】また、前記走査信号線ＧＬを第１導電膜
（クロム膜）ｇ１に第２導電膜（アルミニウム膜）ｇ２
を重ね合せた複合膜で構成し、前記保持容量素子Ｃadd
の他方の電極つまり容量電極線の分岐された部分を前記
複合膜のうちの一層の第１導電膜ｇ１からなる単層膜で
構成することにより、走査信号線ＧＬの抵抗値を低減
し、書込特性を向上することができるとともに、保持容
量素子Ｃaddの他方の電極に基づく段差部に沿って確実
に保持容量素子Ｃaddの一方の電極（透明画素電極ＩＴ
Ｏ）を絶縁膜ＧＩ上に接着させることができるので、保
持容量素子Ｃaddの一方の電極の断線を低減することが
できる。

【００９０】また、保持容量素子Ｃaddの他方の電極を
単層の第１導電膜ｇ１で構成し、アルミニウム膜である
第２導電膜ｇ２を構成しないことにより、アルミニウム
膜のヒロックによる保持容量素子Ｃaddの他方の電極と
一方の電極との短絡を防止することができる。

【００９１】前記保持容量素子Ｃaddを構成するために
重ね合わされる透明画素電極ＩＴＯ１〜ＩＴＯ３のそれ
ぞれと容量電極線の分岐された部分との間の一部には、
前記ソース電極ＳＤ１と同様に、分岐された部分の段差
形状を乗り越える際に透明画素電極ＩＴＯが断線しない
ように、第１導電膜ｄ１および第２導電膜ｄ２で構成さ
れた島領域が設けられている。この島領域は、透明画素
電極ＩＴＯの面積（開口率）を低下しないように、でき
る限り小さく構成する。

【００９２】このように、前記保持容量素子Ｃaddの一
方の電極とその誘電体膜として使用される絶縁膜ＧＩと
の間に、第１導電膜ｄ１とその上に形成された第１導電
膜ｄ１に比べて比抵抗値が小さくかつサイズが小さい第
２導電膜ｄ２とで形成された下地層を構成し、前記一方
の電極（第３導電膜ｄ３）を前記下地層の第２導電膜ｄ
２から露出する第１導電膜ｄ１に接続することにより、
保持容量素子Ｃaddの他方の電極に基づく段差部に沿っ
て確実に保持容量素子Ｃaddの一方の電極を接着させる
ことができるので、保持容量素子Ｃaddの一方の電極の
断線を低減することができる。

【００９３】前記画素の透明画素電極ＩＴＯに保持容量
素子Ｃaddを設けた液晶表示装置の液晶表示部は、図２
１（液晶表示部を示す等価回路図）に示すように構成さ
れている。液晶表示部は、画素、走査信号線ＧＬおよび
映像信号線ＤＬを含む単位基本パターンの繰返しで構成
されている。容量電極線として使用される最終段の走査
信号線ＧＬ（または初段の走査信号線ＧＬ）は、図２１
に示すように、共通透明画素電極（Ｖcom）ＩＴＯに接
続する。共通透明画素電極ＩＴＯは、前記図４に示すよ
うに、液晶表示装置の周縁部において銀ペースト材ＳＬ
によって外部引出配線に接続されている。しかも、この
外部引出配線の一部の導電層（ｇ１およびｇ２）は走査
信号線ＧＬと同一製造工程で構成されている。この結
果、最終段の走査信号線ＧＬ（容量電極線）は、共通透
明画素電極ＩＴＯに簡単に接続することができる。

【００９４】このように、容量電極線の最終段を前記画
素の共通透明画素電極（Ｖcom）ＩＴＯに接続すること
により、最終段の容量電極線は外部引出配線の一部の導
電層と一体に構成することができ、しかも共通透明画素
電極ＩＴＯは前記外部引出配線に接続されているので、
簡単な構成で最終段の容量電極線を共通透明画素電極Ｉ
ＴＯに接続することができる。

【００９５】また、液晶表示装置は、先に本願出願人に
よって出願された特願昭62−95125号に記載される直流
相殺方式（ＤＣキャンセル方式）に基づき、図２０（タ
イムチャート）に示すように、走査信号線ＤＬの駆動電
圧を制御することによって、さらに液晶ＬＣに加わる直
流成分を低減することができる。図２０において、Ｖｉ
は任意の走査信号線ＧＬの駆動電圧、Ｖｉ＋１はその次
段の走査信号線ＧＬの駆動電圧である。Ｖｅｅは走査信
号線ＧＬに印加されるロウレベルの駆動電圧Ｖｄmin、
Ｖｄｄは走査信号線ＧＬに印加されるハイレベルの駆動
電圧Ｖｄmaxである。各時刻ｔ＝ｔ₁〜ｔ₄における中点
電位Ｖlc（図１９参照）の電圧変化分△Ｖ₁〜△Ｖ₄は、
画素の合計の容量（Ｃgs＋Ｃpix＋Ｃadd）をＣとする
と、次式のようになる。

【００９６】

【数２】△Ｖ₁＝−(Ｃgs／Ｃ)・Ｖ２

【００９７】

【数３】 △Ｖ₂＝＋(Ｃgs／Ｃ)・(Ｖ１＋Ｖ２)−(Ｃadd／Ｃ)・Ｖ２

【００９８】

【数４】 △Ｖ₃＝−(Ｃgs／Ｃ)・Ｖ１＋(Ｃadd／Ｃ)・(Ｖ１＋Ｖ２)

【００９９】

【数５】△Ｖ₄＝−(Ｃadd／Ｃ)・Ｖ１ ここで、走査信号線ＧＬに印加される駆動電圧が充分で
あれば（下記［注］参照）、液晶ＬＣに加わる直流電圧
は、次式で表される。

【０１００】

【数６】 △Ｖ₃＋△Ｖ₄＝(Ｃadd・Ｖ２−Ｃgs・Ｖ１)／Ｃ このため、Ｃadd・Ｖ２＝Ｃgs・Ｖ１とすると、液晶ＬＣ
に加わる直流電圧は０になる。

【０１０１】［注］時刻ｔ₁、ｔ₂で走査線Ｖｉの変化分
が中点電位Ｖlcに影響を及ぼすが、ｔ₂〜ｔ₃の期間に中
点電位Ｖlcは信号線Ｘｉを通じて映像信号電位と同じ電
位にされる（映像信号の十分な書き込み）。液晶ＬＣに
かかる電位は薄膜トランジスタＴＦＴがオフした直後の
電位でほぼ決定される（薄膜トランジスタＴＦＴのオフ
期間がオン期間より圧倒的に長い）。したがって、液晶
ＬＣにかかる直流分の計算は、期間ｔ₁〜ｔ₃はほぼ無視
でき、薄膜トランジスタＴＦＴがオフ直後の電位、すな
わち時刻ｔ₃、ｔ₄における過渡時の影響を考えればよ
い。なお、映像信号Ｖｉはフレームごと、あるいはライ
ンごとに極性が反転し、映像信号そのものによる直流分
は零とされている。

【０１０２】つまり、直流相殺方式は、重ね合せ容量Ｃ
gsによる中点電位Ｖlcの引き込みによる低下分を、保持
容量素子Ｃaddおよび次段の走査信号線ＧＬ（容量電極
線）に印加される駆動電圧によって押し上げ、液晶ＬＣ
に加わる直流成分を極めて小さくすることができる。こ
の結果、液晶表示装置は液晶ＬＣの寿命を向上すること
ができる。もちろん、遮光効果を上げるためにゲートＧ
Ｔを大きくした場合、それに伴って保持容量素子Ｃadd
の保持容量を大きくすればよい。

【０１０３】この直流相殺方式は、図２２（液晶表示部
を示す等価回路図）で示すように、初段の走査信号線Ｇ
Ｌ（または容量電極線）を最終段の容量電極線（または
走査信号線ＧＬ）に接続することによって採用すること
ができる。図２２には便宜上４本の走査信号線ＧＬしか
記載されていないが、実際には数百程度の走査信号線Ｇ
Ｌが配置されている。初段の走査信号線ＧＬと最終段の
容量電極線との接続は、液晶表示部内の内部配線あるい
は外部引出配線によって行なう。

【０１０４】このように、液晶表示装置は、初段の走査
信号線ＧＬを最終段の容量電極線に接続することによ
り、走査信号線ＧＬおよび容量電極線の全べてを垂直走
査回路に接続することができるので、直流相殺方式（Ｄ
Ｃキャンセル方式）を採用することができる。この結
果、液晶ＬＣに加わる直流成分を低減することができる
ので、液晶ＬＣの寿命を向上することができる。

【０１０５】図１、図２によりこの発明に係るアクティ
ブ・マトリックス方式のカラー液晶表示装置の製造方法
について説明する。まず、図１(ａ)に示すように、７０
５９ガラス（商品名）からなる下部透明ガラス基板ＳＵ
Ｂ１上に膜厚が１１００Åのクロムからなる第１導電膜
ｇ１をスパッタリングにより設ける。つぎに、エッチン
グ液として硝酸第２セリウムアンモニウム溶液を使用し
た写真蝕刻技術で第１導電膜ｇ１を選択的にエッチング
することによって、走査信号線ＧＬの第１層、ゲート電
極ＧＴおよび保持容量素子Ｃaddの電極を形成すると同
時に、ドレイン端子１の第１層、映像信号線ＤＬの一部
を設ける。この場合、図２３にも示すように、第１導電
膜ｇ１からなる映像信号線ＤＬの一部の端部が絶縁膜Ｇ
Ｉ内に位置するようにする。つぎに、レジストを剥離液
Ｓ５０２（商品名）で除去したのち、Ｏ₂アッシャーを
１分間行なう。つぎに、膜厚が１０００Åのアルミニウ
ム−パラジウム（Ｐｄ）、アルミニウム−シリコン、ア
ルミニウム−シリコン−チタン（Ｔｉ）、アルミニウム
−シリコン−銅（Ｃｕ）等からなる第２導電膜ｇ２をス
パッタリングにより設ける。つぎに、エッチング液とし
てリン酸と硝酸と酢酸との混酸を使用した写真蝕刻技術
で第２導電膜ｇ２を選択的にエッチングすることによ
り、走査信号線ＧＬの第２層を形成すると同時に、ドレ
イン端子１および映像信号線ＤＬの一部の第１導電膜ｇ
１上にも第２導電膜ｇ２を設ける。この場合、図２３に
も示すように、ドレイン端子１および映像信号線ＤＬの
一部の第１導電膜ｇ１上の第２導電膜ｇ２の端部が絶縁
膜ＧＩの端部から約１０μｍ外側に位置するようにす
る。つぎに、ドライエッチング装置にＳＦ₆ガスを導入
して、シリコン等の残渣を除去したのち、レジストを除
去する。つぎに、プラズマＣＶＤ装置にアンモニアガ
ス、シランガス、窒素ガスを導入して、膜厚が３５００
Åの窒化シリコン膜を設けたのち、プラズマＣＶＤ装置
にシランガス、水素ガス、ホスフィンガスを導入して、
膜厚が２１００Åのｉ型非晶質シリコン膜を設け、膜厚
が３００ÅのＮ⁺型シリコン膜を設ける。つぎに、ドラ
イエッチングガスとしてＳＦ₆、ＣＣｌ₄を使用した写真
蝕刻技術でＮ⁺型シリコン膜、ｉ型非晶質シリコン膜を
選択的にエッチングすることにより、ｉ型半導体層ＡＳ
を形成する。つぎに、レジストを除去したのち、レジス
ト２を設け、ドライエッチングガスとしてＳＦ₆を使用
して窒化シリコン膜を選択的にエッチングすることによ
って、絶縁膜ＧＩを形成する。つぎに、図１(ｂ)に示す
ように、レジスト２を除去する前に、現像液ＮＭＤ（商
品名）、リン酸と硝酸と酢酸との混酸を使用して、ドレ
イン端子１および映像信号線ＤＬの一部の第１導電膜ｇ
１上の第２導電膜ｇ２を除去する。つぎに、図１(ｃ)に
示すように、レジスト２を除去したのち、膜厚が６００
Åのクロムからなる第１導電膜ｄ１をスパッタリングに
より形成する。つぎに、写真蝕刻技術で第１導電膜ｄ１
を選択的にエッチングすることにより、映像信号線Ｄ
Ｌ、ソース電極ＳＤ１、ドレイン電極ＳＤ２の第１層を
形成するとともに、ドレイン端子１の第２層を形成す
る。つぎに、レジストを除去する前に、ドライエッチン
グ装置にＣＣｌ₄、ＳＦ₆を導入して、Ｎ⁺型シリコン膜
を選択的にエッチングすることにより、Ｎ⁺型半導体層
ｄ０を形成する。つぎに、レジストを除去したのち、Ｏ
₂アッシャーを１分間行なう。つぎに、図２(ｄ)に示す
ように、膜厚が３５００Åのアルミニウム−パラジウム
（Ｐｄ）、アルミニウム−シリコン、アルミニウム−シ
リコン−チタン（Ｔｉ）、アルミニウム−シリコン−銅
（Ｃｕ）等からなる第２導電膜ｄ２をスパッタリングに
より設ける。つぎに、写真蝕刻技術で第２導電膜ｄ２を
選択的にエッチングすることにより、映像信号線ＤＬ、
ソース電極ＳＤ１、ドレイン電極ＳＤ２の第２層を形成
すると同時に、ドレイン端子１の第１導電膜ｄ１上にも
第２導電膜ｄ２を設ける。この場合、図２４にも示すよ
うに、ドレイン端子１の第２層を構成する第１導電膜ｄ
１上の第２導電膜ｄ２の端部が保護膜ＰＳＶ１の端部の
外側に位置するようにする。つぎに、レジストを除去し
たのち、Ｏ₂アッシャーを１分間行なう。つぎに、膜厚
が１２００ÅのＩＴＯ膜からなる第３導電膜ｄ３をスパ
ッタリングにより設ける。つぎに、エッチング液として
塩酸と硝酸との混酸を使用した写真蝕刻技術で第３導電
膜ｄ３を選択的にエッチングすることにより、映像信号
線ＤＬ、ソース電極ＳＤ１、ドレイン電極ＳＤ２の第３
層および透明画素電極ＩＴＯ１を形成する。つぎに、レ
ジストを除去したのち、プラズマＣＶＤ装置にアンモニ
アガス、シランガス、窒素ガスを導入して、膜厚が１μ
ｍの窒化シリコン膜を設ける。つぎに、レジスト３を設
け、ドライエッチングガスとしてＳＦ₆を使用して窒化
シリコン膜を選択的にエッチングすることによって、保
護膜ＰＳＶ１を形成する。つぎに、図２(ｅ)に示すよう
に、レジスト３を除去する前に、現像液ＮＭＤ、リン酸
と硝酸と酢酸との混酸を使用して、ドレイン端子１の第
１導電膜ｄ１上の第２導電膜ｄ２を除去する。つぎに、
膜厚が１２００ÅのＩＴＯ膜４をスパッタリングにより
設ける。つぎに、エッチング液として塩酸と硝酸との混
酸を使用した写真蝕刻技術でＩＴＯ膜４を選択的にエッ
チングすることにより、ドレイン端子１の第３層を形成
する。

【０１０６】この液晶表示装置の製造方法においては、
第１導電膜ｇ１により走査信号線ＧＬの第１層、ゲート
電極ＧＴおよび保持容量素子Ｃaddの電極を形成すると
同時に、ドレイン端子１の第１層、映像信号線ＤＬの一
部を形成するから、走査信号線ＧＬの第１層、ゲート電
極ＧＴおよび保持容量素子Ｃaddの電極の形成、絶縁膜
ＧＩの形成によって、下部透明ガラス基板ＳＵＢ１の端
子１の第１層の下の表面が汚染されることはないので、
ドレイン端子１が剥がれることはない。また、第１導電
膜ｇ１からなる映像信号線ＤＬの一部の端部を絶縁膜Ｇ
Ｉ内に位置させているから、映像信号線ＤＬが断線する
のを防止することができる。さらに、走査信号線ＧＬの
第２層を構成すべき第２導電膜ｇ２を形成すると同時
に、ドレイン端子１の第１層を構成する第１導電膜ｇ１
の上に第２導電膜ｇ２を設け、絶縁膜ＧＩを形成したの
ち、ドレイン端子１の第１導電膜ｇ１上の第２導電膜ｇ
２を除去するから、ドレイン端子１の第１導電膜ｇ１の
表面が汚染されることがないので、ドレイン端子１およ
び映像信号線ＤＬの一部の第１導電膜ｇ１と第１導電膜
ｄ１とのコンタクト不良が生ずるのを防止することがで
きる。また、映像信号線ＤＬの第２層を構成すべき第２
導電膜ｄ２を形成すると同時に、ドレイン端子１の第２
層を構成する第１導電膜ｄ１の上に第２導電膜ｄ２を設
け、保護膜ＰＳＶ１を形成したのち、ドレイン端子１の
第２層の上の第２導電膜ｄ２を除去すれば、ドレイン端
子１の第２層を構成する第１導電膜ｄ１の表面が汚染さ
れることがないので、ドレイン端子１の第１導電膜ｄ１
とＩＴＯ膜４とのコンタクト不良が生ずるのを防止する
ことができる。

【０１０７】図２５、図２６により他のアクティブ・マ
トリックス方式のカラー液晶表示装置の製造方法につい
て説明する。まず、図２５(ａ)に示すように、下部透明
ガラス基板ＳＵＢ１上に第１導電膜ｇ１をスパッタリン
グにより設ける。つぎに、第１導電膜ｇ１を選択的にエ
ッチングすることによって、走査信号線ＧＬの第１層、
ゲート電極ＧＴ、ドレイン端子１の第１層、映像信号線
ＤＬの一部および保持容量素子Ｃaddの電極を形成する
と同時に、ドレイン端子１の第１層、映像信号線ＤＬの
一部を設ける。つぎに、第２導電膜ｇ２をスパッタリン
グにより設ける。つぎに、第２導電膜ｇ２を選択的にエ
ッチングすることにより、走査信号線ＧＬの第２層を形
成する。つぎに、レジストを除去し、窒化シリコン膜を
設けたのち、ｉ型非晶質シリコン膜を設け、Ｎ⁺型シリ
コン膜を設ける。つぎに、Ｎ⁺型シリコン膜、ｉ型非晶
質シリコン膜を選択的にエッチングすることにより、ｉ
型半導体層ＡＳを形成する。つぎに、レジストを除去し
たのち、レジスト２を設け、窒化シリコン膜を選択的に
エッチングすることによって、絶縁膜ＧＩを形成する。
つぎに、レジスト２を除去する前に、塩酸と硝酸との混
酸を使用して、ドレイン端子１および映像信号線ＤＬの
一部の第１導電膜ｇ１の表面を処理する。つぎに、図２
５(ｂ)に示すように、レジスト２を除去したのち、第１
導電膜ｄ１をスパッタリングにより形成する。つぎに、
第１導電膜ｄ１を選択的にエッチングすることにより、
映像信号線ＤＬ、ソース電極ＳＤ１、ドレイン電極ＳＤ
２の第１層を形成するとともに、ドレイン端子１の第２
層を形成する。つぎに、レジストを除去する前に、Ｎ⁺
型シリコン膜を選択的にエッチングすることにより、Ｎ
⁺型半導体層ｄ０を形成する。つぎに、図２６(ｃ)に示
すように、レジストを除去したのち、第２導電膜ｄ２を
スパッタリングにより設ける。つぎに、第２導電膜ｄ２
を選択的にエッチングすることにより、映像信号線Ｄ
Ｌ、ソース電極ＳＤ１、ドレイン電極ＳＤ２の第２層を
形成する。つぎに、レジストを除去したのち、第３導電
膜ｄ３をスパッタリングにより設ける。つぎに、第３導
電膜ｄ３を選択的にエッチングすることにより、映像信
号線ＤＬ、ソース電極ＳＤ１、ドレイン電極ＳＤ２の第
３層および透明画素電極ＩＴＯ１を形成する。つぎに、
レジストを除去したのち、窒化シリコン膜を設ける。つ
ぎに、レジスト３を設け、窒化シリコン膜を選択的にエ
ッチングすることによって、保護膜ＰＳＶ１を形成す
る。つぎに、レジスト３を除去する前に、塩酸と硝酸と
の混酸を使用して、ドレイン端子１の第２層を構成する
第１導電膜ｄ１の表面を処理する。つぎに、図２６(ｄ)
に示すように、レジスト３を除去したのち、ＩＴＯ膜４
をスパッタリングにより設ける。つぎに、ＩＴＯ膜４を
選択的にエッチングすることにより、ドレイン端子１の
第３層を形成する。

【０１０８】この液晶表示装置の製造方法においては、
絶縁膜ＧＩを形成したのち、塩酸と硝酸との混酸を使用
して、ドレイン端子１の第１層および映像信号線ＤＬの
一部を構成する第１導電膜ｇ１の表面を処理するから、
ドレイン端子１の第１層および映像信号線ＤＬの一部を
構成する第１導電膜ｇ１の表面を洗浄することができる
ので、ドレイン端子１および映像信号線ＤＬの一部の第
１導電膜ｇ１と第１導電膜ｄ１とのコンタクト不良が生
ずるのを防止することができる。さらに、保護膜ＰＳＶ
１を形成したのち、塩酸と硝酸との混酸を使用して、ド
レイン端子１の第２層である第１導電膜ｄ１の表面を処
理するから、ドレイン端子１の第２層を構成する第１導
電膜ｄ１の表面を洗浄することができるので、ドレイン
端子１の第１導電膜ｄ１とＩＴＯ膜４とのコンタクト不
良が生ずるのを防止することができる。

【０１０９】以上、この発明を上記実施の形態に基づき
具体的に説明したが、この発明は上記実施の形態に限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることはもちろんである。

【０１１０】たとえば、この発明は液晶表示部の各画素
を２分割あるいは４分割した液晶表示装置に適用するこ
とができる。ただし、画素の分割数があまり多くなる
と、開口率が低下するので、上述のように、２〜４分割
程度が妥当である。また、画素は分割しなくても、遮光
効果は得られる。さらに、上述実施の形態においては、
ゲート電極形成→ゲート絶縁膜形成→半導体層形成→ソ
ース・ドレイン電極形成の逆スタガ構造を示したが、上
下関係または作る順番がそれと逆のスタガ構造でもこの
発明は有効である。

【０１１１】

【発明の効果】以上に説明したように、この発明に係る
液晶表示装置の端子の形成方法においては、端子部の第
１導電膜の上に第２導電膜を設け、保護膜を形成したの
ち、端子部の第１導電膜の上の第２導電膜を除去するか
ら、端子部の第１導電膜の表面が汚染されることがない
ので、端子部の第１導電膜と第３導電膜とのコンタクト
不良が生ずるのを防止することができる。

【０１１２】さらに、保護膜を形成する工程と端子部の
第２導電膜を除去する工程は、同じレジストを用いるの
で、製造工程が短縮できる。

【０１１３】このように、この発明の効果は顕著であ
る。

【図面の簡単な説明】

【図１】この発明に係るアクティブ・マトリックス方式
のカラー液晶表示装置の製造方法の説明図である。

【図２】この発明に係るアクティブ・マトリックス方式
のカラー液晶表示装置の製造方法の説明図である。

【図３】この発明を適用すべきアクティブ・マトリック
ス方式のカラー液晶表示装置の液晶表示部の一画素を示
す要部平面図である。

【図４】図３のII−II切断線で切った部分とシール部周
辺部の断面図である。

【図５】図３に示す画素を複数配置した液晶表示部の要
部平面図である。

【図６】図３に示す画素の所定の製造工程における要部
平面図である。

【図７】図３に示す画素の所定の製造工程における要部
平面図である。

【図８】図３に示す画素の所定の製造工程における要部
平面図である。

【図９】図５に示す画素とカラーフィルタとを重ね合せ
た状態における要部平面図である。

【図１０】上記のアクティブ・マトリックス方式のカラ
ー液晶表示装置の液晶表示部を示す等価回路図である。

【図１１】この発明を適用すべき他のアクティブ・マト
リックス方式のカラー液晶表示装置の液晶表示部の画素
の要部およびシール部周辺部の断面図である。

【図１２】図１１に示した液晶表示装置の液晶表示部の
一画素を示す要部平面図である。

【図１３】図１２のＡ−Ａ切断線で切った部分の断面図
である。

【図１４】図１２に示す画素を複数配置した液晶表示部
の要部平面図である。

【図１５】図１２に示す画素の所定の製造工程における
要部平面図である。

【図１６】図１２に示す画素の所定の製造工程における
要部平面図である。

【図１７】図１２に示す画素の所定の製造工程における
要部平面図である。

【図１８】第１２図に示す画素とカラーフィルタとを重
ね合せた状態における要部平面図である。

【図１９】図１２に記載される画素の等価回路図であ
る。

【図２０】直流相殺方式による走査信号線の駆動電圧を
示すタイムチャートである。

【図２１】図１４に示したアクティブ・マトリックス方
式のカラー液晶表示装置の液晶表示部を示す等価回路図
である。

【図２２】図１４に示したアクティブ・マトリックス方
式のカラー液晶表示装置の液晶表示部を示す等価回路図
である。

【図２３】図１、図２で製造方法を説明した液晶表示装
置の一部の所定の製造工程における平面図である。

【図２４】図１、図２で製造方法を説明した液晶表示装
置の一部の所定の製造工程における平面図である。

【図２５】他のアクティブ・マトリックス方式のカラー
液晶表示装置の製造方法の説明図である。

【図２６】他のアクティブ・マトリックス方式のカラー
液晶表示装置の製造方法の説明図である。

【符号の説明】

ＳＵＢ…透明ガラス基板 ＧＬ…走査信号線 ＤＬ…映像信号線 ＧＩ…絶縁膜 ＧＴ…ゲート電極 ＡＳ…ｉ型半導体層 ＳＤ…ソース電極またはドレイン電極 ＰＳＶ…保護膜 ＬＳ…遮光膜 ＬＣ…液晶 ＴＦＴ…薄膜トランジスタ ＩＴＯ（ＣＯＭ）…透明画素電極 ｇ，ｄ…導電膜 Ｃadd…保持容量素子 Ｃgs…重ね合せ容量 Ｃpix…液晶容量 ＢＭ…ブラックマトリックスパターン １…ドレイン端子 ４…ＩＴＯ膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者 笹野 晃 千葉県茂原市早野3300番地 株式会社日 立製作所 茂原工場内 (56)参考文献 特開 昭63−316084（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G02F 1/136 500 G02F 1/1345

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】液晶表示装置の一方のガラス基板上に、信
   号線および該信号線に接続する端子となる端子部を、第
   １導電膜と、該第１導電膜上に堆積され上記第１導電膜
   に対し選択エッチング可能な第２導電膜との多層膜によ
   り形成する工程と、 上記ガラス基板上に上記信号線および上記端子部を覆う
   絶縁膜を形成する工程と、 上記絶縁膜上にレジストを設け、上記端子部上の上記絶
   縁膜を除去する工程と、 上記絶縁膜上に上記レジストを残した状態で、上記絶縁
   膜と同じレジストを用いて、上記端子部の上記絶縁膜か
   ら露呈した上記第２導電膜を除去する工程と、 上記レジストを上記絶縁膜から除去する工程と、 上記端子部の上記第１導電膜の上記第２導電膜が除去さ
   れた部分に透明導電膜からなる第３導電膜を形成する工
   程とよりなる液晶表示装置の端子の形成方法。
2. 【請求項２】上記第２導電膜はアルミニウムを主成分と
   する導電膜からなることを特徴とする請求項１記載の液
   晶表示装置の端子の形成方法。
3. 【請求項３】上記第１導電膜はクロムからなることを特
   徴とする請求項２記載の液晶表示装置の端子の形成方
   法。
4. 【請求項４】上記絶縁膜を形成する工程はプラズマＣＶ
   Ｄ装置により窒化シリコン膜を形成し、 上記第２導電膜はアルミニウム−パラジウム、アルミニ
   ウム−シリコン、アルミニウム−シリコン−チタンまた
   はアルミニウム−シリコン−銅の中から選ばれる導電膜
   からなることを特徴とする請求項１記載の液晶表示装置
   の端子の形成方法。
5. 【請求項５】上記第１導電膜はクロムからなることを特
   徴とする請求項４記載の液晶表示装置の端子の形成方
   法。