JPS63309923A

JPS63309923A - 液晶表示装置

Info

Publication number: JPS63309923A
Application number: JP62144915A
Authority: JP
Inventors: Kazuo Shirohashi; 白橋　和男; Ryoji Oritsuki; 折付　良二; Mikio Takahashi; 高橋　幹男
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-06-10
Filing date: 1987-06-10
Publication date: 1988-12-19
Anticipated expiration: 2012-06-11
Also published as: JP2620241B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、液晶表示装置、特に、薄膜トランジスタ及び
画素電極で画素を構成するアクティブ・マトリックス方
式の液晶表示装置に適用して有効な技術に関するもので
ある。

〔従来の技術〕

アクティブ・マトリックス方式の液晶表示装置は、マト
リックス状に複数の画素が配置された液晶表示部を有し
ている。液晶表示部の各画素は、隣接する２本の走査信
号線（ゲート信号線）と隣接する２本の映像信号線（ド
レイン信号線）との交差領域内に配置されている。走査
信号線は、列方向（水平方向）に延在し、行方向に複数
本配置されている。映像信号線は、走査信号線と交差す
る行方向（垂直方向）に延在し、列方向に複数本配置さ
れている。

前記画素は、主に、液晶、この液晶を介在させて配置さ
れた透明画素電極及び共通透明画素電極、薄膜トランジ
スタ（ＴＰＴ）で構成されている。透明画素電極、薄膜
トランジスタの夫々は、画素毎に設けられている。透明
画素電極は、薄膜トランジスタのソース電極に接続され
ている。薄膜トランジスタのドレイン電極は前記映像信
号線に接続され、ゲート電極は前記走査信号線に接続さ
れている。

なお、液晶表示装置については、例えば、日経マグロウ
ヒル社発行９日経エレクトロニクス、１９８６年１２月
１５日号、　ｐｐ、１９３〜２００に記載されている。

〔発明が解決しようとする問題点〕

前述の液晶表示装置は、液晶表示部の大型化にともない
、画素サイズが大きくなる傾向にある。

例えば、従来、液晶表示部の画素サイズは、０．２Ｘ０
．２［＋＊＋＊”ｌであったが、本発明者は、０．３２
　Ｘ　Ｏ，３２［ｍｍ”　］の画素サイズの液晶表示装
置を開発している。

前記画素を構成する薄膜トランジスタは、ゲート電極の
上部にゲート絶縁膜を介在させてｉ型半導体層を構成し
、このｉ型半導体層の上部にソース電極及びドレイン電
極を構成している。ｉ型半導体層は、薄膜トランジスタ
のチャネル形成領域として使用される。前記画素電極は
、前記薄膜トランジスタのソース電極の上層に形成され
、前記ソース電極に接続されている０画素電極は、ｉ型
半導体層の膜厚及びソース電極の膜厚に相当する分の段
差形状を乗り越えている。

しかしながら、前記画素電極が段差形状を乗り越えるこ
とができず、画素電極とソース電極との接続不良を生じ
−るので、接続不良が生じた画素が不良となる所謂点欠
陥を生じる０本発明者は、各画素サイズが大きくなるに
つれて、このような液晶表示装置の点欠陥（画素の損失
）が目立ち易いという問題点を見出した。

本発明の目的は、液晶表示装置において、液晶表示部の
画素が不良となる点欠陥を低減することが可能な技術を
提供することにある。

本発明の他の目的は、液晶表示装置において、薄膜トラ
ンジスタと画素電極との接続不良を低減することが可能
な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

液晶表示装置において、薄膜トランジスタのソース電極
を、ｉ型半導体層の段差形状に沿って形成された第１導
電膜と、この第１導電膜上に形成された、第１導電膜に
比べて小さいサイズで形成された第２導電膜とで構成し
、画素電極を、前記薄膜トランジスタのソース電極の第
２導電膜から露出する第１導電膜に接続する。

〔作用〕

上述した手段によれば、前記薄膜トランジスタのソース
電極の第１導電膜と画素電極とを確実に接続することが
できるので、点欠陥を低減することができる。

以下、本発明の構成について、アクティブ・マトリック
ス方式のカラー液晶表示装置に本発明を適用した一実施
例とともに説明する。

なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔実施例〕

（実施例Ｉ）本発明の実施例１であるアクティブ・マトリックス方式
のカラー液晶表示装置の液晶表示部の一画素を第１図（
要部平面図）で示し、第１図のｎ−■切断線で切った断
面を第２図で示す、また、第３図（要部平面図）には、
第１図に示す画素を複数配置した液晶表示部の要部を示
す。

第１゛図乃至第３図に示すように、液晶表示装置は、下
部透明ガラス基板５ＵＢ１の内側（液晶側）の表面上に
、薄膜トランジスタＴＰＴ及び透明画素電極ＩＴＯを有
する画素が構成されている。下部透明ガラス基板ＳＵＢ
　１は、例えば、１．１　［ｍｍ］程度の厚さで構成さ
れている。

各画素は、隣接する２本の走査信号線（ゲート信号線又
は水平信号線）ＯＬと、隣接する２本の映像信号線（ド
レイン信号線又は垂直信号線）ＤＬとの交差領域内（４
本の信号線で囲まれた領域内）に配置されている。走査
信号線ＧＬは、第１図及び第３図に示すように、列方向
に延在し、行方向に複数本配置されている。映像信号線
−ＤＬは、行方向に延在し、列方向に複数本配置されて
いる。

各画素の薄膜トランジスタＴＰＴは、画素内において３
つ（複数）に分割され、薄膜トランジスタ（分割薄膜ト
ランジスタ）ＴＦＴＩ、ＴＦＴ２及びＴＦＴ３で構成さ
れている。薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の夫々
は、実質的に同一サイズで構成されている。この分割さ
れた薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の夫々は、主
に、ゲート電極ＧＴ、絶縁１ＩＧＩ、ｉ型半導体層ＡＳ
、一対のソース電極ＳＤＩ及びドレイン電極ＳＤ２で構
成されている。

前記ゲート電極ＧＴは、第４図（所定の製造工程におけ
る要部平面図）に詳細に示すように、走査信号線ＧＬか
ら行方向（第１図及び第４図において下方向）に突出す
るように構成されている。

つまり、ゲート電極ＧＴは、映像信号線ＤＬと実質的に
平行に延在するように構成されている。ゲート電極ＧＴ
は、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の夫々の形成
領域まで突出するように構成されている。薄膜トランジ
スタＴＰＴＩ〜ＴＦＴ３の夫々のゲート電極ＧＴは、一
体に（共通電極として）構成されており、同一の走査信
号線ＧＬに接続されている。ゲート電極ＧＴは、薄膜ト
ランジスタＴＰＴの形成領域において段差形状をなるべ
く成長させないように、単層の第１導電膜ｇ１で構成す
る。第１導電膜ｇ１は、例えばスパッタで形成されたク
ロム（Ｃｒ）膜を用い、１０００［人］程度の膜厚で形
成する。

前記走査信号線ＯＬは、第１導電膜ｇ１及びその上部に
設けられた第２導電膜ｇ２からなる複合膜で構成されて
いる。この走査信号線ＧＬの第１導電膜ｇ１は、前記ゲ
ート電極ＧＴの第１導電膜ｇ１と同一製造工程で形成さ
れ、かつ一体に構成されている。第２導電膜ｇ２は、例
えば、スパッタで形成されたアルミニウム（ＡＱ）膜を
用い、２０００〜４０００［入］程度の膜厚で形成する
。第２導電膜ｇ２は、走査信号線ＯＬの抵抗値を低減し
、信号伝達速度（画素の選択速度）の高速化を図ること
ができるように構成されている。

また、走査信号線ＧＬは、第１導電膜ｇ１の幅寸法に比
べて第２導電膜ｇ２の幅寸法を小さく構成している。す
なわち、走査信号線ＧＬは、その側壁の段差形状を緩和
することができるので、その上層の絶縁膜ＧＩの表面を
平担化できるように構成されている。

絶縁膜ＧＩは、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の
夫々のゲート絶縁膜として使用される。

絶縁膜ＧＩは、ゲート電極ＧＴ及び走査信号線ＧＬの上
層に形成されている。絶縁膜ＧＩは１例えば、プラズマ
ＣＶＤで形成された窒化珪素膜を用い、３０００［人］
程度の膜厚で形成する。前述のように、絶縁膜ＧＩの表
面は、薄膜トランジスタＴＰＴ１〜ＴＦＴ３の夫々の形
成領域、及び走査信号線ＧＬ形成領域において平担化さ
れている。

ｉ型半導体層ＡＳは、第５図（所定の製造工程における
要部平面図）で詳細に示すように、複数に分割された薄
膜トランジスタＴＰＴＩ〜ＴＦＴ３の夫々のチャネル形
成領域として使用される。

複数に分割された薄膜トランジスタＴＰＴＩ〜ＴＦＴ３
の夫々のｉ型半導体層Ａｓは、画素内において一体に構
成されている。すなわち、画素の分割された複数の薄膜
トランジスタＴＰＴＩ〜ＴＦＴ３の夫々は、１つの（共
通の）ｉ型半導体層ＡＳの島領域で構成されている。ｉ
型半導体層ＡＳは、アモーファスシリコン膜又は多結晶
シリコン膜で形成し、２００〜３０００［人］程度の膜
厚で形成する。

このように、画素の複数に分割された薄膜トランジスタ
ＴＰＴＩ〜ＴＦＴ３の夫々のｉ型半導体層ＡＳを一体に
構成することにより、薄膜トランジスタＴＰＴＩ〜ＴＦ
Ｔ３の夫々に共通のドレイン電極ＳＤ２がｉ型半導体層
ＡＳ　（実際には、第１導電膜ｇ１の膜厚とｉ型半導体
層ＡＳの膜厚とを加算した膜厚に相当する段差）をドレ
イン電極ＳＤ２側からｉ型半導体層ＡＳ側に向って１度
乗り越えるだけなので、異物の混入や断線に起因する点
欠陥の発生する確率を低減することができる。

つまり、ドレイン電極ＳＤ２がｉ型半導体層ＡＳの段差
を乗り越える際に、画素内に発生する点欠陥が３分の１
に低減できる。

また、本実施例■のレイアウトと異゛なるが、ｉ型半導
体層ＡＳを映像信号線ＤＬが直接乗り越え、この乗り越
えた部分の映像信号線ＤＬをドレイン電極ＳＤ２として
構成する場合、映像信号線ＤＬ（ドレイン電極５Ｄ２）
がｉ型半導体層ＡＳを乗り越える際の断線に起因する線
欠陥の発生する確率を低減することができる。つまり、
画素の複数に分割された薄膜トランジスタＴＰＴＩ〜Ｔ
ＦＴ３の夫々のｉ型半導体層Ａｓを一体に構成すること
により、映像信号線ＤＬ（ドレイン電極５Ｄ２）がｉ型
半導体層ＡＳを１度だけしか乗り越えないためである（
実際には、乗り始めと乗り終わ′りの２度である）。

前記ｉ型半導体層ＡＳは、第１図及び第５図に詳細に示
すように、走査信号線ＧＬと映像信号線ＤＬとの交差部
（クロスオーバ部）の両者間まで延在させて設けられて
いる。この延在させたｉ型半導体層ＡＳは、交差部にお
ける走査信号線ＯＬと映像信号線ＤＬとの短絡を低減す
るように構成されでいる。

画素の複数に分割された薄膜トランジスタＴＰＴ１〜Ｔ
ＦＴ３の夫々のソース電極ＳＤＩとドレイン電極ＳＤ２
とは、第１図、第２図及び第６図（所定の製造工程にお
ける要部平面図）で詳細に示すように、ｉ型半導体層Ａ
Ｓ上に夫々離隔して設けられている。ソース電極ＳＤ１
、ドレイン電極ＳＤ２の夫々は、回路のバイアス極性が
変ると。

動作上、ソースとドレインが入れ替わるように構成され
ている。つまり、薄膜トランジスタＴＰＴは、ＦＥＴと
同様に双方向性である。

ソース電極ＳＤＩ、ドレイン電極ＳＤ２の夫々は、ｉ型
半導体層Ａｓに接触する下層側から、第１導電膜ｄ１、
第２導電膜ｄ２．第３導電膜ｄ３を順次重ね合わせて構
成されている。ソース電極ＳＤＩの第１導電膜ｄ１、第
２導電膜ｄ２及び第３導電膜ｄ３は、ドレイン電極ＳＤ
２のそれと同一製造工程で形成される。

第１導ｔ’１ｉｄｌは、スパッタで形成したクロム膜を
用い、５００〜１０００［人コの膜厚（本実施例では、
６００［人］程度の膜厚）で形成する。クロム膜は、膜
厚を厚く形成するとストレスが大きくなるので、２００
０［人］程度の膜厚を越えない範囲で形成する。

クロム膜は、ｉ型半導体層ＡＳとの接触が良好である。

クロム膜は、後述する第２導電膜ｄ２のアルミニウムが
ｉ型半導体層ＡＳに拡散することを防止する、所謂バリ
ア層を構成する。第１導電膜ｄ１としては、クロム膜の
他に、高融点金属（Ｍ　ｏ　。

Ｔ　ｘ　＊　Ｔ　ａ　ｔ　Ｗ　）膜、高融点金属シリサ
イド（ＭｏＳｉ２゜Ｔ　ｘ　Ｓ　ｌａ　ｓ　Ｔ　ａ　Ｓ
　ｌ、　ｔ　Ｗ　Ｓ　１．　）膜で形成してもよい。

第２導電膜ｄ２は、スパッタで形成したアルミニウム膜
を用い、３０００〜４０００［入］の膜厚（本実施例で
は、３０００［人］程度の膜厚）で形成する。アルミニ
ウム膜は、クロム膜に比べてストレスが小さく、厚い膜
厚に形成することが可能で、ソース電極ＳＤ１、ドレイ
ン電極ＳＤ２及び映像信号線ＤＬの抵抗値を低減するよ
うに構成されている。つまり、第２導電膜ｄ２は、薄膜
トランジスタＴＰＴの動作速度の高速化、及び映像信号
ａＤＬの信号伝達速度の高速化を図ることができるよう
に構成されている。第２導電膜ｄ２としては、アルミニ
ウム膜の他に、シリコン（Ｓｉ）や銅（Ｃｕ）を添加物
として含有させたアルミニウム膜で形成してもよい。

第３導電膜ｄ３は、スパッタで形成された透明導電膜（
ＩＴＯ：ネサ膜）を用い、１０００〜２０００［Ａ］の
膜厚（本実施例では、１２００［人］程度の膜厚）で形
成する。この第３濡電［ｄ３は、ソース電極ＳＤＩ、ド
レイン電極ＳＤ２及び映像信号線ＤＬを構成すると共に
、透明画素電極ＩＴＯを構成するようになっている。

ソース電極ＳＤＩの第１導電膜ｄ１、ドレイン電極ＳＤ
２の第１導電膜ｄ１の夫々は、上層の第２導電膜ｄ２及
び第３導電膜ｄ３に比べてチャネル形成領域側を大きい
サイズで構成している。つまり、第１ｆｉ電膜ｄ１は、
第１導電膜ｄｉと第２導電膜ｄ２及び第３導電膜ｄ３と
の間の製造工程におけるマスク合せずれが生じても、第
２導電膜ｄ２及び第３導電膜ｄ３に比べて大きいサイズ
（第１導電膜ｄ１〜第３導電膜ｄ３の夫々のチャネル形
成領域側がオンザラインでもよい）になるように構成さ
れている。ソース電極ＳＤＩの第１導電ｆｌｉｄｌ、ド
レイン電極ＳＤ２の第１導電膜ｄ１の夫々は、薄膜トラ
ンジスタＴＰＴのゲート長りを規定するように構成され
ている。

このように、画素の複数に分割された薄膜トランジスタ
ＴＰＴＩ〜ＴＦＴ３において、ソース電ｔｉｓＤ１．ド
レイン電極ＳＤ２の夫々の第１導電膜ｄ１のチャネル形
成領域側を第２導電膜ｄ２及び第３導電膜ｄ３に比べて
大きいサイズで構成することにより、ソース電極ＳＤ１
、ドレイン電極ＳＤ２の夫々の第１導電膜ｄ１間の寸法
で、薄膜トランジスタＴＰＴのゲート長りを規定するこ
とができる。第１導電Ｂｄ１間の離隔寸法（ゲート長し
）は、加工精度（パターンニング精度）で規定すること
ができるので、薄膜トランジスタＴＰＴ１〜ＴＦＴ３の
夫々のゲート長りを均一にすることができる。

ソース電極ＳＤＩは、前記のように、透明画素電極ＩＴ
Ｏに接続されている。ソース電極ＳＤＩは、ｉ型半導体
層ＡＳの段差形状（第１導電膜ｇ１の膜厚とｉ型半導体
層ＡＳの膜厚とを加算した膜厚に相当する段差）に沿っ
て構成されている。

具体的には、ソース電極ＳＤＩは、ｉ型半導体層ＡＳの
段差形状に沿って形成された第１導電膜ｄ１と、この第
１導電膜ｄ１の上部にそれに比べて透明画素電極ＩＴＯ
と接続される側を小さいサイズで形成した第２導電膜ｄ
２と、この第２導電膜から露出する第１導電膜ｄ１に接
続された第３導電膜ｄ３とで構成されている。ソース電
極ＳＤＩの′第１導電膜ｄ１は、ｉ型半導体層ＡＳとの
接着性が良好であり、かつ、主に第２導電膜ｄ２から　
。

の拡散物に対するバリア層として構成されている。

ソース電極ＳＤＩの第２導電膜ｄ２は、第１導電膜ｄ１
のクロム膜がストレスの増大から厚く形成できず、ｉ型
半導体層ＡＳの段差形状を乗り越えられないので、この
ｉ型半導体層ＡＳを乗り越えるために構成されている。

つまり、第２導電膜ｄ２は、厚く形成することでステッ
プカバレッジを向上している。第２導電膜ｄ２は、厚く
形成できるので、ソース電極ＳＤＩの抵抗値（ドレイン
電極ＳＤ２や映像信号線ＤＬについても同様）の低減に
大きく寄与している。第３導電膜ｄ３は、第２導電膜ｄ
２のｉ型半導体層Ａｓに起因する段差形状を乗り越える
ことができないので、第２導電膜ｄ２のサイズを小さく
することで露出する第１導電膜ｄ１に接続するように構
成されている。第１導電膜ｄ１と第３導電膜ｄ３とは、
接着性が良好であるばかりか、両者間の接続部の段差形
状が小さいので、確実に接続することができる。

このように、薄膜トランジスタＴＰＴのソース電極ＳＤ
Ｉを、少なくとも、ｉ型半導体層Ａｓに沿って形成され
たバリア層としての第１導電膜ｄ１と、この第１導電膜
ｄ１の上部に形成された、第１導電膜に比べて比抵抗値
が小さく、かつ第１導電膜に比べて小さいサイズの第２
導電膜ｄ２とで構成し、この第２導電膜ｄ２から露出す
る第１導電膜ｄ１に透明画素電極ＩＴＯである第３導電
膜ｄ３を接続することにより、薄膜トランジスタＴＰＴ
と透明画素電極ＩＴ○とを確実に接続することができる
ので、点欠陥を低減することができる。しかも、ソース
電極ｈｏｔは、第１導電膜ｄ１によるバリア効果で、抵
抗値の小さい第２導電膜ｄ２（アルミニウム膜）を用い
ることができるので、抵抗値を低減することができる。

ドレイン電極ＳＤ２は、映像信号線ＤＬと一体に構成さ
れており、同一製造工程で形成されている。ドレイン電
極ＳＤ２は、映像信号線ＤＬと交差する列方向に突出し
たＬ字形状で構成されている。つまり、画素の複数に分
割された薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の夫々の
ドレイン電極ＳＤ２は、同一の映像信号、１ｉＤＬに接
続されている。

前記透明画素電極ＩＴＯは、各画素毎に設けられており
、液晶表示部の画素電極の一方を構成する。透明画素電
極ＩＴＯは、画素の複数に分割された薄膜トランジスタ
ＴＰＴＩ〜ＴＦＴ３の夫々に対応して３つの透明画素電
極（分割透明画素電極）ＩＴＯＩ、ＩｒＯ２及びＩ　Ｔ
　Ｏ３ニ分割されている。透明画素電極ＩＴＯＩは、薄
膜トランジスタＴＦＴＩのソース電極ＳＤＩに接続され
ている。透明画素電極ＩＴＯ２は、薄膜トランジスタＴ
ＦＴ２のソース電極ＳＤＩに接続されている。

透明画素電極ＩＴＯ３は、薄膜トランジスタＴＦＴ３の
ソース電極ＳＤＩに接続されている。

透明画素電極ＩＴＯＩ〜ＩＴＯ３の夫々は、薄膜トラン
ジスタＴＰＴＩ〜ＴＦＴ３の夫々と同様に、実質的に同
一サイズで構成されている。透明画素電極ＩＴＯＩ〜Ｉ
ＴＯ３の夫々は、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３
の夫々のｉ型半導体層ＡＳを一体に構成しであるので、
Ｌ字形状で構成している。

このように、隣接する２本の走査信号線ＯＬと隣接する
２本の映像信号線ＤＬとの交差領域内に配置された画素
の薄膜トランジスタＴＰＴを複数の薄膜トランジスタＴ
ＰＴＩ〜ＴＦＴ３に分割し、この複数に分割された薄膜
トランジスタＴＰＴＩ〜ＴＦＴ３の夫々に複数に分割し
た透明画素電極ＩＴＯＩ〜ＩＴＯ３の夫々を接続するこ
とにより、画素の分割された一部分（例えば、ＴＦＴＩ
）が点欠陥になるだけで、画素の全体としては点欠陥で
なくなる（Ｔ　Ｆ　Ｔ　２及びＴＦＴ３が点欠陥でない
）ので、画素の点欠陥を低減することができる。

また、前記画素の分割された一部の点欠陥は、画素の全
体の面積に比べて小さい（本実施例の場合、画素の３分
の１の面積）ので、前記点欠陥を見にくくすることがで
きる。

また、前記画素の分割された透明画素電極ＩＴｏ１〜Ｉ
ＴＯ３の夫々を実質的に同一サイズで構成することによ
り、画素内の点欠陥の面積を均一にすることができる。

また、前記画素の分割された透明画素電極ＩＴｏ１〜Ｉ
ＴＯ３の夫々を実質的に同一サイズで構成することによ
り、透明画素電極ＩＴＯＩ〜ＩＴ○３の夫辱の容量と、
この透明画素電極ＩＴＯＩ〜ＩＴＯ３の夫々に付加され
るゲート電極ＧＴとの重ね合せで生じる容量とを均一に
することができる。つまり、透明画素電極ＩＴＯＩ〜Ｉ
ＴＯ３の夫々の容量を均一にすることができるので、液
晶ＬＤの液晶分子に直流成分が印加されることを防止し
、液晶分子の劣化を防止することができる。

薄膜トランジスタＴＰＴ及び透明画素電極ＩＴＱ上には
、保護膜ＰＳＶＩが設けられている。保護膜ＰＳＶＩは
、主に、薄膜トランジスタＴＰＴを湿気等から保護する
ために形成されており、透明性が高くしかも耐湿性の良
いものを使用する。

保護膜ＰＳＶＩは、例えば、プラズマＣＶＤで形成した
酸化珪素膜や窒化珪素膜で形成されており、８０００［
人コ程度の膜厚で形成する。

薄膜トランジスタＴＦＴ上の保護膜ＰＳＶＩの上部には
、外部光がチャネル形成領域として使用されるｉ型半導
体層ＡＳに入射されないように、遮蔽膜ＬＳが設けられ
ている。第１図に示すように、遮蔽膜ＬＳは、点線で囲
まれた領域内に構成されている。遮蔽膜ＬＳは、光に対
する遮蔽性が高い、例えば、アルミニウム膜やクロム膜
等で形成されており、スパッタで１０００［人］程度の
膜厚に形成する。

薄膜トランジスタＴＰＴは、ゲート電極ＧＴに正のバイ
アスを印加すると、ソース−ドレイン間のチャネル抵抗
が小さくなり、バイアスを零にすると、チャネル抵抗は
大きくなるように構成されている。つまり、薄膜トラン
ジスタＴＰＴは、透明画素電極ＩＴＯに印加される電圧
を制御するように構成されている。

液晶ＬＣは、下部透明ガラス基板５ＵＢ１と上部透明ガ
ラス基板５ＵＢ２との間に形成された空間内に、液晶分
子の向きを設定する下部配向膜０ＲＩＩ及び上部配向膜
０ＲＩ２に規定され、封入されている。

下部配向膜０ＲＩＩは、下部透明ガラス基板５ＵＢＩ側
の保護膜ＰＳＶＩの上部に形成される。

上部透明ガラス基板５ＵＢ２の内側（液晶側）の表面に
は、カラーフィルタＦＩＬ、保護膜ＰＳｖ２、共通透明
画素電極ＩＴＯ及び前記上部配向膜０ＲＩ２が順次積層
して設けられている。

前記共通透明画素電極ＩＴＯは、下部透明ガラス基板５
ＵＢＩ側に画素毎に設けられた透明画素電極ＩＴＯに対
向し、隣接する他の共通透明画素電極ＩＴＯと一体に構
成されている。

カラーフィルタＦＩＬは、アクリル樹脂等の樹脂材料で
形成される染色基材に染料１着色して構成されている。

カラーフィルタＦＩＬは１画素に対向する位置に各画素
毎に構成され、染め分けられて塾、する、すなわち、カ
ラーフィルタＦＩＬは。

画素と同様に、隣接する２本の走査信号線ＧＬと隣接す
る２本の映像信号線ＤＬとの交差領域内に構成されてい
る。各画素は、カラーフィルタＦＩＬの個々の所定色フ
ィルタ内において、複数に分割されている。

カラーフィルタＦＩＬは、次のように形成することがで
きる。まず、上部透明ガラス基板５ＵＢ２の表面に染色
基材を形成し、フォトリソグラフィ技術で赤色フィルタ
形成領域以外の染色基材を除去する。この後、染色基材
を赤色染料で染め、固着処理を施し、赤色フィルタＲを
形成する。次に、同様な工程を施すことによって、緑色
フィルタＧ、青色フィルタＢを順次形成する。

このように、カラーフィルタＦＩＬの各色フィルタを各
画素と対向する、交差領域内に形成することにより、カ
ラーフィルタＦＩＬの各色フイルタ間に、走査信号線Ｇ
Ｌ、映像信号線ＤＬの夫々が存在するので、それらの存
在に相当する分、各画素とカラーフィルタＦＩＬの各色
フィルタとの位置合せ余裕寸法を確保する（位置合せマ
ージンを大きくする）ことができる、さらに、カラーフ
ィルタＦＩＬの各色フィルタを形成する際に、異色フィ
ルタ間の位置合せ余裕寸法を確保することができる。

すなわち、本発明は、隣接する２本の走査信号線ＯＬと
隣接する２本の映像信号線ＤＬとの交差領域内に画素を
構成し、この画素を複数に分割し、この画素に対向する
位置にカラーフィルタＦＩＬの各色フィルタを形成する
ことにより、前述の点欠陥を低減することができると共
に、各画素と各色フィルタとの位置合せ余裕寸法を確保
することができる。

保護膜ＰＳＶ２は、前記カラーフィルタＦＩＬを異なる
色に染め分けた染料が液晶ＬＣに漏れることを防止する
ために設けられている。保護膜ＰＳＶ２は１例えば、ア
クリル樹脂、エポキシ樹脂等の透明樹脂材料で形成され
ている。

この液晶表示装置は、下部透明ガラス基板５ＵＢｌ側、
上部透明ガラス基板５ＵＢ２側の夫々の層を別々に形成
し、その後、上下透明ガラス基板５ＵＢ１及び５ＵＢ２
を重ね合せ、両者間に液晶ＬＣを封入することによって
組み立てられる。

前記液晶表示部の各画素は、第３図に示すように、走査
信号線ＯＬが延在する方向と同一列方向に複数配置され
、画素列Ｘ　ｔｔＸｉｔＸ３ｔＸ＋ｔ・・・の夫々を構
成している。各画素列Ｘ　ｘ　＊　Ｘ　ｘ　＊　Ｘ　ｓ
　ｔ　Ｘ　４　ｔ・・・の夫々の画素は、薄膜トランジ
スタＴＦＴ１〜ＴＦＴ３及び透明画素電極ＩＴＯＩ〜Ｉ
ＴＯ３の配置位置を同一に構成している。つまり、画素
列Ｘ１、Ｘ、、・・・の夫々の画素は、薄膜トランジス
タＴＰＴ１〜ＴＦＴ３の配置位置を左側、透明画素電極
ＩＴＯＩ〜ＩＴＯ３の配置位置を右側に構成している０
画素列Ｘ１．Ｘ３．・・・の夫々の行方向の次段の画素
列Ｘｔ、Ｘ４．・・・の夫々の画素は、画素列Ｘ１．Ｘ
ｌ、・・・の夫々の画素を前記映像信号線ＤＬに対して
線対称で配置した画素で構成されている。すなわち、画
素列Ｘ、、Ｘ、、・・・の夫々の画素は、薄膜トランジ
スタＴＰＴＩ〜ＴＦＴ３の配置位置を右側、透明画素電
極ＩＴＯＩ〜ＩＴＯ３の配置位置を左側に構成している
。そして、画素列Ｘ、、Ｘ、、・・・の夫々の画素は、
画素列Ｘ工、Ｘ３．・・・の夫々の画素に対し、列方向
に半画素間隔移動させて（ずらして）配置されている。

つまり１画素列Ｘの各画素間隔を１．０（１，０ピツチ
）とすると、次段の画素列又は、各画素間隔を１．０と
し、前段の画素列Ｘに対して列方向に０．５画素間隔（
０，５ピツチ）ずれている。各画素間を行方向に延在す
る映像信号線ＤＬは、各画素列Ｘ間において、半画素間
隔分（０，５ピツチ分）列方向に延在するように構成さ
れている。

このように、液晶表示部において、薄膜トランジスタＴ
ＰＴ及び透明画素電極ＩＴ○の配置位置が同一の画素を
列方向に複数配置して画素列Ｘを構成し、画素列Ｘの次
段の画素列Ｘを、前段の画素列Ｘの画素を映像信号線Ｄ
Ｌに対して線対称で配置した画素で構成し、次段の画素
列を前段の画素列に対して半画素間隔移動させて構成す
ることにより、第７図（画素とカラーフィルりとを重ね
合せた状態における要部平面図）で示すように。

前段の画素列Ｘの所定色フィルタが形成された画素（例
えば、画素列Ｘ、の赤色フィルタＲが形成された画素）
と次段の画素列Ｘの同一色フィルタが形成された画素（
例えば、画素列Ｘ４の赤色フィルタＲが形成された画素
）とを１．５画素間隔（１，５ピツチ）離隔することが
できる。つまり、前段の画素列Ｘの画素は、最つども近
傍の次段の画素列の同一色フィルタが形成される画素と
常時１．５画素間隔分離隔するように構成されており、
カラーフィルタＦＩＬはＲＧＢの三角形配置構造を構成
できるようになっている。カラーフィルタＦＩＬのＲＧ
Ｂの三角形配置構造は、各色の混色を良くすることがで
きるので、カラー画像の解像度を向上することができる
。

また、映像信号線ＤＬは、各画素列Ｘ間において、半画
素間隔分しか列方向に延在しないので、隣接する映像信
号線ＤＬと交差しなくなる。したかって、映像信号ａＤ
Ｌの占有面積を低減し、又映像信号線ＤＬの多層配線構
造を廃止することができる。

この液晶表示部の構成を回路的に示すと、第９図（液晶
表示部の等価回路図）に示すようになる。

第９図に示す、ＸｉＧ、Ｘｉ＋ＩＧ、・・・は、緑色フ
ィルタＧが形成される画素に接続された映像信号線ＤＬ
である。ＸｉＢ、Ｘｉ＋ＩＢ、・・・は、青色フィルタ
Ｂが形成される画素に接続された映像信号線ＤＬである
−　Ｘ　ｉ＋　Ｉ　Ｒ−Ｘ　ｘ　＋　２　Ｒｔ・・・は
、赤色フィルタＲが形成される画素に接続された映像信
号線ＤＬである。これらの映像信号線ＤＬは、映像信号
駆動回路で選択される。Ｙｉは前記第３図及び第７図に
示す画素列Ｘ０を選択する走査信号線ＧＬである。同様
に、Ｙｉ＋１．Ｙｉ＋２．・・・の夫々は、画素列Ｘ２
．　Ｘ３の夫々を選択する走査信号線ＯＬである。これ
らの走査信号線ＯＬは、垂直走査回路に接続されている
。

前記第２図の中央部は一画素部分の断面を示しているが
、左側は透明ガラス基板ＳＯＢ　１及び５ＵＢ２の左側
縁部分で引出配線の存在する部分の断面を示している。

右側は、透明ガラス基板５ＵＢ１及び５ＵＢ２の右側縁
部分で引出配線の存在しない部分の断面を示している。

第２図の左側、右側の夫々に示すシール材ＳＬは、液晶
ＬＣを封止するように構成されており、液晶封入口（図
示していない）を除く透明ガラス基板５ＵＢ１及び５Ｕ
Ｂ２の緑周囲全体に沿って形成されている。シール材Ｓ
Ｌは、例えば、エポキシ樹脂で形成されている。

前記上部透明ガラス基板５ＵＢ２側の共通透明画素電極
ＩＴＯは、少なくとも一個所において、銀ペースト材Ｓ
ＩＬによって、下部透明ガラス基板５ＵＢＩ側に形成さ
れた引出配線層に接続されている。この引出配線層は、
前述したゲート電極ＧＴ、ソース電極ＳＤ１、ドレイン
電極ＳＤ２の夫々と同一製造工程で形成される。

前記配向膜０ＲＩＩ及び０ＲＩ２．透明画素電極ＩＴＯ
１共通透明画素電極ＩＴ○、保護膜ＰＳｖ１及びＰＳＶ
２、絶縁膜ＧＩの夫々の層は、シ−ル材ＳＬの内側に形
成される。偏光板ＰＯＬは、下部透明ガラス基板ＳＵＢ
！、上部透明ガラス基板５ＵＢ２の夫々の外側の表面に
形成されている。

（実施例■）本実施例■は、前記液晶表示装置の液晶表示部の各画素
の開口率を向上した、本発明の他の実施例である。

本発明の実施例■である液晶表示装置の液晶表示部の一
画素を第８図（要部平面図）に示す。

本実施例■の液晶表示装置は、第８図に示すように、液
晶表示部の各画素内のｉ型半導体層ＡＳを薄膜トランジ
スタＴＦＴＩ〜ＴＦＴ３毎に分割して構成されている。

つまり、画素の複数に分割された薄膜トランジスタＴＰ
ＴＩ〜ＴＦＴ３の夫々は、独立したｉ型半導体層ＡＳの
島領域で構成されている。

このように構成される画素は、映像信号線ＤＬの延在す
る行方向に、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の夫
々を均等に配置することができるので、薄膜トランジス
タＴＦＴＩ〜ＴＦＴ３の夫々に接続される透明画素電極
ＩＴＯＩ〜ＩＴＯ３の夫々を方形状で構成することがで
き−る。方形状で構成される透明画素電極ＩＴＯＩ〜Ｉ
ＴＯ３の夫々は、画素内において隣接する透明画素電極
ＩＴｏ間の行方向における離隔面積を低減する（前記第
１図に斜線で示した領域に相当する面積を低減する）こ
とができるので、面積（開口率）を向上することができ
る。

また、第８図に符号Ａを付けて点線で囲んで示すように
、透明画素電極ＩＴＯＩ〜ＩＴＯ３の夫々の形状を変化
させる場合は、走査信号線ＧＬ又は映像信号線ＤＬに対
して傾斜する角度を有する線（例えば、４５度の角度の
線）で変化させる。つまり、透明画素電極ＩＴＯＩ〜Ｉ
ＴＯ３の夫々は、走査信号線ＯＬ又は映倫信号線ＤＬと
平行な線或は直交する線で形状を変化させた場合に比べ
て、透明画素電極ＩＴＯ間の離隔面積を低減することが
できるので、開口率を向上することができる。

また、透明画素電極ＩＴＯＩ〜ＩＴＯ３の夫々は、薄膜
トランジスタＴＰＴと接続される側と反対側において１
行方向の次段の走査信号線ＧＬと重ね合わされている。

この走査信号線ＧＬは、第１導電膜ｇ１で構成されてい
る０重ね合わされた透明画素電極ＩＴＯＩ〜ＩＴＯ３の
夫々と次段の走査信号線ＧＬとは静電容量素子を構成し
、選択される画素の透明画素電極ＩＴＯＩ〜ＩＴＯ３の
夫々は、印加される電位を確実に保持できるように構成
されている０選択される画素の透明画素電極ＩＴＯ１〜
■ＴＯ３の夫々ニは約２５［Ｖ］（７）電位が印加され
、この時１次段の走査信号線ＧＬは、非選択状態であり
、約−２０［Ｖ］の電位が印加されるように構成されて
いる。

前記重ね合わされる透明画素電極ＩＴＯ１〜ＩＴＯ３の
夫々と次段の走査信号線ＧＬとの間の一部には、前記ソ
ース電極ＳＤ１と同様に、走査信号線ＯＬの段差形状を
乗り越える際に透明画素電極ＩＴＯが断線しないように
、第１導電膜ｄ１及び第２導電膜ｄ２で構成された島領
域が設けられている。この島領域は、透明画素電極ＩＴ
Ｏの面積（開口率）を低下しないように、できる限り小
さく構成する。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。

例えば、本発明は、液晶表示装置の液晶表示部の各画素
を２分割或は４分割にすることができる。

ただし、画素の分割数があまり多くなると、開口率が低
下するので、上述のように、２〜４分割程度が妥当であ
る。

また、本発明は、カラーフィルタを電着法、真空蒸着法
等で形成してもよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

液晶表示装置の液晶表示部の画素の点欠陥を低減するこ
とができる。

【図面の簡単な説明】

第１図は、本発明の実施例Ｉであるアクティブ・マトリ
ックス方式のカラー液晶表示装置の液晶表示部°の一画
素を示す要部平面図、第２図は、前記第１図の■−■切断線で切った断面図、第３図は、前記第１図に示す画素を複数配置した液晶表
示部の要部平面図、第４図乃至第６図は、前記第１図に示す画素の所定の製
造工程における要部平面図、第７図は、前記第３図に示す画素とカラーフィルタとを
重ね合せた状態における要部平面図、第８図は、本発明
の実施例■であるアクティブ・マトリックス方式のカラ
ー液晶表示装置の液晶表示部の一画素を示す要部平面図
、第９図は、本発明の実施例Ｉ、■の夫々であるアクティ
ブ・マトリックス方式のカラー液晶表示装置の液晶表示
部を示す等価回路図である。図中、ＳＵＢ・・・透明ガラス基板、ＧＬ・・・走査信
号線、ＤＬ・・・映像信号線、ＧＩ・・・絶縁膜、ＧＴ
・・・ゲート電極、ＡＳ・・・ｉ型半導体層、ＳＤ・・
・ソース電極又はドレイン電極、ＰＳ■・・・保護膜、
ＬＳ・・・遮光膜、ＬＣ・・・液晶、ＴＰＴ・・・薄膜
トランジスタ、ＩＴＯ・・・透明画素電極−ｇｐｄ・・
・導電膜である。

Claims

【特許請求の範囲】１、ｉ型半導体層の上層にソース電極及びドレイン電極
が形成される薄膜トランジスタと、この薄膜トランジス
タのソース電極に接続される、ソース電極の上層に形成
される画素電極とで画素が構成される液晶表示装置にお
いて、前記薄膜トランジスタのソース電極を、前記ｉ型
半導体層の段差形状に沿って形成されたバリア層として
の第１導電膜と、該第１導電膜上に形成された、該第１
導電膜に比べて比抵抗値が小さく、かつ第１導電膜に比
べて小さいサイズで形成された第２導電膜とで構成し、
前記画素電極を、前記薄膜トランジスタのソース電極の
第２導電膜から露出する第１導電膜に接続したことを特
徴とする液晶表示装置。２、前記薄膜トランジスタのソース電極を構成する第１
導電膜はスパッタで形成したクロム膜であり、前記第２
導電膜はスパッタで形成したアルミニウム膜であること
を特徴とする特許請求の範囲第１項に記載の液晶表示装
置。３、前記薄膜トランジスタのソース電極を構成する第１
導電膜は５００〜１０００［Å］程度の膜厚で形成され
、前記第２導電膜は２０００〜４０００［Å］程度の膜
厚で形成されることを特徴とする特許請求の範囲第２項
に記載の液晶表示装置。４、前記薄膜トランジスタのドレイン電極は、ソース電
極と同一製造工程で形成される第１導電膜及び第２導電
膜で構成されていることを特徴とする特許請求の範囲第
１項乃至第３項に記載の夫々の液晶表示装置。５、前記薄膜トランジスタのゲート長は、ソース電極、
ドレイン電極の夫々の第１導電膜で規定されていること
を特徴とする特許請求の範囲第４項に記載の液晶表示装
置。