JPS6129820A - アクテイプマトリクス表示装置用基板 - Google Patents
アクテイプマトリクス表示装置用基板Info
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- G02F1/13629—Multilayer wirings
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アクティブマトリクス液晶表示装置における
薄膜トランジスタ基板に関するものである。
薄膜トランジスタ基板に関するものである。
非晶質シリコン（α−昭）や多結晶シリコン（Ｐ−町）
等の半導体薄膜を用いた薄膜トランジスタ（ＴＰＴ）の
１つの応用に、アクティブマトリクス液晶表示装置があ
る。その単位画素の例を第２図に示す、第２図０）及び
（ｂ）は、単位画素構造例のそれぞれ平面図及びＡ−Ｂ
、Ｂ−Ｃ［沿った断面図である。半導体薄膜としてα−
Ｓ（を用いた例で説明する。ガラス等の透明絶縁基板１
上には、工ＴＯＫよる共通電極８が設けられ、画素に書
き込まれた電荷の保持容量の一方の電極として働く、保
持容量は、共通電極８と１Ｔｏ画累電極７とＥｉＯｍ
＋ Ｂ１Ｎｚ等絶縁Ｍ９とで形成されている。
等の半導体薄膜を用いた薄膜トランジスタ（ＴＰＴ）の
１つの応用に、アクティブマトリクス液晶表示装置があ
る。その単位画素の例を第２図に示す、第２図０）及び
（ｂ）は、単位画素構造例のそれぞれ平面図及びＡ−Ｂ
、Ｂ−Ｃ［沿った断面図である。半導体薄膜としてα−
Ｓ（を用いた例で説明する。ガラス等の透明絶縁基板１
上には、工ＴＯＫよる共通電極８が設けられ、画素に書
き込まれた電荷の保持容量の一方の電極として働く、保
持容量は、共通電極８と１Ｔｏ画累電極７とＥｉＯｍ
＋ Ｂ１Ｎｚ等絶縁Ｍ９とで形成されている。
絶縁膜９上にはゲート電極配ｆｓ２が設けられ、行電極
として延在している。他行のゲート電極配線２１も図示
している。ゲート電極配線２（２）上にはゲート絶縁膜
８．ａ−Ｂｉ膜４が設けられ、α−Ｓイ膜４上に列電極
としてのドレイン電極配線５（５つ、ソース電極６（６
つが配されている。この例では、両電極５，６共金属層
１５．’１６とｎ ａ−昭［２５ｊ ２６から成る。ソ
ース電極６は、画素電極７と接続されている。さらに、
図示してないが遮光膜やパッシベーション膜等も形成さ
れる場合がある。第２図（α）及び（ｂ）の構造例では
、導電膜の層数や絶縁膜の層数が多いので製造工数が多
く、従って製造歩留りを向上するのに困難がある。
として延在している。他行のゲート電極配線２１も図示
している。ゲート電極配線２（２）上にはゲート絶縁膜
８．ａ−Ｂｉ膜４が設けられ、α−Ｓイ膜４上に列電極
としてのドレイン電極配線５（５つ、ソース電極６（６
つが配されている。この例では、両電極５，６共金属層
１５．’１６とｎ ａ−昭［２５ｊ ２６から成る。ソ
ース電極６は、画素電極７と接続されている。さらに、
図示してないが遮光膜やパッシベーション膜等も形成さ
れる場合がある。第２図（α）及び（ｂ）の構造例では
、導電膜の層数や絶縁膜の層数が多いので製造工数が多
く、従って製造歩留りを向上するのに困難がある。
一方、第２図（ｃ）に示した断面構造例では、電荷保持
容量を他行のゲート電極配線２１と画素電極７及びゲー
ト絶縁膜８で形成したものを示す、？−の例では、製造
工数が減少するが他行のゲート電極配線２′で保持容量
を形成するため、表示として有効な画素面積即ち開孔率
が減少してしまう欠点を有す。
容量を他行のゲート電極配線２１と画素電極７及びゲー
ト絶縁膜８で形成したものを示す、？−の例では、製造
工数が減少するが他行のゲート電極配線２′で保持容量
を形成するため、表示として有効な画素面積即ち開孔率
が減少してしまう欠点を有す。
第２図（ａ）（ｂ）及び（ｃ）の例かられかる様に、従
来はゲート電極配線２（２つは、１回のマスク工程及び
エツチング工程で形成していた。そのため、そのマスク
・エッチ工程に不具合が１ケ所でもあると、ゲート電極
配線断線が生じ結果的に不良品を生じてしまう。画素数
を増やしたり、大面積表示しようとする場合には、結局
高い歩留りが得られなくなり、低コストを実現しにくく
なる。また、第２図（α）（ｂ）の例では開孔率が高い
が、層数、工数が多く高歩留り・低コストが得にくい欠
点がある。第２図（＜＋）の例では、開孔率が大きくで
きない欠点を有していた。
来はゲート電極配線２（２つは、１回のマスク工程及び
エツチング工程で形成していた。そのため、そのマスク
・エッチ工程に不具合が１ケ所でもあると、ゲート電極
配線断線が生じ結果的に不良品を生じてしまう。画素数
を増やしたり、大面積表示しようとする場合には、結局
高い歩留りが得られなくなり、低コストを実現しにくく
なる。また、第２図（α）（ｂ）の例では開孔率が高い
が、層数、工数が多く高歩留り・低コストが得にくい欠
点がある。第２図（＜＋）の例では、開孔率が大きくで
きない欠点を有していた。
本発明は、層数及び工数を特に増加せずに高歩留り、低
コストの表示装置用基板を提供するものであり、かつ表
示性能の１つである開孔率を特に落とさずにそれを実現
可能とするものである。
コストの表示装置用基板を提供するものであり、かつ表
示性能の１つである開孔率を特に落とさずにそれを実現
可能とするものである。
本発明では、ゲート電極配線を少なく共遮光性を有する
導電膜の第１ゲート配線と透明導電膜の第２ゲート配線
の２層を用い、それが少なく共部分的に接触させること
により行配線の断線確率を極度に減少する。また、前記
透明導電膜を電荷保持容量の一方の電極に用いることに
よって開孔率の減少を防止するものである。
導電膜の第１ゲート配線と透明導電膜の第２ゲート配線
の２層を用い、それが少なく共部分的に接触させること
により行配線の断線確率を極度に減少する。また、前記
透明導電膜を電荷保持容量の一方の電極に用いることに
よって開孔率の減少を防止するものである。
第１図（α）及び（ｂ）には、本発明の単位画素の構造
例を示す。第１図（ｂ）は、第１図（α）の平面図のＡ
−Ｂ、Ｂ−Ｃ［沿った断面図である。ゲート電極配線
２は、ＡＪ、Ｃｒ、ＭＱ、Ｗ等金属やその硅化物などに
よる不透明導電膜を用いた第１ゲート配線１２と、工Ｔ
Ｏや日ｎＯ舅等透明導電膜を用いた第２ゲート配線四か
ら成っている。第１及び第２ゲート配線共に、直接型な
る部分を有し、電気的にはほぼ同電位になる。一方、他
行の第２ゲート配線２２１は、画素電極７の下圧延在し
、ゲート絶縁膜８とで電荷保持容量を形成している。こ
の例では、ＴＰＴのゲート電極としては第１ゲート配線
１２のみを配している。ＴＰＴは、第１ゲート配線に、
ゲート絶縁膜８．半導体薄膜４．ドレイン電極配線５．
ソース電極６から成っている。さらに、遮光膜や表面保
護膜が必要彦場合もあるが、本発明に直接関係ないので
省略する。また図示してないがゲート電極配線の外部と
り出し部のコンタクトも２種以上の導電膜を用いている
ので、より容易にできる利点も合わせもつ。
例を示す。第１図（ｂ）は、第１図（α）の平面図のＡ
−Ｂ、Ｂ−Ｃ［沿った断面図である。ゲート電極配線
２は、ＡＪ、Ｃｒ、ＭＱ、Ｗ等金属やその硅化物などに
よる不透明導電膜を用いた第１ゲート配線１２と、工Ｔ
Ｏや日ｎＯ舅等透明導電膜を用いた第２ゲート配線四か
ら成っている。第１及び第２ゲート配線共に、直接型な
る部分を有し、電気的にはほぼ同電位になる。一方、他
行の第２ゲート配線２２１は、画素電極７の下圧延在し
、ゲート絶縁膜８とで電荷保持容量を形成している。こ
の例では、ＴＰＴのゲート電極としては第１ゲート配線
１２のみを配している。ＴＰＴは、第１ゲート配線に、
ゲート絶縁膜８．半導体薄膜４．ドレイン電極配線５．
ソース電極６から成っている。さらに、遮光膜や表面保
護膜が必要彦場合もあるが、本発明に直接関係ないので
省略する。また図示してないがゲート電極配線の外部と
り出し部のコンタクトも２種以上の導電膜を用いている
ので、より容易にできる利点も合わせもつ。
第８図は、本発明の他の断面構造例である。ゲート電極
配線２，２１は、第１ゲート配線１２ 、１２’と第２
ゲート配線２２ 、２２’から成っているが、この例で
は、第２ゲート配線ｎもＴＰＴのゲート電極として働く
、また、第１ゲート配線１２ 、１２’は第２ゲート配
線ρ、２２１の上でかつ幅狭く形成されている。しかし
ＴＦＴ下の第１ゲート配線１２の幅はＴＰＴを充分遮光
する値に選ばれている。またＴＰＴのドレイン・ソース
電極５，６は画素電極７と同じ透明導電膜で形成された
例を示した。必要により表面は絶縁膜１９（例えば昭Ｏ
ｘ）で被われている。
配線２，２１は、第１ゲート配線１２ 、１２’と第２
ゲート配線２２ 、２２’から成っているが、この例で
は、第２ゲート配線ｎもＴＰＴのゲート電極として働く
、また、第１ゲート配線１２ 、１２’は第２ゲート配
線ρ、２２１の上でかつ幅狭く形成されている。しかし
ＴＦＴ下の第１ゲート配線１２の幅はＴＰＴを充分遮光
する値に選ばれている。またＴＰＴのドレイン・ソース
電極５，６は画素電極７と同じ透明導電膜で形成された
例を示した。必要により表面は絶縁膜１９（例えば昭Ｏ
ｘ）で被われている。
第４図は、本発明の他の実施例に基すた断面構造例であ
る。この例では、ＴＦＴ下のゲート電極配線２は、幅広
い第１ゲート配線１２とその下で第１ゲート配線Ｉ２に
被われる第２ゲート配線２２で成リ、それ以外の部分に
は第１．第２ゲート配線１２，２２が重ならない（第４
図の信性の第１ゲート配線１２′、第２ゲート配線２２
１を参照）、この様にすれば、基板の損傷等圧よる段差
があっても、断線の危険性はより減少する。また、本例
では電荷保持容量はゲート絶縁膜８とフィールド絶縁膜
１９を介して信性の第２ゲート配線２２１と画素電極７
で設けている。さらに、列電極であるドレイン電極配線
５には画素電極７と同時の形成できる付加電極配線３５
を付加し欠長配線を行なっている例を示した。
る。この例では、ＴＦＴ下のゲート電極配線２は、幅広
い第１ゲート配線１２とその下で第１ゲート配線Ｉ２に
被われる第２ゲート配線２２で成リ、それ以外の部分に
は第１．第２ゲート配線１２，２２が重ならない（第４
図の信性の第１ゲート配線１２′、第２ゲート配線２２
１を参照）、この様にすれば、基板の損傷等圧よる段差
があっても、断線の危険性はより減少する。また、本例
では電荷保持容量はゲート絶縁膜８とフィールド絶縁膜
１９を介して信性の第２ゲート配線２２１と画素電極７
で設けている。さらに、列電極であるドレイン電極配線
５には画素電極７と同時の形成できる付加電極配線３５
を付加し欠長配線を行なっている例を示した。
ソース電極６も同様である。
第５図は、本発明の他の具体例の断面図である。
ゲート電極配線２を下に第１ゲート配線は上に第２ゲー
ト配線ｎによって構成した例である。この例のＴＰＴも
やはりドレインソース電極５，６共に画素電極７と同時
に形成した付加電極３５ 、３６を有した例を示した。
ト配線ｎによって構成した例である。この例のＴＰＴも
やはりドレインソース電極５，６共に画素電極７と同時
に形成した付加電極３５ 、３６を有した例を示した。
以上の電極例において、第１及び第２ゲート配線の上下
の関係は、第１ゲート配線に用いる材質によって適宜選
ばれる。例えば、酸化しやすいＣｒを第１ゲート配線に
用いた場合には、第１ゲート配線は上の方が下の第２ゲ
ート配線例えば工Ｔ。
の関係は、第１ゲート配線に用いる材質によって適宜選
ばれる。例えば、酸化しやすいＣｒを第１ゲート配線に
用いた場合には、第１ゲート配線は上の方が下の第２ゲ
ート配線例えば工Ｔ。
とコンタクトをとりやすい、酸化しにくい、または酸化
物を容易忙除去できる導電膜を第１ゲート配線に用いる
ときＫは、その限りでなく第５図の例も適用できる。
物を容易忙除去できる導電膜を第１ゲート配線に用いる
ときＫは、その限りでなく第５図の例も適用できる。
上述の如く、従来の１マスク工程で形成されるゲート電
極配線に対して、本発明による第１及び第２ゲート配線
はそれぞれのマスク・エラチェａによって形成されるの
で、同一のゲート電極配線の断線の確率は従来の確率の
自乗に低下する１例えば、１回のマスク工程で０．１優
の割合で断線が生ずるものとすれば、本発明によれば１
００万本に１木切れることＫなり、不良率が極度に減少
する。また、第２ゲート配線に透明導電膜を使用するの
で、電荷保持容量を形成しても開孔率を低下させること
はない。
極配線に対して、本発明による第１及び第２ゲート配線
はそれぞれのマスク・エラチェａによって形成されるの
で、同一のゲート電極配線の断線の確率は従来の確率の
自乗に低下する１例えば、１回のマスク工程で０．１優
の割合で断線が生ずるものとすれば、本発明によれば１
００万本に１木切れることＫなり、不良率が極度に減少
する。また、第２ゲート配線に透明導電膜を使用するの
で、電荷保持容量を形成しても開孔率を低下させること
はない。
以上によって、基本的に多数の単位画素を行列状に配置
するアクティブマトリクス表示装置の製造歩留りを向上
することができ、結果的に低コストで市場に提供できる
。また、第２ゲート配線形成工程の分工程増となるが１
．コストは歩留り向上で充分カバーできる。さらに欠陥
が少ないことと共に開孔率が低下しないので明るい良質
の表示を得ることができる。
するアクティブマトリクス表示装置の製造歩留りを向上
することができ、結果的に低コストで市場に提供できる
。また、第２ゲート配線形成工程の分工程増となるが１
．コストは歩留り向上で充分カバーできる。さらに欠陥
が少ないことと共に開孔率が低下しないので明るい良質
の表示を得ることができる。
以上、α−ＳＺ膜を用いたＴＰＴを例に述べてきたが、
ｐ−Ｂｉ場合によればビームアニール等で形成シた単結
晶ＳＺ薄膜や他の半導体材料によるＴＰＴを用いたアク
ティブマトリクス表示装置用基板に本発明は適用でき、
その工業的価値は高い。
ｐ−Ｂｉ場合によればビームアニール等で形成シた単結
晶ＳＺ薄膜や他の半導体材料によるＴＰＴを用いたアク
ティブマトリクス表示装置用基板に本発明は適用でき、
その工業的価値は高い。
第１図（ａ：及び（ｂ）は本発明による単位画素構造例
であり、第１図（ｂ）は第１図（α）の平面図のＡ
Ｂ。 Ｂ−ＧＫ沿った断面図である。第２図（α）及び（ｂ）
は。 従来の構造例の平面図及び断面図であり、第２図（ｃ）
は従来構造の断面例である。第８図乃至第５図は、本発
明による実施例のそれぞれの断面図である。 １・ｅ基板 ２，２１・・ゲート電極配線 ８＠・ゲー
ト絶縁膜 ４・・半導体薄膜 ５・・ドレイン電極 ６
・・ソース電極 ７・・画素電極８・・共通電極 １２
、１２’・・第１ゲート配線２２ 、２２’・・第２
ゲート配線。 以 上
であり、第１図（ｂ）は第１図（α）の平面図のＡ
Ｂ。 Ｂ−ＧＫ沿った断面図である。第２図（α）及び（ｂ）
は。 従来の構造例の平面図及び断面図であり、第２図（ｃ）
は従来構造の断面例である。第８図乃至第５図は、本発
明による実施例のそれぞれの断面図である。 １・ｅ基板 ２，２１・・ゲート電極配線 ８＠・ゲー
ト絶縁膜 ４・・半導体薄膜 ５・・ドレイン電極 ６
・・ソース電極 ７・・画素電極８・・共通電極 １２
、１２’・・第１ゲート配線２２ 、２２’・・第２
ゲート配線。 以 上
Claims (1)
- （１）透明絶縁基板上の薄膜トランジスタと、第１の透
明導電膜からなる画素電極と、電荷保持容量とを少なく
共具備する単位画素を有するアクティブマトリクス表示
装置用基板において、前記薄膜トランジスタのゲート電
極配線が行配線として延在し、１つの行配線が遮光性を
有する導電膜の第１ゲート配線と第１ゲート配線と接触
する部分を有する第２の透明導電膜から成る第２ゲート
配線の少なく共２つによって形成され、前記容量が画素
電極と隣接する他行の第２ゲート配線の一部と、ゲート
絶縁膜を少なく共一部に含む絶縁膜とによって構成され
たことを特徴とするアクティブマトリクス表示装置用基
板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15255684A JPS6129820A (ja) | 1984-07-23 | 1984-07-23 | アクテイプマトリクス表示装置用基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15255684A JPS6129820A (ja) | 1984-07-23 | 1984-07-23 | アクテイプマトリクス表示装置用基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6129820A true JPS6129820A (ja) | 1986-02-10 |
| JPH0431376B2 JPH0431376B2 (ja) | 1992-05-26 |
Family
ID=15543050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15255684A Granted JPS6129820A (ja) | 1984-07-23 | 1984-07-23 | アクテイプマトリクス表示装置用基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6129820A (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62239580A (ja) * | 1986-04-10 | 1987-10-20 | Alps Electric Co Ltd | 薄膜トランジスタ |
| JPS639977A (ja) * | 1986-07-01 | 1988-01-16 | Citizen Watch Co Ltd | 薄膜トランジスタ |
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