JPS6151188A - アクテイブ・マトリクス表示装置用基板 - Google Patents
アクテイブ・マトリクス表示装置用基板Info
- Publication number
- JPS6151188A JPS6151188A JP59173849A JP17384984A JPS6151188A JP S6151188 A JPS6151188 A JP S6151188A JP 59173849 A JP59173849 A JP 59173849A JP 17384984 A JP17384984 A JP 17384984A JP S6151188 A JPS6151188 A JP S6151188A
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- JP
- Japan
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- electrode
- drain electrode
- substrate
- active matrix
- thin film
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アクティブ・マトリクス液晶表示装置ｌＣ１
？けるＭ ＪＪａ’ ）ランジスタ基板に関するもので
ある。
？けるＭ ＪＪａ’ ）ランジスタ基板に関するもので
ある。
非晶質シリコン（ｃＬ−８ｌ：）や多結晶Ｓ ｉ （ｐ
−８＜）等の半導体薄膜を用いたＶＦ、欣トランジスタ
（ＴＰＴ）、は、広く応用されつつある。その１つに液
晶表示装置に代表されるアクティブマトリクス表示装置
がある。その単位画素は、第２図と第３図に示す様な４
′１４造を有していた。ａ−３ｉ ＴＦＴを例にとって
説明する。第２図は、ガラスや石英の如き透明絶縁基板
１上に、ゲート電極２を配し、それを被覆するゲート絶
縁膜ぐ３．α−８ｉ膜４を形成し、その上にドレイン電
極配線５．ンース′ｉ′ｒｉ、極６を配したものでちる
。さらに、工Ｔｏや８７１０２等の透明導電膜からなる
画素電極７を設け、ソース電極６を接続する。第２図の
例では、ドレイン電極間＃ｉ！５とソース電極６１画素
電極７をすべて透明導電膜で形成したものでちる。第３
図の例では、ドレイン・ソース電極５，６共に、透明導
電膜以外の金属と低抵抗α−８ｉの２居で形成したもの
で、絶縁膜８のコンタクト開孔部を介してα−６Ｚ Ｍ
８や画素電極７に接続されている。この場合、低抵抗
α−れ５．２６は、例えばリンを添加したα−３Ｂ：
：Ｈが用いられ、金ｆ’ｉ１５，１６はＡｋ−？ＭＯ等
が用いられる。ア； クチイブマトリクス表示装
置の場合、例えばゲート電極２は行電極に、ドレイン電
極配線５は列電極に用いられ、それぞれ１回のマスク工
程により形成され、その高歩留り性が要求されていた。
−８＜）等の半導体薄膜を用いたＶＦ、欣トランジスタ
（ＴＰＴ）、は、広く応用されつつある。その１つに液
晶表示装置に代表されるアクティブマトリクス表示装置
がある。その単位画素は、第２図と第３図に示す様な４
′１４造を有していた。ａ−３ｉ ＴＦＴを例にとって
説明する。第２図は、ガラスや石英の如き透明絶縁基板
１上に、ゲート電極２を配し、それを被覆するゲート絶
縁膜ぐ３．α−８ｉ膜４を形成し、その上にドレイン電
極配線５．ンース′ｉ′ｒｉ、極６を配したものでちる
。さらに、工Ｔｏや８７１０２等の透明導電膜からなる
画素電極７を設け、ソース電極６を接続する。第２図の
例では、ドレイン電極間＃ｉ！５とソース電極６１画素
電極７をすべて透明導電膜で形成したものでちる。第３
図の例では、ドレイン・ソース電極５，６共に、透明導
電膜以外の金属と低抵抗α−８ｉの２居で形成したもの
で、絶縁膜８のコンタクト開孔部を介してα−６Ｚ Ｍ
８や画素電極７に接続されている。この場合、低抵抗
α−れ５．２６は、例えばリンを添加したα−３Ｂ：
：Ｈが用いられ、金ｆ’ｉ１５，１６はＡｋ−？ＭＯ等
が用いられる。ア； クチイブマトリクス表示装
置の場合、例えばゲート電極２は行電極に、ドレイン電
極配線５は列電極に用いられ、それぞれ１回のマスク工
程により形成され、その高歩留り性が要求されていた。
α−８５ＴＰＴの場合には第２図と第３図の例の他に、
さらに上下からの遮光膜を形成したり、電荷保持用の容
■工を形成したものがあるが、説明°は省略する ｐ−
８ｉＴＦＴの場合は、特に遮光は必要ないがほぼ同様な
構ｊ？ｉを有している。
さらに上下からの遮光膜を形成したり、電荷保持用の容
■工を形成したものがあるが、説明°は省略する ｐ−
８ｉＴＦＴの場合は、特に遮光は必要ないがほぼ同様な
構ｊ？ｉを有している。
第２図と第３Ｍの従来例から明らかな様に、ト。
レイン電極配線５は、長くかつ細いにもかかわらず、１
回のマスク工程で形成する必要があった。
回のマスク工程で形成する必要があった。
そのため、本工程は製造歩留りに直接影響を与え、歩留
り低下のＤ′Ａ因にもなっていた。また、第３図の構造
例の場合には、ソース電極６と画素電極７を接続するだ
め画素電極７とのコンタクト不良やソース電極６の段切
れ等の断線が画素欠陥として生じやすかった。
り低下のＤ′Ａ因にもなっていた。また、第３図の構造
例の場合には、ソース電極６と画素電極７を接続するだ
め画素電極７とのコンタクト不良やソース電極６の段切
れ等の断線が画素欠陥として生じやすかった。
本発明は、上述の問題点を解決するもので、高歩留りの
アクティブマトリクス表示装置のだめの単位画素４７＋
ｉ造ｆｔ提供するものである。その結果、低コストの表
示装置の提供を可能ならしめるものである。
アクティブマトリクス表示装置のだめの単位画素４７＋
ｉ造ｆｔ提供するものである。その結果、低コストの表
示装置の提供を可能ならしめるものである。
本発明では、ドレイン電極配線を２つ以上の導電膜を、
２回以上のマスク工程で形成し、冗長配線を行なって、
高歩留り化するものである。さらに具体的には、画素電
極用透明導′Ｆ４．ＨＩＡをその１つとして用い付加ド
レイン電極間線となし、さらに他の導電膜によるドレイ
ン電極配線を設ける。同様な冗長性は、ソース電極にも
適用され、さらに歩留りを向上できる。−１，た、付加
ドレインＮ極配線とドレイン電極配線が半導体薄膜の上
または下で平面的に重なる部分をもたせることにより、
雨間線間の抵抗を少なくシ、例え一方が断線しても電気
的に影響を少なくするものである。さらに、従来通りＴ
ＰＴ／ｉ￥８性をきめる一要因であるチャンネル長は本
来のドレイン電極とソースｎ極間距離できまる様、付加
ドレイン電極と画素電極間距離の方を長くする様、配慮
している。
２回以上のマスク工程で形成し、冗長配線を行なって、
高歩留り化するものである。さらに具体的には、画素電
極用透明導′Ｆ４．ＨＩＡをその１つとして用い付加ド
レイン電極間線となし、さらに他の導電膜によるドレイ
ン電極配線を設ける。同様な冗長性は、ソース電極にも
適用され、さらに歩留りを向上できる。−１，た、付加
ドレインＮ極配線とドレイン電極配線が半導体薄膜の上
または下で平面的に重なる部分をもたせることにより、
雨間線間の抵抗を少なくシ、例え一方が断線しても電気
的に影響を少なくするものである。さらに、従来通りＴ
ＰＴ／ｉ￥８性をきめる一要因であるチャンネル長は本
来のドレイン電極とソースｎ極間距離できまる様、付加
ドレイン電極と画素電極間距離の方を長くする様、配慮
している。
本発明を図面を用いて以下に詳述する。第１図は、本発
明による単位画素の断面構造例である。
明による単位画素の断面構造例である。
ガラス、石英、サファイヤ等の透明絶縁基板１の上に、
行電極としてのゲート電極２が形成されている。ゲート
電極２はＡｌ１ｙ、Ｎｏ、Ｃｒ、Ｔａ。
行電極としてのゲート電極２が形成されている。ゲート
電極２はＡｌ１ｙ、Ｎｏ、Ｃｒ、Ｔａ。
Ｗ等の金属やその硅化物場合によってはｐ−Ｂｉ等が用
いられる。ゲート電極２上には、ゲート絶縁膜８が形成
され、主にＣＶＤやプラズマＣＶＤ等で堆積される窒化
膜（Ｓ仕ｘ）、酸化膜（５７０Ｚ）や、場合によっては
ゲート電極２材料の酸化物が用いられる。ゲート絶縁膜
ａ上には、α−ｓ７：ａ合金、α−ｓｚ：ｙ合金ｅ ７
’−８’等の半導体薄膜４が堆積されるが、本例ではそ
の前に画素電極７と付加ドレイン電極配線３５が工ＴＯ
やＳｎＯ，の如き透明導電膜で形成されて−る。必要に
応じ酸化膜等のフィールド絶縁膜８を堆積、選択開孔後
、ドレイン電極配線５１ソース電極６．必要によっては
ゲート配線（図示せず）が設けられている。ドレイン及
びノース電極５，６は、下から九半導体薄膜２５ 、２
６ 、 Ａｌ等の金属膜１５ 、１６から成っている。
いられる。ゲート電極２上には、ゲート絶縁膜８が形成
され、主にＣＶＤやプラズマＣＶＤ等で堆積される窒化
膜（Ｓ仕ｘ）、酸化膜（５７０Ｚ）や、場合によっては
ゲート電極２材料の酸化物が用いられる。ゲート絶縁膜
ａ上には、α−ｓ７：ａ合金、α−ｓｚ：ｙ合金ｅ ７
’−８’等の半導体薄膜４が堆積されるが、本例ではそ
の前に画素電極７と付加ドレイン電極配線３５が工ＴＯ
やＳｎＯ，の如き透明導電膜で形成されて−る。必要に
応じ酸化膜等のフィールド絶縁膜８を堆積、選択開孔後
、ドレイン電極配線５１ソース電極６．必要によっては
ゲート配線（図示せず）が設けられている。ドレイン及
びノース電極５，６は、下から九半導体薄膜２５ 、２
６ 、 Ａｌ等の金属膜１５ 、１６から成っている。
列電極は、ドレイン電極配線５と付加ドレイン電極配線
３５とで冗長配線されているが、特に工程増にはなって
ｂない、ｉｌ！ｉｉ素な極７は、半導体Ｎ膜４と直接接
しているので、画素欠陥を発生しにくい。付加ドレイン
電極配＋ＶｉＩ３５及び画素電極７は、必ずしもゲート
絶縁膜８を介してゲート電極２と平面的に重なる必要は
ないが、ドレイン電極配線５及びソース電極６にも冗長
性をもたせる意味で重なった方が望ましい。しかし、良
好なオーミック接触を得るには、ドレイン及びソース電
極５及び６を半導体薄膜４の上部に設けた方が望ましく
、ＴＰＴのチャンネル長は、この両電極５．６の間隔で
きめている。付加ドレイン電極配線３５と画素電極７の
間隔は、チャンネル長以上にした方が望ましい。
３５とで冗長配線されているが、特に工程増にはなって
ｂない、ｉｌ！ｉｉ素な極７は、半導体Ｎ膜４と直接接
しているので、画素欠陥を発生しにくい。付加ドレイン
電極配＋ＶｉＩ３５及び画素電極７は、必ずしもゲート
絶縁膜８を介してゲート電極２と平面的に重なる必要は
ないが、ドレイン電極配線５及びソース電極６にも冗長
性をもたせる意味で重なった方が望ましい。しかし、良
好なオーミック接触を得るには、ドレイン及びソース電
極５及び６を半導体薄膜４の上部に設けた方が望ましく
、ＴＰＴのチャンネル長は、この両電極５．６の間隔で
きめている。付加ドレイン電極配線３５と画素電極７の
間隔は、チャンネル長以上にした方が望ましい。
半導体薄膜４の電導率の光感度が高いとき、例えばα−
ＳＺや単結晶Ｓｉ′ｔ−用いた場合には、ＴＰＴを遮光
する必要がある。それには、従来の技術を適用できるの
で、特に説明はしない。
ＳＺや単結晶Ｓｉ′ｔ−用いた場合には、ＴＰＴを遮光
する必要がある。それには、従来の技術を適用できるの
で、特に説明はしない。
； 第４図には、本発明による他の実施例が示され
ている。付加ドレイン電極配線３５を半導体薄膜４の上
に設けたものである。この場合、金属１５．？１薄ｆｆ
＆２５から成るドレイン電極配線５は付加ドレイン電極
配線３５と一部重なり、かつ半導体薄膜４上に１α接コ
ンタクトしている。
ている。付加ドレイン電極配線３５を半導体薄膜４の上
に設けたものである。この場合、金属１５．？１薄ｆｆ
＆２５から成るドレイン電極配線５は付加ドレイン電極
配線３５と一部重なり、かつ半導体薄膜４上に１α接コ
ンタクトしている。
上述の如く、本発明によれば、列電極はドレイン電極配
線と付加ドレイン電極配線とで冗長度をもたせて形成さ
れるので、たとえ一方が断膀しても他の配線で救済する
ことができる。また、例えばドレイン電極と半導体薄膜
間のコンタクトに不良が生じても、付加ドレインによる
コンタクトで多少のコンタクト抵抗があっても致命的な
欠陥になることはない。同様なことは、ソース電極と画
素電極についてもいえ、画素欠陥救済効果を有する。必
要によっては、半導体薄膜と重ならない画素電極上でも
ソース電極と接触させれば、その効果はより大きい。
線と付加ドレイン電極配線とで冗長度をもたせて形成さ
れるので、たとえ一方が断膀しても他の配線で救済する
ことができる。また、例えばドレイン電極と半導体薄膜
間のコンタクトに不良が生じても、付加ドレインによる
コンタクトで多少のコンタクト抵抗があっても致命的な
欠陥になることはない。同様なことは、ソース電極と画
素電極についてもいえ、画素欠陥救済効果を有する。必
要によっては、半導体薄膜と重ならない画素電極上でも
ソース電極と接触させれば、その効果はより大きい。
また、既述の如く、工程を特に増加させずに冗長配線が
できるので、高歩留りで表示装置用基板が製造できる。
できるので、高歩留りで表示装置用基板が製造できる。
その結果として、低コスト、高品質のアクティブマトリ
クス表示装置の提供が可能となる。ま７’ｃ ｓ高歩留
りであることから大面覆犬容量表示装置の製造も容易と
なり、応用範囲がさらに拡がる。
クス表示装置の提供が可能となる。ま７’ｃ ｓ高歩留
りであることから大面覆犬容量表示装置の製造も容易と
なり、応用範囲がさらに拡がる。
第１図は本発明による単位画素の構造断面図、第２図及
び第８図はそれぞれ従来の単位画素の構造断面図、菌４
図は本発明による単位画素の他の構造断面図である。 １・・基板 ２・・ゲート電極 ８＠・ゲートに！、緑
膜 ４・・半導体薄膜 ５・・ドレイン電極配線 ６・
・ソース電極 ７・・画素電極 ８・・絶縁膜 ３５・
・付加ドレイン電極配線。 以 上
び第８図はそれぞれ従来の単位画素の構造断面図、菌４
図は本発明による単位画素の他の構造断面図である。 １・・基板 ２・・ゲート電極 ８＠・ゲートに！、緑
膜 ４・・半導体薄膜 ５・・ドレイン電極配線 ６・
・ソース電極 ７・・画素電極 ８・・絶縁膜 ３５・
・付加ドレイン電極配線。 以 上
Claims (3)
- （１）透明絶縁基板上のゲート電極と、該電極を被覆す
るゲート絶縁膜と、該絶縁膜上の半導体薄膜と、前記半
導体薄膜上に形成されたソース電極とドレイン電極配線
とから成る薄膜トランジスタと、前記ソース電極に接続
された透明導電膜より成る画素電極を少なく共有する単
位画素から成るアクティブマトリクス表示装置用基板に
おいて、前記ドレイン電極配線と前記半導体薄膜上また
は下で平面的に重なる部分を有する付加ドレイン電極配
線を設け、付加ドレイン電極配線の少なく共一部を前記
透明導電膜で前記画素電極より離間して形成したことを
特徴とするアクティブ・マトリクス表示装置用基板。 - （２）前記ソース電極と画素電極が前記半導体薄膜上ま
たは下で平面的に重なる部分を有することを特徴とする
特許請求の範囲第１項記載のアクティブ・マトリクス表
示装置用基板。 - （３）前記付加ドレイン電極配線と前記画素電極との離
間距離が、前記ソース及びドレイン電極配線の離間距離
よりきまる実質的チャンネル長以上に長いことを特徴と
する特許請求の範囲第１項または第２項記載のアクティ
ブ・マトリクス表示装置用基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59173849A JPS6151188A (ja) | 1984-08-21 | 1984-08-21 | アクテイブ・マトリクス表示装置用基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59173849A JPS6151188A (ja) | 1984-08-21 | 1984-08-21 | アクテイブ・マトリクス表示装置用基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6151188A true JPS6151188A (ja) | 1986-03-13 |
| JPH0570156B2 JPH0570156B2 (ja) | 1993-10-04 |
Family
ID=15968292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59173849A Granted JPS6151188A (ja) | 1984-08-21 | 1984-08-21 | アクテイブ・マトリクス表示装置用基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6151188A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63216091A (ja) * | 1987-03-04 | 1988-09-08 | 三菱電機株式会社 | マトリクス型表示装置 |
| JPH01219825A (ja) * | 1988-02-29 | 1989-09-01 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタ |
| JPH02211636A (ja) * | 1989-02-11 | 1990-08-22 | Nec Corp | 薄膜トランジスタアレイの製造方法 |
| JPH0381736A (ja) * | 1989-08-25 | 1991-04-08 | Nec Corp | 薄膜トランジスタ |
| JPH05165058A (ja) * | 1991-12-13 | 1993-06-29 | Casio Comput Co Ltd | 薄膜トランジスタパネルおよびその製造方法 |
| WO2007043493A1 (en) * | 2005-10-14 | 2007-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2007134687A (ja) * | 2005-10-14 | 2007-05-31 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2010232652A (ja) * | 2009-03-05 | 2010-10-14 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2014036189A (ja) * | 2012-08-10 | 2014-02-24 | Mitsubishi Electric Corp | 薄膜トランジスタ基板 |
| WO2017063226A1 (zh) * | 2015-10-16 | 2017-04-20 | 深圳市华星光电技术有限公司 | 薄膜场效应晶体管及其制作方法、液晶显示器 |
-
1984
- 1984-08-21 JP JP59173849A patent/JPS6151188A/ja active Granted
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63216091A (ja) * | 1987-03-04 | 1988-09-08 | 三菱電機株式会社 | マトリクス型表示装置 |
| JPH01219825A (ja) * | 1988-02-29 | 1989-09-01 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタ |
| JPH02211636A (ja) * | 1989-02-11 | 1990-08-22 | Nec Corp | 薄膜トランジスタアレイの製造方法 |
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| JPH05165058A (ja) * | 1991-12-13 | 1993-06-29 | Casio Comput Co Ltd | 薄膜トランジスタパネルおよびその製造方法 |
| JP2014103418A (ja) * | 2005-10-14 | 2014-06-05 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| WO2007043493A1 (en) * | 2005-10-14 | 2007-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7749825B2 (en) | 2005-10-14 | 2010-07-06 | Semiconductor Energy Laboratory Co., Ltd. | Forming a thin transistor with a redundant source of drain electrode |
| US9312393B2 (en) | 2005-10-14 | 2016-04-12 | Semiconductor Energy Laboratory Co., Ltd. | Transistor having tapered gate electrode |
| US8222098B2 (en) | 2005-10-14 | 2012-07-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having first and second source and drain electrodes sandwiched between an island-shaped semiconductor film |
| JP2013016861A (ja) * | 2005-10-14 | 2013-01-24 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2015144312A (ja) * | 2005-10-14 | 2015-08-06 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2007134687A (ja) * | 2005-10-14 | 2007-05-31 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| US8785990B2 (en) | 2005-10-14 | 2014-07-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including first and second or drain electrodes and manufacturing method thereof |
| JP2010232652A (ja) * | 2009-03-05 | 2010-10-14 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2016153900A (ja) * | 2009-03-05 | 2016-08-25 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2020038965A (ja) * | 2009-03-05 | 2020-03-12 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP2014036189A (ja) * | 2012-08-10 | 2014-02-24 | Mitsubishi Electric Corp | 薄膜トランジスタ基板 |
| WO2017063226A1 (zh) * | 2015-10-16 | 2017-04-20 | 深圳市华星光电技术有限公司 | 薄膜场效应晶体管及其制作方法、液晶显示器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0570156B2 (ja) | 1993-10-04 |
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