JPS63208896A

JPS63208896A - 薄膜トランジスタアレイ

Info

Publication number: JPS63208896A
Application number: JP62042265A
Authority: JP
Inventors: 清増田; 幸田　成人; 力和田; 信彦角田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1987-02-25
Filing date: 1987-02-25
Publication date: 1988-08-30
Anticipated expiration: 2010-11-01
Also published as: JPH07101268B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、液晶等を用いたアクティブマトリクス表示装
置に用いられる薄膜トランジスタアレイの改良に関する
。

〔従来の技術〕

近年、液晶、やエレクトロ、ルミネッセンス等の表示素
子を用いたアクティブマトリクス型の画像表示装置の開
発が進められている。このような表示装置においては、
大面積化が可能である。低廉である等の理由によりガラ
ス基板上に表示素子及びこれを選択的に駆動する複数の
トランジスタが一体形成されるのが一般的でありアモル
ファスシリコンを用いた薄膜トランジスタを使用するの
が主流となりつつある。なお、薄膜トランジスタは１表
示画素ごとに設けられており、また５表示画素の透明電
極と接続されているので、透明電極も含めてマトリクス
状に配置された複数の薄膜トランジスタを薄膜トランジ
スタアレイと呼んでいる。第２図（ａ）（ｂ）は、従来
の第１の例でありアクティブマトリクス表示装置の薄膜
トランジスタアレイの１表示画素の平面図、およびＡ−
Ａ゛の断面図である。ここで１はガラス基板、２はゲー
ト電極、３はゲート絶縁膜、４はアモルファスシリコン
（以後ａ−３ｉと記す）半導体層、５はｎ型不純物ドー
プａ−３ｔ半導体層、６は眉間絶縁膜、７は透明画素電
極、８はソース電極、９は透明画素電極に連接されたド
レイン電極である。そしてソース電極８．ドレイン電極
９は、それぞれスルーホール１０を介してソース及びド
レインとして動作すべく下部ゲート電極上方において分
離開口部を有して対向する一対のｎ型不純物ドープａ−
３ｉ半導体Ｎ５とオーミックコンタクトをとった構造と
なっている。また平面図から明らかなようにうにソース
電極８が延長したソース配線８゛とゲート電極２が延長
したゲート配線２゜が直交しており、これらがマトリク
スの選択線として機能する。　なお、このような、従来
の第１の例では、ゲート電極２の材料は、後に上層膜を
形成する際の加熱工程を考慮して、比較的高抵抗である
が、耐熱性のあるＮｉ、やＮｉＣｒが使用されていた。

第３図は、従来の第２の例であり、第１の例と同一部分
には同一記号を附して説明を省略するが。

最も異なる点はゲート電極２を最上部に配した点にある
。このような従来の第２の例ではゲート電極２の膜厚を
厚くできるので配線抵抗を小さくできるし、最後にゲー
ト電極を形成するので、耐熱性は低いが低抵抗の材料で
あるＡＩを使用できる利点がある。

〔解決すべき問題点〕

しかしながら、このような従来の技術には以下の欠点が
あった。

第２図（ａ）（ｂ）の、従来の第１の例では。

ゲート電極２の材料として、ＮｉやＮｉＣｒが使用され
ていたので抵抗が高く１画像表示装置の大型、大面積化
に伴い配線長が長くなると配線抵抗にもとすく時定数に
よるゲート線遠端部での伝播遅延が大きくなり、高速書
き込みができなくなったり、誤った表示となる等の問題
があった。また、この対策としてゲート電極２の膜厚を
厚くして配線抵抗を減少させることが考えられるが、こ
の場合には９段差が増大しゲート絶縁膜等の上層膜の段
切れ欠陥を誘発し短絡不良や、リーク電流の増大を招く
等の新たな問題が発生する。

また、第３図の、従来の第２の例では、上述の問題は解
決されるものの、ａ−３ｉ半導体層４を堆積後、一旦真
空を破って外部に取り出しパターニングした後、゛再度
真空容器内でゲート絶縁膜３を堆積する必要が有るので
、薄膜トランジスタで最も重要なチャネル部近傍、即ち
ａ−３ｉ半導体層４とゲート絶縁膜３の境界面近傍に欠
陥が生じ。

素子特性を劣化させる問題があった。

更に、ａ−３ｉ半導体は光が照射されると導電率が著し
く変化するが、従来の第１及び第２の例では何れもａ−
３ｉ半導体層４の一方の面のみが。

遮光性のゲート電極２により遮光されている。換言すれ
ば他方の面は遮光されておらず、ａ−３１半導体Ｎ４中
に形成されるチャネル部に光が到達してしまう。　この
ため、薄膜トランジスタの特性が外部からの光によって
変化し、誤った表示をする問題があった。

〔問題点を解決するための手段〕

本発明は、かかる従来の問題点を解決することを目的と
し１問題点解決の具体的手段として、薄膜トランジスタ
のゲート電極及びその延長したゲート配線をチャネルが
形成される半導体Ｎ４を挟んで上方と下方に２本設けた
２層配線構造としたものである。さらに両配線材料には
、ともに遮光性導体を用い、さらに上記２層配線をトラ
ンジスタ以外の部分において電気的に連接したものであ
る。

〔実施例〕

以下に実施例をともなって本発明の作用、効果を詳細に
説明する。

第１図（ａ）は本発明の薄膜トランジスタアレイの１画
素の平面図、第１図（ｂ）は第１図（ａ）のＡ−Ａ’断
面図、同じく　（Ｃ）はＢ−Ｂ’断面図、である。

１ガラス基板、２はＮｉＣｒの蒸着膜からなる下部ゲー
ト電極、３はＣＶＤ法により形成した窒化Ｓｉからなる
下部ゲート絶縁膜、４はアモルファスシリコンからなる
半導体層、５はｎ型不純物（燐）をドープしたアモルフ
ァスシリコンからなる一対の半導体層で、図示のごとく
ソース及びドレインとして動作すべく上記下部ゲート電
極上方において分離開口部を有して対向している。

６は３と同じ＜　ＣＶＤ法により形成した窒化Ｓｔから
なる上部ゲート絶縁膜、７はＩＴＯ（Ｉｎ。

’ｌ’ｉｎ、ｏｘｉｄ）からなる表示画素の透明電極、
８及び９はＡＩ膜からなるソース、ドレイン電極、１０
はソース、ドレイン部の電極取り出し用のスルーホール
、　　１１は下部ゲート電極（２）の延長部分たる下部
ゲート配ｋｉ（２’）と上部ゲート電極（１２）の延長
部分たる上部ゲート配線（１２’）とを薄膜トランジス
タ以外の部分において電気的に連接するためのスルーホ
ール、１２は上部ゲート電極である。　ここで下部及び
上部電極（２，１２）は遮光性導体であれば良く、上述
の材料に限定されない。なお実施例では上部電極をソー
ス、ドレイン電極と同じＡＩ膜を用いているが別の材料
からなる層を別工程で形成しても良い。ただし、同一材
料を用いればフォトマスクの使用枚数が少なくてすむの
で歩留りの向上が期待できる。

このように、薄膜トランジスタのゲート電極及びその延
長したゲート配線をチャネルが形成されるａ−３ｔ半導
体層４を挟んで上方と下方に２本設けた２層配線構造と
したあで、配線抵抗を従来例に比べて極めて小さくでき
るので画像表示装置の大型、大面積化に伴い配線長が長
くなっても配線抵抗にもとずく時定数によるゲート線遠
端部での伝播遅延が大きくならず、高速書き込みが可能
で、誤表示が生じないとういう実用上極めて大なる効果
を奏する利点がある。また２層配線をトランジスタ以外
の部分において電気的に連接しているので、一方の配線
が断線した場合でもトランジスタの駆動が可能であるの
で信頼性が向上できる利点がある。電気的連接部分の数
を多く取ればそれだけ信頼性を更に向上できることは言
うまでもない。

更にチャネルが形成されるａ−３ｔ半導体層４はその両
面が遮光性導体により外光より保護されているので薄膜
トランジスタの特性を極めて安定に保つことができる。

更に図示は省略するが、上下２Ｎのデュアルゲート構造
となっているので、チャネルはａ−Ｓｉ半導体層４の表
面と裏面の近傍に２本形成されるのでトランジスタの負
荷（表示画素）駆動能力を増大できる利点がある。

〔発明の効果〕

以上説明ビたように本発明によれば薄膜トランジスタの
ゲート電極及びその延長したゲート配線をチャネルが形
成される半導体層を挟んで上方と下方に２本設けた２Ｎ
配線構造とし、配線材料に遮光性導体を用い、さらに上
記２Ｎ配線をトランジスタ以外の部分において電気的に
連接したものであるから、配線抵抗を低くでき大型表示
装置の表示誤り等を防止できる。配線の一部に断線があ
っても教済できる。外部の光による誤動作を防止できる
等の多大な効果が期待できる。

【図面の簡単な説明】

第１図は本発明の薄膜トランジスタアレイの１画素の構
造説明図で（ａ）は平面図、（ｂ）はＡ−Ａ゛断面図、
同じく　（Ｃ）はＢ−Ｂ’断面図、である。第２図は従来薄膜トランジスタアレイの１画素の構造説
明図で＜ａ＞は平面図、（ｂ）はＡ−Ａ’断面図、であ
る。第３図は他の従来薄膜トランジスタアレイの１画の構造
説明図（断面図）である。１００．ガラス基板２．１２．、、ゲート電極２’、１２°、ゲート配線３．６．、、絶縁膜、４０１．チャネル形成用（アモルファスシリコン）半導
体層５００．ソース及びドレイン領域（ｎ型不純物ドープア
モルファスシリコン）半導体層）７００．透明画素電極
。８．９．、、　ソース、ドレイン電極、８°０．ソース
配線１０、、、ソース、ドレイン部の電極取り出し用のスル
ーホール１１、、、ゲート配線を相互に連接するためのスルーホ
ール

Claims

【特許請求の範囲】マトリクス状に配置された表示画素の透明電極と、当該
透明電極に接続されて各表示画素を駆動する薄膜トラン
ジスタと、当該薄膜トランジスタを駆動すべく接続され
たゲート配線及びソース配線とを具備して構成される薄
膜トランジスタアレイにおいて、上記薄膜トランジスタは絶縁性基板（１）上に、下部ゲ
ート電極（２）、下部ゲート絶縁膜（３）チャネル形成
用の半導体層（４）、ソース及びドレインとして動作す
べく上記下部ゲート電極上方において分離開口部を有し
て対向する一対の不純物ドープ半導体層（５）、上部ゲ
ート絶縁膜（６）、上部ゲート電極（１２）、が順に積
層されて構成され、かつ、上記下部及び上部電極（２、１２）は遮光性導体
からなり、かつ、上記下部ゲート電極（２）の延長部分たる下部ゲ
ート配線（２′）と上記上部ゲート電極（１２）の延長
部分たる上部ゲート配線（１２′）とは上記薄膜トラン
ジスタ以外の部分において電気的に連接された部分を有
することを特徴とする薄膜トランジスタアレイ。