JPH03227062A

JPH03227062A - 薄膜トランジスタアレイ

Info

Publication number: JPH03227062A
Application number: JP2023177A
Authority: JP
Inventors: Kenji Ukita; 宇喜多　謙二; Mamoru Takeda; 守竹田
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1990-01-31
Filing date: 1990-01-31
Publication date: 1991-10-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、たきえは、液晶表示部と組み合わせることに
よって液晶表示装置を構成することの可能な薄膜トラン
ジスタアレイに関するものである。

従来の技術近年、薄膜トランジスタアレイは表示電極数の増加、表
示電極の微細化に伴い、高い製造歩留りを得ることが困
難になっている。そのため、例えば特開昭５９−２４２
８７６号公報に示されているように、１つの表示電極に
複数の薄膜トランジスタを配置して、高い製造歩留りを
得るという試みがなされている。

以下図面を参照しながら、−上述した従来の薄膜トラン
ジスタアレイの一例について説明する。

第１４図は従来の薄膜トランジスタアレイの平面図を示
すものである。第１５図は第１４図中のＡ−Ａ’皿部分
断面図である。第１４図、第１５図において、１はガラ
ス基板、２は走査線、２ａはゲート電極、４は絶縁層、
５は半導体層、６は不純物をドープした半導体層、７は
信号線、７ａはソース電極、９はドレイン電極、１０は
画素電極である。薄膜トランジスタはすべて逆スタガー
型と呼ばれる構造、すなわち、ゲート電極が半導体層の
下層に形成されている。また、画素電極は光の反射率の
良い金属で形成されており、この薄膜トランジスタアレ
イは反射型である。画素電極を透明電極で形成すると、
透過型になる。なお、第１４図においては図面が繁雑に
なるのを避けるために、走査線、ゲート電極、信号線、
ソース電極、及びドレイン電極以外は省略しである。こ
のように構成された薄膜トランジスタアレイについて、
次に、その動作について説明する。

この構成は、各々の画素電極が１フレーム中に異なった
信号を続けて２つの薄膜トランジスタより受は取るとい
う動作原理をもつものである。そして、２つの異なる信
号のうち、最後に印加された信号が実質的にその画素電
極を駆動することになる。第１４図において線順次駆動
で第１の薄膜トランジスタの走査線が選択されると、信
号線がら信号が画素電極に供給される。次の瞬間、第２
の薄膜トランジスタの走査線が選択されると、画素電極
に先に供給されていた信号は、直ちに第２の薄膜トラン
ジスタにより供給される新しい信号によって書き直され
る。そして画素電極は、次のフレームで第１の薄膜トラ
ンジスタが選択されるまで、その信号を保持する。第１
の薄膜トランジスタによる信号が保持されている時間は
、第２の薄膜トランジスタによる信号が保持されている
時間に比べ、非常に短いので、表示電極は、実質的には
、第２の薄膜トランジスタだけで駆動される場合と同等
になる。

ここで、走査線に断線が発生した場合を考える。第１の
薄膜トランジスタを選択する走査線が断線して走査線が
選択されなくなった場合でも、第２の薄膜トランジスタ
により画素電極は正常に駆動される。第２の薄膜トラン
ジスタを選択する走査線が断線した場合では、第１の薄
膜トランジスタにより画素電極は駆動されるが、この場
合、画素電極には正規の信号は供給されない。しかし、
テレビ画像の場合、隣接した画素電極に供給される信号
は非常に似通っているので、２つの信号による表示の差
異を視覚で認識することはできない。信号線に断線が発
生した場合でも同様の動作によりほぼ正常な駆動が行わ
れる。また、２つの薄膜トランジスタのうち、どちらか
一方に欠陥が発生した場合には、欠陥のある薄膜トラン
ジスタをレーザ光線で切断し、残りの薄膜トランジスタ
で信号を供給することになる。

発明が解決しようとする課題しかしながら、上記のような構成では、特に高密度の薄
膜トランジスタを形成する場合に問題になってくる。す
なわち、隣接した走査線、信号線にまたがる断線は救済
されない。短絡についても救済は難しい。走査線や信号
線に断線、短絡が発生する原因はほとんど製造工程中の
成膜中のダスト、フォトリソグラフィ工程中におけるゴ
ミの混入に起因しているが、このようなダスト、ゴミに
対して画素サイズが小さくなってくると、隣接した複数
の走査線、あるいは隣接した複数の信号線にまたがる断
線、短絡が発生する確率が大きくなる。また、従来の構
成では１つの画素の２つの薄膜トランジスタが同時に欠
陥とはならないという仮定に基づいているが、画素サイ
ズが小さくなってくると、それにともなって、例えばソ
ース電極とドレイン電極との短絡のような欠陥が１つの
画素の２つの薄膜トランジスタに同時に発生する確率も
大きくなる。このような高密度の薄膜トランジスタを形
成する場合に、従来の構成だけで高い製造歩留りを得る
のは困難であるという問題があった。

本発明は上記問題点に鑑み、走査線あるいは信号線形成
時に起こる欠陥による製造歩留りの低下を抑制する薄膜
トランジスタアレイを提供するものである。

課題を解決するための手段上記問題点を解決するために、本発明の薄膜トランジス
タアレイは、第１に互いに隣接する走査線を絶縁層を介
して別個の層に形成した構成、第２に、薄膜トランジス
タアレイは、走査線を二重に形成し、上層の走査線をゲ
ート電極とする薄膜トランジスタと、下層の走査線をゲ
ート電極とする薄膜トランジスタとをともに備えた構成
、第３に、薄膜トランジスタアレイは、互いに隣接する
信号線を絶縁層を介して別個の層に形成した構成、第４
に、薄膜トランジスタアレイは、走査恥を二重に形成し
、上層の信号線をソース電極とする薄膜トランジスタと
、下層の信号線をソース１極とする薄膜トランジスタと
をともに備えた構にである。

作用本発明は上記した構成によって、まず、第１には、任意
の隣接した走査線の形成が別々に行ゎゎるため、隣接し
た走査線にまたがる断線や走査線同士の短絡の発生する
確率が極めて小さ（なる。

さらに、走査線形成時に従来隣接する走査線を形成した
空間が空くために、そのスペースを利用して走査線以外
のもの、たとえば電界シールド膜を走査線と同時に形成
することが可能となる。同様の理由により、第３には、
隣接した信号線にまたがる断線や信号線同士の短絡の発
生する確率が極めて小さくなり、さらに信号線以外のも
の、たとえば遮光膜を信号線と同時に形成することがで
きる。また、第２には隣接する走査線間の間隔は変わら
ず、しかも薄膜トランジスタのゲート電極となる部分は
上層、下層いずれが一方の走査線から引き出されるので
、ゲート電極と隣接する走査線との短絡の発生確率は小
さくなる。また、走査線は二重に形成されるので、一方
に断線箇所があっても他方が断線してなければ閉頭とな
らない。すなわちこの構成では、走査線同士の短絡の発
生する確率を抑え、がっ走査線の断線の発生確率を極め
て小さくすることができる。同様の理由により第４には
、信号線同士の短絡の発生する確率を抑え、かつ信号線
の断線の発生確率を極めて小さくすることができる。

実施例以下、本発明の実施例の薄膜トランジスタアレイについ
て、図面を参照しながら説明する。

第１図は、本発明の第１の実施例における薄膜トランジ
スタアレイの平面図を示すものである。

第２図は、第１図中のＡ−Ａ’皿部分断面図である。第
１図、第２図において、１はガラス基板、２．３は走査
線、２ａは逆スタガー型薄膜トランジスタのゲート電極
、３ａはスタガー型薄膜トランジスタのゲート電極、４
は絶縁層、５は半導体層、６は不純物をドープした半導
体層、７は信号線、７ａはソース電極、９はドレイン電
極、１０は画素電極である。この例は、１つの画素に２
つの薄膜トランジスタを配置した反射型の薄膜トランジ
スタアレイである。図面が繁雑になるのを避けるために
、第１図では説明に必要な構成要素のみを描いである。

第１図において、走査線２と走査線３は別々に形成され
、スタガー型薄膜トランジスタのための走査線と逆スタ
ガー型薄膜トランジスタのための走査線が交互に並んだ
構成となっている。

このように構成された薄膜トランジスタアレイについて
、第１図を用いて、その動作を説明する。

まず、走査線２を形成する過程において、走査線２の断
線が発生する場合をのべる。断線の発生する確率は従来
の構成と比較して変わらないが、隣接する２本の走査線
２の間隔は従来の構成と比較して２倍になるので、２本
の走査線２にまたがる断線が発生する確率は小さくなる
。

さらに、走査線２が連続して断線した場合でも、走査線
全体としては１本おきの断線になるので、その間にある
走査１３が正常に形成されれば、欠陥とはならない。す
なわち、１つの画素電極１０に注目した場合、そこに配
置される２つの薄膜トランジスタの走査線は別々に形成
されるので、同時に断線となる確率は極めて小さいため
、その画素が欠陥となる確率も極めて小さくなる。

次に隣接する走査線２同士が短絡する場合をのべる。こ
の場合も隣接する２本の走査線２の間隔は従来の構成と
比較して２倍になるので、２本の走査線２にまたがる短
絡が発生する確率は小さくなる。さらに、複数の走査線
２が連続して短絡した場合でも、走査線３が正常に形成
されれば、短絡した走査線２をレーザによって切断し、
走査電圧を供給されないようにすることにより、走査線
３だけで画素を選択することも可能である。

以上のように本実施例によれば、１つの画素電極に逆ス
タガー型薄膜トランジスタとスタガー型薄膜トランジス
タを配置し、各々の走査線を交互に並べることにより、
走査線の断線、短絡に起因する画素欠陥を少なくし、薄
膜トランジスタアレイの製造歩留りを良好にすることが
できる。

次に、本発明の第２の実施例の薄膜トランジスタアレイ
について、図面を参照しながら説明する。

第３図は本発明の第２の実施例における薄膜トランジス
タアレイの平面図を示すものである。第３図中の／ＩＡ
’部分の断面図は第２図と同様である。また第４図は第
３図中のＢ−Ｂ’細部分断面図である。

同図において、２ｂ、３ｂはともにドレイン電極との間
に絶縁層を介して付加容量を形成するための電極である
。第１図の構成と異なるのは付加容量を形成するための
電極２ｂ、３ｂを設けた点である。

上記のように構成された薄膜トランジスタアレイについ
て、その動作を説明する。

一般に、薄膜トランジスタアレイでは走査線が選択され
信号線から信号が画素電極に供給されると、つぎのフレ
ームで再びその走査線が選択されるまで、その信号を保
持しなければならないが、その信号の保持を助けるため
に付加容量を走査線と同時に形成することがよく行われ
る。しかしながら、そのために走査線同士の短絡が発生
し易すくなる。第３図の構成では、もともと走査線同士
の短絡の発生しにくい第１図の構成を基本としているの
で、短絡の発生は極めて少ない。

以上のように本実施例によれば、１つの画素電極に逆ス
タガー型薄膜トランジスタとスタガー型薄膜トランジス
タを配置し、各々の走査線を交互に並べ、走査線と同時
に付加容量を形成のための電極を形成することにより、
走査線の断線、短絡に起因する画素欠陥の少ない、付加
容量を備えた薄膜トランジスタアレイの製造歩留りを良
好にすることができる。

つぎに、本発明の第３の実施例の薄膜トランジスタアレ
イについて、図面を参照しながら説明する。

第５図は本発明の第３の実施例における薄膜トランジス
タアレイの平面図を示すものである。第６図は、第５図
中のＡ−Ａ’皿部分断面図である。

第５図、第６図において、２ｃ、３ｃはともに遮光膜で
ある。第１図、第２図の構成と異なるのは、遮光膜２ｃ
、３ｃを設けた点である。

薄膜トランジスタアレイでは、信号線から信号が画素電
極に供給されるのは走査線が選択されたときのみである
が、走査線の非選択時に半導体層に光が入ると光電流が
流れ、信号が画素電極に供給されてしまう現象がある。

そのため、遮光膜を形成して光電流を抑制する。遮光膜
は半導体層の上下両方に形成するのが望ましく、ゲート
電極で一方は代用できる。上記構成の薄膜トランジスタ
では走査線の形成と同時に遮光膜の形成が行えるので、
製造工程を新たに追加する必要がない。また第５図、第
６図の構成では、もともと走査線同士の短絡の発生しに
（い第１図、第２図の構成を基本としているので、短絡
の発生は極めて少ない。

以上のように本実施例によれば、１つの画素電極に逆ス
タガー型薄膜トランジスタとスタガー型薄膜トランジス
タを配置し、各々の走査線を交互に並べ、走査線と同時
に遮光膜を形成することにより、走査線の断線、短絡に
起因する画素欠陥の少ない、遮光膜を備えた薄膜トラン
ジスタアレイの製造歩留りを良好にすることができる。

次に、本発明の第４の実施例の薄膜トランジスタアレイ
について、図面を参照しながら説明する。

第７図は本発明の第４の実施例における薄膜トランジス
タアレイの平面図を示すものである。第８図は第７図中
のＡ−Ａ’皿部分断面図である。

第７図、第８図において、３ｄは信号線からの液晶への
電界漏れに対するシールド膜である。第１図、第２図の
構成と異なるのはシールド膜３ｄを設けた点である。

一般に、薄膜トランジスタアレイでは走査線が選択され
信号線から信号が画素電極に供給されると、つぎのフレ
ームで再びその走査線が選択されるまでその信号を保持
しているが、その間も信号線からの電界が画素電極の間
から漏れて、液晶に電圧が加わっている。本来液晶に加
わるのは画素電極と対向電極との間の電位差だけでなけ
ればならない。それが画質の低下を招いているが、その
対策としてシールド膜を形成し、かつそれを対向電極上
電気的に接続して同電位にする方法がある。第７図、第
８図の構成では、走査線とシールド膜を同時に形成でき
るので新たに製造工程を追加することなく、またもとも
と走査線同士の短絡や隣接した断線の発生しにくい第１
図、第２図の構成を基本としているので、画素欠陥の発
生は極めて少ない。

以上のように本実施例によれば、１つの画素電極に逆ス
タガー型薄膜トランジスタとスタガー型薄膜トランジス
タを配置し、各々の走査線を交互に並べ、走査線形成と
同時に信号線からの液晶への電界漏れに対するシールド
膜を形成することにより、走査線の断線、短絡に起因す
る画素欠陥の少ない、信号線からの液晶への電界漏れに
対するシールド膜を備えた薄膜トランジスタアレイの製
造歩留りを良好にすることができる。

ついで、本発明の他の実施例の薄膜トランジスタアレイ
について、図面を参照しながら説明する。

第９図は本発明の他の実施例における薄膜トランジスタ
アレイの平面図を示すものである。第９図中のＡ−Ａ’
皿部分断面図は第２図と同様である。第９図において、
走査線２と走査線３は一部絶縁層を介して二重に形成さ
れ、一つの画素は上層の走査線から引き出されるゲート
電極からなる薄膜トランジスタ七、下層の走査線から引
き出されるゲート電極からなる薄膜トランジスタとをと
もに備えた構成となっている。

まず、走査線を形成する過程において、走査線の断線が
発生する場合をのべる。走査線は二重に形成されるので
、両方が同じ箇所で同時に断線していなければ問題とな
らない。次に、隣接する走査線同士が短絡する場合をの
べる。隣接する走査線間の間隔は変わらず、しかも薄膜
トランジスタのゲート電極となる部分は上層、下層いず
れか一方のみの走査線から引き出されるので、あるゲー
ト電極と隣接する走査線との短絡の発生確率、すなわち
隣接する走査線の短絡の発生確率は小さ（なる。すなわ
ちこの構成では、走査線同士の短絡の発生する確率を抑
え、かつ走査線の断線の発生確率を極めて小さくするこ
とができる。

以上のように本実施例によれば、１つの画素電極に逆ス
タガー型薄膜トランジスタとスタガー型薄膜トランジス
タを配置し、各々の走査線を絶縁膜を介して二重に形成
することにより、走査線の断線、短絡に起因する画素欠
陥を少なくし、薄膜トランジスタアレイの製造歩留りを
良好にすることができる。

さらに、本発明の別の実施例の薄膜トランジスタアレイ
について、図面を参照しながら説明する。

第１０図は本発明の別の実施例における薄膜トランジス
タアレイの平面図を示すものである。第１１図は第１０
図中のＡ−Ａ’皿部分断面図である。

第１０図、第１１図において、８ｂは遮光膜である。第
１０図、第１１図において、信号線７と信号線８は別々
に形成され、信号線が交互に別の層に並んだ構成となっ
ている。

まず、信号線７を形成する過程において、信号線７の断
線が発生する場合をのべる。断線の発生する確率は従来
の構成と比較して変わらないが、隣接する２本の信号線
７の間隔は従来の構成と比較して２倍になるので、２本
の信号線７にまたがる断線が発生する確率は小さくなる
。さらに、信帰線７が連続して断線した場合でも、信号
線全体としては１本おきの断線になるので、その間にあ
る信号線８が正常に形成されれば、欠陥とはならない。

すなわち、１つの画素電極１０に注目した場合、そこに
配置される２つの薄膜トランジスタの信号線は別々に形
成されるので、同時に断線となる確率は極めて小さいた
め、その画素が欠陥となる確率も極めて小さくなる。

次に隣接する信号線７同士が短絡する場合をのべる。こ
の場合も、隣接する２本の信号線７の間隔は従来の構成
と比較して２倍になるので、２本の信号線７にまたがる
短絡が発生する確率は小さくなる。さらに、複数の信号
線７が連続して短絡した場合でも、信号線８が正常に形
成されれば、短絡した信号線７をレーザによって切断し
、信号を供給されないようにすることにより、信号線８
だけで画素に信号を供給することも可能である。

さらに上記構成の薄膜トランジスタでは信号線８の形成
と同時に遮光膜８ｂの形成が行えるので、遮光膜の形成
のために製造工程を新たに追加する必要がない。

以上のように本実施例によれば、１つの画素電極に薄膜
トランジスタを２個配置し、各々の信号線を交互に別層
に並べ、信号線と同時に遮光膜を形成することにより、
信号線の断線、短絡に起因する画素欠陥の少ない、遮光
膜を備えた薄膜トランジスタアレイの製造歩留りを良好
にすることができる。

本発明のさらに別の実施例の薄膜トランジスタアレイに
ついて、図面を参照しながら説明する。

第１２図は本発明のさらに別の実施例における薄膜トラ
ンジスタアレイの平面図を示すものである。第１３図は
第１２図中のｌ−Ａ’皿部分断面図である。第１２図、
第１３図において、信号線７と信号線８は一部絶縁層を
介して二重に形成され、一つの画素は上層の信号線から
引き出されるソース電極８ａからなる薄膜トランジスタ
と、下層の信号線から引き出されるソース電極７ａから
なる薄膜トランジスタとをともに備えた構成となってい
る。

まず、信号線を形成する過程において、信号線の断線が
発生する場合をのべる。信号線は二重に形成されるので
、両方が同じ箇所で同時に断線していなければ問題とな
らない。次に隣接する信号線同士が短絡する場合をのべ
る。隣接する信号線間の間隔は変わらず、しかも薄膜ト
ランジスタのソース電極となる部分は上層、下層いずれ
か一方のみの信号線から引き出されるので、あるソース
電極と隣接する信号線との短絡の発生確率、すなわち隣
接する信号線の短絡の発生確率は小さくなる。すなわち
、この構成では、信号線同士の短絡の発生する確率を抑
え、かつ信号線の断線の発生確率を極めて小さくするこ
とができる。

以上のように本実施例によれば、１つの画素電極に薄膜
トランジスタを２個配置し、各々の信号線を二重に形成
することにより、信号線の断線。

短絡に起因する画素欠陥を少なくし、薄膜トランジスタ
アレイの製造歩留りを良好にすることができる。

発明の効果以上のように本発明によれば、薄膜トランジスタアレイ
の互いに隣接する走査線あるいは信号線を絶縁層を介し
て別々の層に形成した構成、また走査線あるいは信号線
を二重に形成し、上層、下層いずれか一方からゲート電
極あるいはソース電極を引き出す構成にすることにより
、走査線あるいは信号線の断線、短絡に起因する画素欠
陥を少なくし、薄膜トランジスタアレイの製造歩留りを
良好にすることができる。さらに、薄膜トランジスタア
レイ設計の自由度も向上するため、走査線あるいは信号
線形成と同時に薄膜トランジスタアレイの他の特殊な構
成要素も形成することができることになる。

【図面の簡単な説明】

第１図は本発明の第１の実施例における薄膜トランジス
タアレイの平面図、第２図は第１の実施例における薄膜
トランジスタアレイの断面図、第３図は本発明の第２の
実施例における薄膜トランジスタアレイの平面図、第４
図は第２の実施例における薄膜トランジスタアレイの断
面図、第５図は本発明の第３の実施例における薄膜トラ
ンジスタアレイの平面図、第６図は本発明の第３の実施
例における薄膜トランジスタアレイの断面図、第７図は
本発明の第４の実施例における薄膜トランジスタアレイ
の平面図、第８図は第４の実施例における薄膜トランジ
スタアレイの断面図、第９図は本発明の他の実施例にお
ける薄膜トランジスタアレイの平面図、第１０図は本発
明の他の実施例における薄膜トランジスタアレイの平面
図、第１１図は本発明の別の実施例における薄膜トラン
ジスタアレイの断面図、第１２図はさらに別の実施例に
おける薄膜トランジスタアレイの平面図、第１３図は本
発明のさらに別の実施例における薄膜トランジスタアレ
イの断面図、第１４図は従来の薄膜トランジスタアレイ
の平面図、第１５図は従来の薄膜トランジスタアレイの
断面図である。１・・・・・・ガラス基板、２，３・・・・・・走査線
、２ａ。３ａ・・・・・・ゲート電極、２ｂ、３ｂ・・・・・・
ドレイン電極との間に付加容量を形成するための電極、
２Ｃ。３ｃ・・・・・・遮光膜、３ｄ・・・・・・電界シール
ド膜、４・・・・・・絶縁層、５・・・・・・半導体層
、６・・・・・・不純物をドープした半導体層、７，８
・・・・・・信号線、７ａ、８ａ・・・・・・ソース電
極、８ｂ・・・・・・遮光膜、９・・・・・・ドレイン
電極、１０・・・・・・画素電極。

Claims

【特許請求の範囲】

（１）１つの表示電極に薄膜トランジスタを配置し、そ
の表示電極をマトリックス状に並べてなる薄膜トランジ
スタアレイであって、互いに隣接する走査線を絶縁層を
介して別個の層に形成したことを特徴とする薄膜トラン
ジスタアレイ。
（２）互いに隣接する走査線のうち、下層に形成した走
査線から引き出されるゲート電極により逆スタガー型薄
膜トランジスタを構成し、上層に形成した走査線から引
き出されるゲート電極によりスタガー型薄膜トランジス
タを構成することを特徴とした請求項１記載の薄膜トラ
ンジスタアレイ。
（３）１つの表示電極に複数の薄膜トランジスタを配置
したことを特徴とする請求項１または２記載の薄膜トラ
ンジスタアレイ。
（４）薄膜トランジスタのドレイン電極との間に付加容
量を構成するための電極を走査線と同時に形成すること
を特徴とする請求項１、２または３記載の薄膜トランジ
スタアレイ。
（５）薄膜トランジスタの半導体層に対する遮光膜を走
査線と同時に形成することを特徴とする請求項１、２、
３または４記載の薄膜トランジスタアレイ。
（６）薄膜トランジスタアレイの信号線からの液晶への
電界漏れに対するシールド膜を走査線と同時に形成する
ことを特徴とする請求項１、２、３、４または５記載の
薄膜トランジスタアレイ。
（７）１つの表示電極に薄膜トランジスタを配置し、そ
の表示電極をマトリックス状に並べてなる薄膜トランジ
スタアレイであって、その走査線を二重に形成し、上層
の走査線から引き出されるゲート電極により構成される
薄膜トランジスタと、下層の走査線から引き出されるゲ
ート電極により構成される薄膜トランジスタとをともに
備えたことを特徴とする薄膜トランジスタアレイ。
（８）二重に形成した走査線のうち、下層に形成した走
査線から引き出されるゲート電極により逆スタガー型薄
膜トランジスタを構成し、上層に形成した走査線から引
き出されるゲート電極によりスタガー型薄膜トランジス
タを構成することを特徴とした請求項７記載の薄膜トラ
ンジスタアレイ。
（９）１つの表示電極に複数の薄膜トランジスタを配置
したことを特徴とする請求項７または８記載の薄膜トラ
ンジスタアレイ。
（１０）薄膜トランジスタのドレイン電極との間に付加
容量を構成する電極を走査線と同時に形成することを特
徴とする請求項７、８または９記載の薄膜トランジスタ
アレイ。
（１１）薄膜トランジスタの半導体層に対する遮光膜を
走査線と同時に形成することを特徴とする請求項７、８
、９または１０記載の薄膜トランジスタアレイ。
（１２）薄膜トランジスタアレイの信号線からの液晶へ
の電界漏れに対するシールド膜を走査線と同時に形成す
ることを特徴とする請求項７、８、９、１０または１１
記載の薄膜トランジスタアレイ。
（１３）一つの表示電極に薄膜トランジスタを配置し、
その表示電極をマトリックス状に並べてなる薄膜トラン
ジスタアレイであって、互いに隣接する信号線を絶縁層
を介して別個の層に形成したことを特徴とする薄膜トラ
ンジスタアレイ。
（１４）１つの表示電極に複数の薄膜トランジスタを配
置したことを特徴とする請求項１３記載の薄膜トランジ
スタアレイ。
（１５）薄膜トランジスタの半導体層に対する遮光膜を
信号線と同時に形成することを特徴とする請求項１３ま
たは１４記載の薄膜トランジスタアレイ。
（１６）１つの表示電極に薄膜トランジスタを配置し、
その表示電極をマトリックス状に並べてなる薄膜トラン
ジスタアレイであって、その信号線を二重に形成し、上
層の信号線から引き出されるソース電極により構成され
る薄膜トランジスタと、下層の信号線から引き出される
ソース電極により構成される薄膜トランジスタとをとも
に備えたことを特徴とする薄膜トランジスタアレイ。
（１７）一つの表示電極に複数の薄膜トランジスタを配
置したことを特徴とする請求項１６記載の薄膜トランジ
スタアレイ。
（１８）薄膜トランジスタの半導体層に対する遮光膜を
信号線と同時に形成することを特徴とする請求項１６ま
たは１７記載の薄膜トランジスタアレイ。