JP2002099225A - 表示装置用アレイ基板及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 液晶表示装置等の平面表示装置に用いられ
る表示装置用アレイ基板及びその製造方法において、引
き出し配線の断線または導電不良が生じるのを防止でき
るとともに、引き出し配線間の干渉などの悪影響を及ぼ
さないものを提供する。 【解決手段】ＴＦＴ５の半導体活性層を形成する工程に
て、同時に、各引出し配線１４をそれぞれ被覆する線状
半導体膜２ａを設ける。この線状半導体膜２ａが引出し
配線１４を保護する保護膜としての役割を果たすのであ
り、引出し配線１４を覆う絶縁膜１５にピンホールが生
じた場合にも、コンタクトホール形成工程のエッチング
液から引き出し配線１４を保護する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置等の
平面表示装置に用いられる表示装置用アレイ基板及びそ
の製造方法に関する。

【０００２】

【従来の技術】近年、ＣＲＴディスプレイに代わる平面
型の表示装置が盛んに開発されており、中でも液晶表示
装置は軽量、薄型、低消費電力等の利点から特に注目を
集めている。

【０００３】各表示画素にスイッチ素子が配置された光
透過型のアクティブマトリクス型の液晶表示装置を例に
とり説明する。アクティブマトリクス型液晶表示装置
は、アレイ基板と対向基板との間に配向膜を介して液晶
層が保持されて成っている。アレイ基板においては、ガ
ラスや石英等の透明絶縁基板上に、上層の金属配線パタ
ーン（第１配線パターン）として例えば複数本の信号線
と、下層の金属配線パターン（第２配線パターン）とし
て例えば複数本の走査線とが絶縁膜を介して格子状に配
置され、格子の各マス目に相当する領域にＩＴＯ(Indiu
m-Tin-Oxide)等の透明導電材料からなる画素電極が配さ
れる。そして、格子の各交点部分には、各画素電極を制
御するスイッチング素子が配されている。スイッチング
素子が薄膜トランジスタ（以下、ＴＦＴと略称する。）
である場合には、ＴＦＴのゲート電極は走査線に、ドレ
イン電極は信号線にそれぞれ電気的に接続され、さらに
ソース電極は画素電極に電気的に接続されている。

【０００４】対向基板は、ガラス等の透明絶縁基板上に
ＩＴＯから成る対向電極が配置され、またカラー表示を
実現するのであればカラーフィルタ層が配置されて構成
されている。

【０００５】上記のアレイ基板においては、走査線を含
む下層の金属配線パターンと、信号線を含む上層の金属
配線パターンとが、酸化シリコン等からなる配線層間絶
縁膜（ゲート絶縁膜）を介して積層されている。また、
下層の金属配線パターンと上層の金属配線パターンとは
所定個所においてコンタクト部によって導通される。コ
ンタクト部は、例えば、上層の金属配線パターンからな
り信号線の一端から引き出される引出し配線の先端と、
アレイ基板の端縁部に下層の金属配線パターンにより設
けられる入力端子とを接続するためのものであり、配線
層間絶縁膜を貫くコンタクトホールによって形成されて
いる。

【０００６】従来例について、図８を用いて説明する。

【０００７】図８では、上層の金属配線パターンが太線
により示され、半導体層パターン２が網線部により示さ
れ、さらに、画素電極３１が縁取りにより示される。ま
た、下層の金属配線パターンが細線により示される。

【０００８】信号線６１と走査線１０とが形作るマトリ
ックスにおいて、各マス目中に、縁取りにより示される
透明画素電極３１が配され、交点付近に画素電極３１の
スイッチング素子としてＴＦＴ５が配される。ＴＦＴ５
は、上層の金属配線パターンに属するソース電極６２及
びドレイン電極６３と、下層の金属配線パターンに属す
るゲート電極１０ｂとの間に、半導体層２を備える。

【０００９】このように形成される画素領域８１におい
て、半導体層パターン２は、図示の例で、ＴＦＴ５の個
所のみならず、信号線６１に沿った個所をも覆うように
配されている。信号線６１に沿ってその下方に配される
半導体層のパターンは、(1)信号線６１が、走査線１０
及び補助容量用配線（Ｃｓ線）１２を乗り越える際の段
差による断線（段切れ）等を防ぐクッションのような役
割、(2)信号線６１が万一断線した場合の冗長配線とし
ての役割、さらには、(3)信号線６１と走査線１０及び
Ｃｓ線１２との間の層間ショートを防止する役割を果た
す。

【００１０】また、図示の例のように、半導体層パター
ン２が、走査線１０に沿った個所をも覆うように配され
ることがあった（特開２０００−２９０７１）。これ
は、平面表示装置の大型化及び高精細化にともない、上
層の金属配線パターンのみならず、下層の金属配線パタ
ーンをもアルミニウムを主体とする金属層により形成し
た場合に、上層の金属配線パターンを形成するためのエ
ッチング時に、上下配線層間の絶縁膜の欠陥に起因して
走査線１０に損傷を生じることがあったためである。す
なわち、走査線１０に沿って配される半導体層のパター
ンは、アレイ基板製造工程において走査線１０を保護す
る一種の保護膜の役割を果たすものである。

【００１１】しかし、この保護膜をなすパターンは、走
査線１０の末端まで、すなわち画素領域内のみに配さ
れ、これより外のアレイ基板外周部８２には配されてい
なかった。

【００１２】その理由としては、(1)従前の基板サイズ
や要求レベルに対応したアレイ基板の設計においては、
外周部８２での断線が全く見られなかったこと、及び
(2)外周部に半導体膜を配した場合に、引き出し配線間
の干渉など悪影響を及ぼすおそれが高いために半導体層
のパターンを外周部に配置しないことが当然と考えられ
たことなどが挙げられる。

【００１３】

【発明が解決しようとする課題】しかし、基板サイズの
変更、高精細化、動画表示に対応した駆動周波数の向上
等の最近の急激な性能要求レベルの引き上げにより、ア
レイ基板の設計仕様が大きく変化するに伴ない、引き出
し配線１４についても断線の問題が生じるに至った。

【００１４】図９に、引き出し配線１４の断線の様子に
ついて模式的に示す。まず、コンタクトホールを形成す
る工程において、引き出し配線１４の上方を覆うレジス
ト４にピンホール４２が生じた場合、引き出し配線１４
を被覆する配線層間絶縁膜１５にピンホール４３が形成
される。そして、この後に、上層配線パターンがウェッ
トエッチングによりパターニングされる場合、配線層間
絶縁膜１５のピンホール４３を通じて引き出し配線１４
の層内にエッチング液が浸透していく。このようにして
ピンホール４３近傍における引き出し配線１４の金属が
浸食されて失われると、この個所で断線または導電不良
を生じる。

【００１５】本願発明者は、引き出し配線１４の損傷を
確実に防ぐこと、引き出し配線間の干渉などの悪影響を
及ぼさないこと、及び、工程負担を増大ささないことの
全てを満足させる方策について、種々検討を行った結
果、意外にも、半導体層のパターンにより引き出し配線
ごとに線状の保護膜を配置するだけで良いことが知られ
た。

【００１６】本発明は、このように、表示装置用アレイ
基板及びその製造方法において、引き出し配線の断線ま
たは導電不良が生じるのを防止できるとともに、引き出
し配線間の干渉などの悪影響を及ぼさないものを提供す
る。

【００１７】

【課題を解決するための手段】本発明の請求項１の表示
装置用アレイ基板は、マトリクス状に配列される画素電
極と、該画素電極ごとに設けられるスイッチング素子
と、前記画素電極が配列される画素領域中に互いに略平
行に配列される走査線、及び、前記画素領域を囲む端子
接続用の外周部へと該各走査線の一端から引き出される
走査線引出し配線を含み、アルミニウムの単体または合
金からなる下層配線パターンと、この下層配線パターン
を被覆する、酸化シリコンからなる配線層間絶縁膜と、
アルミニウムの単体または合金からなり、前記画素領域
中に、前記走査線に略直交して配列される信号線を含む
上層配線パターンと、前記配線層間絶縁膜を貫くことに
より、前記下層配線パターンの一部と、前記上層配線パ
ターンの一部とを電気的に導通させるコンタクトホール
と、前記スイッチング素子の個所にあって前記上下層の
配線パターンからなる上下の電極間に配置され該スイッ
チング素子の活性層をなす半導体活性膜とからなる表示
装置用アレイ基板において、前記半導体活性膜と同一材
料により同時に形成される線状半導体膜が、前記走査線
引出し配線ごとに該走査線引出し配線に沿って配置され
て、前記走査線引出し配線を被覆することを特徴とす
る。

【００１８】以上のような構成により、引き出し配線の
断線または導電不良が生じるのを防止できるとともに、
引き出し配線間の干渉などの悪影響を及ぼさない。ま
た、アレイ基板製造のための工程数や工程負担を増加さ
せることがない。

【００１９】請求項２の表示装置用アレイ基板の製造方
法は、走査線と、該走査線の一端から外周部へと引き出
される走査線引き出し配線を含む第１配線パターンを形
成する工程と、この第１配線パターンを被覆する配線層
間絶縁膜を形成する工程と、前記配線層間絶縁膜を貫く
コンタクトホールを形成するコンタクトホール形成工程
と、このコンタクトホール形成工程の後に、信号線を含
む第２配線パターンを、導電層の堆積、及びエッチング
液を用いるパターニングによって形成する第２配線パタ
ーン形成工程と、前記配線層間絶縁膜を形成する工程の
後、前記コンタクトホール形成工程の前に、画素電極ご
とのスイッチング素子のための半導体活性層をなし、前
記エッチング液に対し耐エッチング性を有する半導体膜
のパターンを形成する半導体膜形成工程とを含み、前記
エッチング液が前記第１配線パターンの配線についても
エッチング性を有するものである表示装置用アレイ基板
の製造方法において、前記半導体膜形成工程において、
前記半導体膜からなり前記走査線引き出し配線をそれぞ
れ被覆する線状の保護膜パターンを形成することを特徴
とする。

【００２０】

【発明の実施の形態】以下、本発明の実施例における表
示装置用アレイ基板及びその製造方法について図１〜７
に基づいて説明する。

【００２１】まず、図１により、実施例の表示装置用ア
レイ基板上のパターンの概略について説明する。ここ
で、表示装置用アレイ基板は、光透過型のアクティブマ
トリクス型の液晶表示装置のためのものである。

【００２２】図１では、上層の金属配線パターンが太線
により示され、半導体層パターン２が網線部により示さ
れ、さらに、画素電極３１が縁取りにより示される。ま
た、下層の金属配線パターンが、これら半導体層パター
ン２または画素電極３１と重なる領域では破線により示
される。

【００２３】図１に示すように、縦方向の信号線６１
が、太線により示される上層の金属配線パターンからな
り、横方向の走査線１０が、主に破線で示される下層の
金属配線パターンからなる。画素領域８１にあっては、
これら信号線６１及び走査線１０が形作るマトリックス
において、各マス目中に、縁取りにより示される透明画
素電極３１が配され、交点付近に画素電極３１のスイッ
チング素子としてＴＦＴ５が配される。ＴＦＴ５のゲー
ト電極及びドレイン電極は、それぞれ走査線１０からの
延在部１３、及び信号線６１からの延在部６２からな
り、ソース電極６３は画素電極３１に電気的に接続され
ている。

【００２４】また、一の走査線１０とその前段の走査線
１０（図の紙面で下側の走査線）との間には、下層の金
属配線パターンに属するＣｓ線１２が走査線１０と略平
行に配置され、Ｃｓ線１２と、これにオーバーラップす
る画素電極３１との間で補助容量が形成される。

【００２５】後述するように、上層の金属配線である信
号線６１は、アレイ基板の長辺側（信号線接続入力側）
の外周部８３において、コンタクトホール４１を介し
て、下層の金属配線パターンにより形成される信号線側
接続パッド１１に接続される。

【００２６】図１に示すように、半導体層パターン２
は、ＴＦＴ５のゲート電極１０ｂを覆う領域のみなら
ず、信号線６１に沿った領域、走査線１０に沿った領
域、及び、Ｃｓ線１２と信号線６１との交差部近傍の領
域にも配される。走査線１０に沿った領域においては、
半導体層パターン２が、走査線１０の幅方向両側に充分
なマージンをもつように幅広に形成されて、走査線１０
を確実に覆うように形成されている。Ｃｓ線１２と信号
線６１との交差部の近傍領域においては、半導体層パタ
ーン２が、画素電極３１に覆われない部分のＣｓ線１２
を完全に覆うように配置される。すなわち、Ｃｓ線１２
は、隣り合う二つの画素電極３１の間に来る領域で半導
体層パターン２により完全に覆われる。

【００２７】一方、画素領域８１より外の、アレイ基板
の外周部８２にあっては、半導体層パターン２が、各引
出し配線１４をそれぞれ覆う線状半導体膜２ａをなして
いる。各線状半導体膜２ａは、それぞれ引出し配線１４
に沿って延びるように配置され、各引き出し配線１４を
確実に覆うように、引き出し配線１４の幅方向両側に充
分なマージンを持つように充分に幅広に形成される。

【００２８】線状半導体膜２ａは、引き出し配線１４の
付け根のところ、すなわち引き出し配線１４が走査線１
０の一端から引き出される個所にて、走査線１０を覆う
半導体膜のパターンと連続している。なお、引き出し配
線１４の末端から延在される接続パッド１３の個所には
半導体層パターン２が設けられていない。このように、
線状半導体膜２ａは、引き出し配線１４の付け根から、
接続パッド１３の手前までにわたって、引き出し配線１
４を確実に被覆するように配されている。

【００２９】なお、複数の引き出し配線１４を１つの島
状または帯状の半導体膜パターンにより覆うことも可能
である。しかし、半導体膜パターンにおけるリンドープ
シリコン（ｎ⁺ａ-Ｓｉ:Ｈ）からなる層が導電性を有す
るため、引き出し配線１４間に干渉が生じるおそれがあ
る。

【００３０】そのため、各引出し配線１４を覆う半導体
膜パターンが連続パターンでなく互いに間隔を置いて配
置されるのが好ましい。

【００３１】次に、具体的な製造工程について図２〜７
を参照して詳細に説明する。これら図２〜７は、それぞ
れ、第１〜６工程について説明するための図である。

【００３２】（１）第１工程：下層金属配線パターン形
成 ガラス基板に、スパッタ法により、アルミニウム（Ａ
ｌ）またはアルミニウム合金（例えばＡｌ−Ｎｄ膜（２
原子％Ｎｄ））を堆積させ、パターニングにより下層の
金属配線パターンを形成する。このパターニングには、
硝酸とリン酸を含む混酸系のエッチング液を用いる。

【００３３】図２に示すように、画素領域８１中に走査
線１０を作製する。また、走査線１０と並行する補助容
量用配線（Ｃｓ線）１２を形成するとともに、走査線１
０からの短い分岐から成るゲート電極１０ｂを作製す
る。

【００３４】一方、走査線接続側（アレイ基板の短辺
側）外周部８２には、引き出し配線１４が配列される。
引き出し配線（いわゆる斜め配線）１４は、それぞれ、
走査線１０の一端から引き出されて外側へと延びるもの
であり、末端から接続パッド１３が延在される。図示の
例では走査線１０の一端に、走査線タブと呼ばれる検査
用幅広部１０ａが形成されている。

【００３５】他方、信号線接続側外周部８３には、信号
線６１に駆動入力を行うための信号線接続パッド１１が
形成される。

【００３６】信号線接続パッド１１及び走査線接続パッ
ド１３は、通常、１つの駆動ＩＣに接続する複数の接続
パッドがまとめられて一つの接続パッド群をなすように
配置される。通常、信号線側の外周部８３には、複数の
接続パッド群が配列され、走査線側外周部８２には、一
つまたは複数の接続パッド群が配置される。ＴＣＰ（テ
ープキャリアパッケージ）方式にあっては、各接続パッ
ド群は、モジュール作製工程において、ＴＣＰの出力パ
ッド群に接続されて、ＴＣＰに各一つ搭載される駆動Ｉ
Ｃの端子群に接続される。

【００３７】次いで、酸化シリコン膜（ＳｉＯｘ膜）と
窒化シリコン膜（ＳｉＮｘ膜）との２層膜から成る配線
層間絶縁膜１５を、それぞれ常圧プラズマＣＶＤ法及び
減圧プラズマＣＶＤ法により堆積する。

【００３８】（２）第２工程：エッチングストッパ形成 第１工程の後、減圧プラズマＣＶＤ法により、ａ-Ｓｉ:
Ｈから成る半導体被膜２１と、窒化シリコン膜（ＳｉＮ
ｘ膜）から成るエッチングストッパ（チャネル保護膜
層）２５の層が連続的に堆積される。

【００３９】次いで、パターニングにより、ゲート電極
１０ｂ上に、ゲート電極１０ｂよりひとまわり小さいエ
ッチングストッパ２５を形成する（図３）。

【００４０】（３）第３工程：半導体層パターン形成 プラズマＣＶＤ法により不純物としてリンを含むｎ⁺ａ-
Ｓｉ:Ｈから成る低抵抗半導体被膜２２を堆積する。低
抵抗半導体被膜２２は、ソース電極とドレイン電極との
間のオーミックコンタクト層としての役割を果たすもの
である。

【００４１】ＣＤＥ（Chemical Dry Etching）を用いる
パターニングにより、図４中の縁取りで示す領域に、半
導体被膜２１及び低抵抗半導体被膜２２の２層膜からな
る半導体層パターン２を形成する。

【００４２】半導体層パターン２は、画素領域８１にあ
って、ＴＦＴのゲート電極をなすゲート電極用延在部１
３のみならず、走査線１０の全体、及び、Ｃｓ線１２と
信号線との交差部近傍の領域を覆うように配される。な
お、図４（ｂ）のＡ−Ａ断面に示すように、ＴＦＴのチ
ャネル部に相当する領域において低抵抗半導体被膜２２
が半導体層パターン２の形成と同時に除去される。

【００４３】一方、走査線側（短辺側）外周部８２にお
いては、各引き出し配線１４を覆うように線状半導体膜
２ａが形成される。

【００４４】（４）第４工程：画素電極形成 ＩＴＯ膜をスパッターにより堆積した後、パターニング
により、画素電極３１のみを残してＩＴＯ膜を除去する
（図５）。

【００４５】（５）第５工程：コンタクトホール形成 パターニングにより、図６に示すように、信号線接続パ
ッド１１の内側端部上に、配線層間絶縁膜１５を貫くコ
ンタクトホール４１が形成される。

【００４６】エッチャントとしては、バッファードフッ
酸（ＢＨＦ、フッ化水素−フッ化アンモニウム緩衝液）
が用いられる。バッファードフッ酸は、フッ化水素を６
％、フッ化アンモニウムを２８％含有する水溶液であ
る。

【００４７】引き出し配線１４及び走査線１１は、バッ
ファードフッ酸に対する耐性の高い、半導体層２１，２
２または画素電極３１からなる保護層により覆われてい
るため、コンタクトホール４１を形成するためのレジス
ト４にピンホール４２が生じた場合にも、引き出し配線
１４等を覆う個所で配線層間絶縁膜１５にピンホールが
形成されることがない。

【００４８】 （６）第６工程：上層の金属配線パターン形成 モリブデン（Ｍｏ）膜−アルミニウム（Ａｌ）膜−モリ
ブデン（Ｍｏ）膜の３層膜からなる金属層をスパッター
により堆積した後、パターニングにより、図７に示すよ
うに、信号線６１を含む上層の金属配線パターン６を形
成する。この上層の金属配線パターン６には、信号線６
１の延在部である、ドレイン電極６２、ソース電極６３
及び信号線引出し配線６４が含まれる。この際、信号線
引出し配線６４は、その末端のコンタクト用幅広部６４
ａにおいて、コンタクトホール４１により、下層の金属
配線パターンに属する信号線接続パッド１１と接続され
る。なお、パターニングの終了後には、パッシベーショ
ン膜７が全面に堆積される。

【００４９】本工程におけるパターニングは、下層の金
属配線パターンを形成する場合と同様、硝酸とリン酸を
含む混酸系のエッチング液で行う。この際、画素領域８
１にあって、走査線１０及びＣｓ線１２は、ピンホール
のない配線層間絶縁膜１５により被覆されているため、
エッチング液の浸透による断線を生じることがない。ま
た、外周部８２にある引き出し配線１４についても同様
である。

【００５０】以上のような実施例のアレイ基板の製造方
法によれば、基板外周部にコンタクトホールを形成する
ためのレジストが引き出し配線１４上でピンホールを生
じた場合にも、上層配線パターンのパターニング時に、
引き出し配線１４に断線が生じるのを確実に防止するこ
とができる。したがって、アレイ基板の製造歩留まりを
大幅に向上することができる。しかも、保護膜の形成の
ために製造工程や工程負担を増加させることがない。

【００５１】上記実施例では、引き出し配線１４を覆う
領域の半導体層パターンが製品中に残留するものとした
が、コンタクトホール形成後に除去しても良い。

【００５２】また、上記実施例では、半導体膜により保
護する引き出し配線１４が走査線１０の一端と接続する
走査線側の引き出し配線であるとして説明したが、信号
線６１の一端がコンタクトホールを介して下層配線パタ
ーンに属する引き出し配線に接続する場合には、信号線
側の引き出し配線についても半導体膜パターンにより保
護することができる。

【００５３】上記実施例においては、保護膜パターンが
半導体層のみからなるものとして説明したが、例えば、
半導体層と窒化シリコン膜との積層膜を一括してパター
ニングして形成することもできる。

【００５４】

【発明の効果】以上に述べたように本発明の表示装置用
アレイ基板及びその製造方法によれば、引き出し配線の
個所で下層配線パターンを被覆する絶縁膜のピンホール
と上層配線パターンを形成するエッチングに起因して、
引き出し配線に断線または導電不良が生じることを確実
に防止でき、他の悪影響を及ぼすことがない。しかも、
このために工程数や工程負担を増加させることがない。

【図面の簡単な説明】

【図１】実施例のアレイ基板の構成を説明するための図
である。（ａ）は、アレイ基板の一部概略平面図であ
り、（ｂ）は、本（ａ）図におけるＡ−Ａ、及びＢ−Ｂ
線に沿った積層構造を示す概略断面図である。

【図２】実施例のアレイ基板を製造する第１工程を説明
するための図である。（ａ）は、図１（ａ）に対応する
一部概略平面図であり、（ｂ）は、本（ａ）図における
Ａ−Ａ、Ｂ−Ｂ及びＣ−Ｃ線に沿った積層構造を示す概
略断面図である。

【図３】第２工程を説明するための図である。（ａ）
は、図１（ａ）に対応する一部概略平面図であり、
（ｂ）は、本（ａ）図におけるＡ−Ａ、Ｂ−Ｂ及びＣ−
Ｃ線に沿った積層構造を示す概略断面図である。

【図４】第３工程を説明するための図である。（ａ）
は、図１（ａ）に対応する一部概略平面図であり、
（ｂ）は、本（ａ）図におけるＡ−Ａ、Ｂ−Ｂ及びＣ−
Ｃ線に沿った積層構造を示す概略断面図である。

【図５】第４工程を説明するための図である。（ａ）
は、図１（ａ）に対応する一部概略平面図であり、
（ｂ）は、び本（ａ）図におけるＡ−Ａ、Ｂ−Ｂ及びＣ
−Ｃ線に沿った積層構造を示す概略断面図である。

【図６】第５工程を説明するための図である。（ａ）
は、図１（ａ）に対応する一部概略平面図であり、
（ｂ）は、本（ａ）図におけるＡ−Ａ、Ｂ−Ｂ及びＣ−
Ｃ線に沿った積層構造を示す概略断面図である。

【図７】第６工程を説明するための図である。（ａ）
は、図１（ａ）に対応する一部概略平面図であり、
（ｂ）は、本（ａ）図におけるＡ−Ａ、Ｂ−Ｂ及びＣ−
Ｃ線に沿った積層構造を示す概略断面図である。

【図８】従来の技術におけるアレイ基板の構成を説明す
るための図１に対応する図である。（ａ）は、図１
（ａ）に対応する一部概略平面図であり、（ｂ）は、本
（ａ）図におけるＡ−Ａ及びＢ−Ｂ線に沿った積層構造
を示す概略断面図である。

【図９】コンタクトホールを形成する際のピンホールの
形成と、上層配線パターニングのためのエッチング液の
侵入によって生じる引き出し配線の断線について説明す
るための模式的な縦断面図である。

【符号の説明】

１ 下層の金属配線パターン 10 走査線 11 下層の金属配線パターンからなる信号線接続パッド 12 走査線からのゲート電極用延在部 13 走査線接続パッド 14 走査線の一端からの引き出し配線 15 配線層間絶縁膜 ２ 半導体膜のパターン ２ａ 各引き出し配線を覆う線状半導体膜 ４ レジスト 41 コンタクトホール 42 レジストのピンホール

フロントページの続き Ｆターム(参考） 2H092 JA26 JA29 JA38 JA42 JA44 JA47 JB13 JB23 JB32 JB33 JB38 JB51 JB57 JB63 JB69 KA05 KA07 KA16 KA18 KB14 MA05 MA08 MA14 MA15 MA16 MA18 MA19 MA27 MA35 MA37 MA41 NA15 NA16 NA27 NA29 5C094 AA21 AA32 AA42 AA43 BA03 BA43 CA19 DA15 EA03 EA04 EA07 FA01 FA02 FB14 GB01 5F110 AA26 BB01 CC07 DD02 EE03 EE06 FF02 FF03 FF09 FF30 GG02 GG15 GG33 HK03 HK04 HK09 HK16 HK22 HK25 HK26 HK33 HK35 HM19 NN02 NN16 NN24 NN72 NN73 QQ09 5G435 AA16 AA17 BB12 CC09 KK05

Claims (3)

【特許請求の範囲】
1. 【請求項１】マトリクス状に配列される画素電極と、該
   画素電極ごとに設けられるスイッチング素子と、 前記画素電極が配列される画素領域中に互いに略平行に
   配列される走査線、及び、前記画素領域を囲む端子接続
   用の外周部へと該各走査線の一端から引き出される走査
   線引出し配線を含み、アルミニウムの単体または合金か
   らなる下層配線パターンと、 この下層配線パターンを被覆する、酸化シリコンからな
   る配線層間絶縁膜と、アルミニウムの単体または合金か
   らなり、前記画素領域中に、前記走査線に略直交して配
   列される信号線を含む上層配線パターンと、 前記配線層間絶縁膜を貫くことにより、前記下層配線パ
   ターンの一部と、前記上層配線パターンの一部とを電気
   的に導通させるコンタクトホールと、 前記スイッチング素子の個所にあって前記上下層の配線
   パターンからなる上下の電極間に配置され該スイッチン
   グ素子の活性層をなす半導体活性膜とからなる表示装置
   用アレイ基板において、 前記半導体活性膜と同一材料により同時に形成される線
   状半導体膜が、前記走査線引出し配線ごとに該走査線引
   出し配線に沿って配置されて、前記走査線引出し配線を
   被覆することを特徴とする表示装置用アレイ基板。
2. 【請求項２】走査線と、該走査線の一端から外周部へと
   引き出される走査線引き出し配線を含む第１配線パター
   ンを形成する工程と、 この第１配線パターンを被覆する配線層間絶縁膜を形成
   する工程と、 前記配線層間絶縁膜を貫くコンタクトホールを形成する
   コンタクトホール形成工程と、 このコンタクトホール形成工程の後に、信号線を含む第
   ２配線パターンを、導電層の堆積、及びエッチング液を
   用いるパターニングによって形成する第２配線パターン
   形成工程と、 前記配線層間絶縁膜を形成する工程の後、前記コンタク
   トホール形成工程の前に、画素電極ごとのスイッチング
   素子のための半導体活性層をなし、前記エッチング液に
   対し耐エッチング性を有する半導体膜のパターンを形成
   する半導体膜形成工程とを含み、 前記エッチング液が前記第１配線パターンの配線につい
   てもエッチング性を有するものである表示装置用アレイ
   基板の製造方法において、 前記半導体膜形成工程において、前記半導体膜からなり
   前記走査線引き出し配線それぞれ被覆する線状の保護膜
   パターンを形成することを特徴とする表示装置用アレイ
   基板の製造方法。
3. 【請求項３】前記第１及び第２配線パターンが、アルミ
   ニウムの単体または合金からなることを特徴とする請求
   項２記載の表示装置用アレイ基板の製造方法。