JP2001320059A - 薄膜トランジスタ液晶表示装置とその製造方法 - Google Patents
薄膜トランジスタ液晶表示装置とその製造方法Info
- Publication number
- JP2001320059A JP2001320059A JP2000291922A JP2000291922A JP2001320059A JP 2001320059 A JP2001320059 A JP 2001320059A JP 2000291922 A JP2000291922 A JP 2000291922A JP 2000291922 A JP2000291922 A JP 2000291922A JP 2001320059 A JP2001320059 A JP 2001320059A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- pattern
- semiconductor layer
- metal
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136204—Arrangements to prevent high voltage or static electricity failures
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
Abstract
る方法を持つ液晶表示装置とその製造方法を提供する。 【解決手段】 透明基板上に金属層10を堆積し、第1マ
スクを用いて金属導線のハ゜ターンを形成し金属層10をエッチンク
゛する。次に透明基板上に絶縁層11、非結晶半導体層
12、及び高ト゛ーフ゜半導体層13を順番に堆積し、第2マス
クを用いてコンタクトホール24のハ゜ターン及び金属導線を覆うハ゜ター
ンを形成し、高ト゛ーフ゜半導体層13、非結晶半導体層12
及び絶縁層11をエッチンク゛する。次に透明基板上に透明導
体層15を堆積し、第3マスクを用いて前記コンタクトホール24を繋
ぐコンタクトライン42、TFTのト゛レイン41及び画素電極のハ゜ターン
を形成し、透明導体層15及び高ト゛ーフ゜半導体層13をエ
ッチンク゛する。更に透明基板上に保護層16を堆積し、第4
マスクを用いて保護エリアのハ゜ターンを形成し、保護層16及び
非結晶半導体層12をエッチンク゛する。
Description
の製造方法に関し、特に透明導体層と金属導線の短絡を
有効に防止する方法を持つ液晶表示装置とその製造方法
に関する。
method of making active matrix liquid crystal dis
play」には、従来よりも簡単な液晶表示装置の製造プロ
セスが開示されている。この特許によると、3つのリソ
グラフィ・プロセスで液晶表示装置の薄膜トランジスタ
を製造できる。従来の6〜9個のリソグラフィ・プロセ
スで薄膜液晶トランジスタを作ることによって生じた低
い歩留まりと高いコストという問題を解決した。図1を
参照しながら、この特許の製造プロセスを説明する。第
1工程では、透明基板上に金属層を堆積し、相互に大体
直交するが接触しない複数本の金属導線100をリソグ
ラフィで形成する。第2工程では、絶縁層、非結晶半導
体層及び高ドープ半導体層を堆積し、金属導線の交差点
近くの薄膜トランジスタ(TFT )のソース領域101、
ドレイン領域102及びチャネル103をリソグラフィ
で形成する。第3工程では、透明導電層を堆積し、画素
電極104、ドレイン電極105、及び金属導線を繋ぐ
コンタクトライン106をリソグラフィで形成する。
れた液晶表示装置は、金属導線に対して、交差点の近辺
以外、他の領域の上には絶縁層が形成されていない。透
明導電層を堆積する第3工程の後、透明導電層のリソグ
ラフィ工程中に残り物が存在した場合には、透明導電層
と金属導線の短絡現象が発生し、当該画素が動作せず、
結果的には製品の歩留まりの低下をもたらす。
たコンタクトラインを用いて繋ぎ合わさっている。透明
導電層は金属導線よりも高い抵抗値を持つITO (Indium
TinOxide)で作られた場合が多いため、結果的に金属
導線の全体の抵抗が上がってしまう。
において残り物が有っても、画素電極と金属導線が短絡
しない液晶表示装置及びその製造方法を提供する。
ぎ合わせるコンタクトラインの抵抗値を低減できる液晶
表示装置及びその製造方法を提供する。
装置の製造方法は以下の各ステップを含む。透明基板上
に金属層を堆積する。第1マスクを用いて、相互に大体
直交するが繋がっていない複数本の金属導線のパターン
を形成し、前記金属層をエッチングすると共に、レジス
トを除去する。前記透明基板上に絶縁層、非結晶半導体
層、及び高ドープ半導体層を順番に堆積する。第2マス
クを用いてコンタクトホールのパターン、及び前記金属
導線を覆うパターンを形成し、高ドープ半導体層、非結
晶半導体層及び絶縁層をエッチングすると共に、レジス
トを除去する。前記透明基板上に透明導体層を堆積す
る。第3マスクを用いて、前記コンタクトホールを繋ぐ
コンタクトライン、TFT のドレイン、及び画素電極のパ
ターンを形成し、前記透明導体層及び前記高ドープ半導
体層をエッチングすると共に、レジストを除去する。前
記透明基板上に保護層を堆積する。第4マスクを用いて
保護エリアのパターンを形成し、前記保護層及び前記非
結晶半導体層をエッチングすると共に、レジストを除去
する。
以下の各ステップを含む。透明基板上に第1金属層を堆
積する。第1マスクを用いて相互に大体直交するが繋が
っていない複数本の金属導線のパターンを形成し、前記
第1金属層をエッチングすると共に、レジストを除去す
る。前記透明基板上に絶縁層、非結晶半導体層、高ドー
プ半導体層及び第2金属層を順番に堆積する。第2マス
クを用いて、コンタクトホールのパターン、及び前記金
属導線を覆うパターンを形成し、第2金属層、高ドープ
半導体層、非結晶半導体層及び絶縁層をエッチングする
と共に、レジストを除去する。前記透明基板上に透明導
体層を堆積する。第3マスクを用いて、前記コンタクト
ホールを繋ぐコンタクトライン、TFT のドレイン、及び
画素電極のパターンを形成し、前記透明導体層、第2金
属層及び前記高ドープ半導体層をエッチングすると共
に、レジストを除去する。前記透明基板上に保護層を堆
積する。第4マスクを用いて保護エリアのパターンを形
成し、前記保護層及び前記非結晶半導体層をエッチング
すると共に、レジストを除去する。
と、前記透明基板上に堆積し、相互に直交しあうが繋が
っていない複数本の金属導線を含む金属層と、前記金属
導線を覆うが、交差点に繋がっていない金属導線の端部
にコンタクトホールを形成する絶縁層と、コンタクトホ
ールを残しながら、導線の交差領域を覆う非結晶半導体
層と、コンタクトホールとTFT のドレイン領域を残しな
がら、導線の交差領域を覆う高ドープ半導体層と、画像
電極、TFT のドレイン、及びコンタクトホールを繋ぐコ
ンタクトラインを形成する透明導体層と、導線の交差領
域、コンタクトホール、TFT のチャネルを覆う保護層か
らなる。
の実施の形態を説明する。
ソグラフィ(photolithographic) プロセスを用いて液晶
表示装置を製造する。図2から図5を参照しながら本発
明による液晶表示装置の製造方法の各ステップを詳しく
説明する。
10、例えばアルミニウム又はクロームを堆積する工程
である。前記透明基板の材質は、例えばガラスである。
次に、図2(B)の第1マスクを用いて図2(A)のパ
ターンを形成し、前記金属層10をエッチングすると共
に、レジストを除去する。本ステップで形成されたパタ
ーンは、薄膜トランジスタ(Thin Film Transistor、以
下TFT と称す)を接続する金属導線、即ち走査線20及
びデータ線21、を含む。本実施の形態の場合は、各走
査線20が連続の導線であり、各データ線21が走査線
20とほぼ直交するが繋がっていない不連続導線であ
る。もちろん、連続のデータ線と不連続の走査線を形成
してもよい。図2は、1本のデータ線21と1本の走査
線20の交差領域を示す上面図である。
ulating layer)11、非結晶半導体層(amorphous semic
onductor) 12、及び高ドープ半導体層(heavily-doped
semiconductor) 13を順番に堆積する工程である。前
記絶縁層11は例えば窒化ケイ素(silicon nitride) で
あり、非結晶半導体層12は例えば非結晶シリコン(amo
rphous silicon, a-Si) である。また、高ドープ半導体
層13は例えば高ドープシリコン(heavily-doped silic
on, n+Si) である。次に、図3(B)の第2マスクを用
いて図3(A)のパターンを形成し、前記高ドープ半導
体層13、非結晶半導体層12、及び絶縁層11をエッ
チングすると共に、レジストを除去する。本ステップで
形成されたパターンは、不連続のデータ線21の端部に
コンタクトホール24を残し、かつ走査線20の上に狭
いチャネル22を形成しながら、走査線20とデータ線
21を覆う。同時に、チャネル22の片方にソース領域
31、残りの一方にドレイン領域32を形成する。
(transparent conductor) 15、例えばITO (Indium Ti
n Oxide)を堆積する工程である。透明導体層を堆積した
後に、図4(B)の第3マスクを用いて図4(A)のパ
ターンを形成し、前記透明導体層15及び高ドープ半導
体層13をエッチングすると共に、レジストを除去す
る。本ステップで形成されたパターンは、画像電極4
0、画像電極40から延びたドレイン41及びコンタク
トライン42を含む。ソース領域の上にある前記コンタ
クトライン42は、データ線21のコンタクトホール2
4と接触して同じ行のデータ線21を導通させる。ドレ
イン41はドレイン領域32の上にある。
assivation layer)16を堆積した後、図5(A)のパ
ターンを形成し、前記保護層16及び非結晶半導体層1
2をエッチングすると共に、レジストを除去する。本ス
テップで形成されたパターンは、TFT の保護区50を覆
うパターンを含む。
表示装置の製造方法を更に説明する。図6は図5(A)
のA−B断面図であり、即ちチャネル22の断面図であ
る。図6の中の(A)、(B)、(C)、(D)は、第
1、第2、第3及び第4ステップ各々の工程後の断面を
示す断面図である。図7は、図5(A)のC−D−E−
F断面図であり、即ちデータ線21、走査線20、ドレ
イン41及び画像電極40の各部を示す断面図である。
図7の中の(A)、(B)、(C)、(D)は、第1、
第2、第3及び第4各々の工程後の断面を示す断面図で
ある。
6(A)に示すように、チャネル22にはただ一つの金
属層しかない。図7(A)に示すように、データ線21
と走査線20の間にはギャップが存在し、即ち、データ
線21と走査線20が相互に接触していない。
6(B)に示すように、チャネル22の上には絶縁層1
1、非結晶半導体層12及び高ドープ半導体層13が形
成される。光に照射されないように金属層10を用いて
前記チャネル22を保護するため、絶縁層11、非結晶
半導体層12及び高ドープ半導体層13の幅が金属層1
0の幅よりも狭い。図7(B)に示すように、データ線
21と走査線20の上にも、絶縁層11、非結晶半導体
層12及び高ドープ半導体層13が形成され、しかもデ
ータ線21の上にはコンタクトホール24が形成され
る。
6(C)に示すように、チャネル22の両側に透明導体
層15が形成される。図7(C)に示すように、データ
線21の上には、透明導体層で形成されたコンタクトラ
イン42を用いて、走査線20を跨いでデータ線21を
繋ぐ。同時に、走査線20の上にはドレイン41が形成
され、コンタクトライン42とドレイン41の間には適
当な間隔を有する。また、図7(C)の左側のエリア1
5' に示されるように、本ステップにおいて注意しなけ
ればいけないのは、透明導体層15以外の高ドープ半導
体層13をエッチングで取り除く必要がある。
6(D)に示すようにチャネル22の上には保護層16
が形成される。同時に、図7(D)に示すようにコンタ
クトライン42とドレイン41の上に保護層16が形成
される。また、図7(D)の左側のエリア16' に示す
ように、本ステップにおいて注意しなければいけないの
は、保護層16以外の非結晶半導体層12をエッチング
で取り除いてTFT を形成する必要があることである。
する。図5(B)は、透明導体層において何かの原因で
残留が発生してしまう場合の状態図であり、図8は図5
(B)のG−H断面図である。図8の(A)〜(D)各
々はプロセスの第1から第4ステップまでの各工程後の
断面図である。第1ステップでは、金属層10を形成す
る。第2ステップでは、絶縁層11、非結晶半導体層1
2及び高ドープ半導体層13を形成する。金属層10は
絶縁層11によって覆い隠される。第3ステップでは、
透明導体層15を形成する。同時に、高ドープ半導体層
13をエッチングで除去する。第4ステップでは、保護
層16を形成する。同時に、非結晶半導体層12をエッ
チングで除去する。以上から判るように、データ線21
と走査線20両方共に絶縁層11に覆われているため、
たとえ透明導体層のエッチング工程において残留が発生
しても、残留した透明導体層が金属層10と接触して短
絡することが発生しない。従って、本発明の製造方法で
作られた液晶表示装置は、従来よりも高い歩留まりを有
する。
2ステップ工程において、絶縁層11、非結晶半導体層
12、及び高ドープ半導体層13を堆積すると同時に、
第2金属層14も堆積する。また、第3ステップ工程に
おいて、前記第2金属層14をエッチングする。前記第
2金属層14と透明導電層15の結合により、コンタク
トライン42の抵抗が下がる。
実施の形態を説明する。プロセスの工程が第1の実施の
形態と同じだが、TFT のレイアウトが違う。
は、第1の実施の形態と同様のため説明を省略する。
非結晶半導体層12、及び高ドープ半導体層13を順番
に透明基板上に堆積する。その後、図11(B)の第2
マスクを用いて図11(A)のパターンを形成し、前記
高ドープ半導体層13、非結晶半導体層12、及び絶縁
層11をエッチングすると共に、レジストを除去する。
本ステップでは、走査線20とデータ線21等の金属導
線を覆うパターンを形成しながら、不連続のデータ線2
1の端部にもコンタクトホール24を形成する。但し、
チャネル22は形成しない。
透明導体層15を堆積する。その後、図12(B)の第
3マスクを用いて、図12(A)のパターンを形成し、
前記透明導体層15、及び高ドープ半導体層13をエッ
チングすると共に、レジストを除去する。本ステップに
おいて形成されたパターンは、画像電極40、画像電極
40から延びたドレイン41' 、コンタクトライン4
2、及びコンタクトライン42から延びたソース31'
を含む。ドレイン41' とソースゲート31' との間に
チャネル22' が形成される。前記コンタクトライン4
2はデータ線21のコンタクトホール24と接触して同
じ行のデータ線21を導通させる。
保護層16を堆積する。その後、図13(B)の第4マ
スクを用いて図13(A)のパターンを形成し、前記保
護層16、及び非結晶半導体層12をエッチングする。
レジストも除去する。本ステップにおいて形成されたパ
ターンは、コンタクトライン42を覆う第1保護エリア
51、及びドレイン41' とソースゲート31' を覆う
第2保護エリア52、を含む。
発明に係わる液晶表示装置の第2実施の形態の製造方法
を更に説明する。図14は、図13(A)のM−N断面
図であり、図14の(A)、(B)、(C)、(D)各
々はプロセスの第1、第2、第3及び第4ステップ工程
後の断面図である。図15は、図13(A)のI−J断
面図であり、図15の(A)、(B)、(C)、(D)
各々はプロセスの第1、第2、第3及び第4ステップ工
程後の断面図である。
高ドープ半導体層13の上に、更にもう一層の第2金属
層を堆積して、コンタクトラインとしての透明導体層の
抵抗を下げる。
は、データ線と走査線等の金属導線が絶縁層に覆い隠さ
れるため、例えば透明導体層をエッチングする時に、何
かの原因で残留が発生しても、残留の透明導体層が金属
導線と接触して短絡せず、高い歩留まりをもたらす。ま
た、本発明の液晶表示装置の製造方法において、高ドー
プ半導体層と透明半導体層との間に、更にもう一層の第
2金属層を堆積して、第2金属層と透明導体層の結合に
より、コンタクトラインとしての透明導体層の抵抗が下
がる。
る。
びそのマスクのパターンである。
びそのマスクのパターンである。
びそのマスクのパターンである。
ある。図5(A)は正常のパターンであり、図5(B)
は透明導体層に残留が発生した場合の状態図である。
る。
ープ半導体層の上にもう一層の第2金属層を堆積してあ
る。
あり、高ドープ半導体層の上にもう一層の第2金属層を
堆積してある。
ィ工程後のパターン及びそのマスクのパターンである。
ィ工程後のパターン及びそのマスクのパターンである。
ィ工程後のパターン及びそのマスクのパターンである。
uctor) 14 第2金属層 (second metal layer) 15 透明導体層 (transparent conductive laye
r) 16 保護層 (passivation layer) 20 走査線 (scan line) 21 データ線 (data line) 22 チャネル (channel) 24 コンタクトホール (contact window) 31 ソース領域 (source area) 32 ドレイン領域 (drain area) 40 画像電極 (pixel electrode) 41 ドレイン (drain gate) 42 コンタクトライン (contact line) 50 保護エリア (passivation area)
Claims (9)
- 【請求項1】 透明基板上に金属層を堆積する工程と、 第1のマスクを用いて、直交するが実質上接触しない複
数本の金属導線のパターンを形成し、前記金属層をエッ
チングする工程と、 前記透明基板上に、絶縁層、非結晶半導体層及び高ドー
プ半導体層を順番に堆積する工程と、 第2のマスクを用いて、コンタクトホールを残しながら
前記金属導線を覆うパターンを形成し、前記高ドープ半
導体層、非結晶半導体層及び絶縁層をエッチングする工
程と、 前記透明基板上に透明導体層を堆積する工程と、 第3のマスクを用いて、画像電極及び前記コンタクトホ
ールを繋ぐコンタクトラインのパターンを形成し、前記
透明導体層及び前記高ドープ半導体層をエッチングする
工程と、 前記透明基板上に保護層を堆積する工程と、 第4のマスクを用いて、保護エリアのパターンを形成
し、前記保護層及び前記非結晶半導体層をエッチングす
る工程と、 を含む液晶表示装置の製造方法。 - 【請求項2】 第2のマスクを用いて、ソース領域、ド
レイン領域、及び前記ソース領域とドレイン領域を繋ぐ
チャネルのパターンを形成する、請求項1記載の液晶表
示装置の製造方法。 - 【請求項3】 第3のマスクを用いて、ソース領域及び
ドレイン領域のパターンを形成する、請求項1記載の液
晶表示装置の製造方法。 - 【請求項4】 透明基板上に第1金属層を堆積する工程
と、 第1のマスクを用いて、直交するが実質上接触しない複
数本の金属導線のパターンを形成し、前記第1金属層を
エッチングする工程と、 前記透明基板上に、絶縁層、非結晶半導体層、高ドープ
半導体層及び第2金属層を順番に堆積する工程と、 第2のマスクを用いて、コンタクトホールを残しながら
前記金属導線を覆うパターンを形成し、前記第2金属
層、高ドープ半導体層、非結晶半導体層及び絶縁層をエ
ッチングする工程と、 前記透明基板上に透明導体層を堆積する工程と、 第3のマスクを用いて、画像電極及び前記コンタクトホ
ールを繋ぐコンタクトラインのパターンを形成し、前記
透明導体層及び前記高ドープ半導体層をエッチングする
工程と、 前記透明基板上に保護層を堆積する工程と、 第4のマスクを用いて、保護エリアのパターンを形成
し、前記保護層及び前記非結晶半導体層をエッチングす
る工程と、 を含む、液晶表示装置の製造方法。 - 【請求項5】 第2のマスクを用いて、ソース領域、ド
レイン領域、及び前記ソース領域とドレイン領域を繋ぐ
チャネルのパターンを形成する、請求項4記載の液晶表
示装置の製造方法。 - 【請求項6】 第3のマスクを用いて、ソース領域、ド
レイン領域のパターンを形成する、請求項4記載の液晶
表示装置の製造方法。 - 【請求項7】 複数行の繋がっている金属線と、前記繋
がっている金属線と同じ層にあるが、複数列の繋がって
いない金属線と、前記繋がっている金属線と前記繋がっ
ていない金属線との交差点に形成された薄膜トランジス
タと、複数個の透明電極と、を備える液晶表示装置にお
いて、前記金属線は、コンタクトホール部を除いて絶縁
層に覆い隠され、また、前記透明電極と同じ層のコンタ
クトラインで、前記コンタクトホールを通して前記繋が
っていない金属線を相互に繋ぎ合せている、液晶表示装
置。 - 【請求項8】 前記コンタクトラインは、前記繋がって
いる金属線を跨ぐ、請求項7記載の液晶表示装置。 - 【請求項9】 前記コンタクトラインの下に形成される
第2金属層を含む、請求項7記載の液晶表示装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW89108716 | 2000-05-05 | ||
TW89108716A TW573162B (en) | 2000-05-05 | 2000-05-05 | Active matrix liquid crystal device and method of making the same |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001320059A true JP2001320059A (ja) | 2001-11-16 |
JP3455506B2 JP3455506B2 (ja) | 2003-10-14 |
Family
ID=21659631
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000291922A Expired - Fee Related JP3455506B2 (ja) | 2000-05-05 | 2000-09-26 | 薄膜トランジスタ液晶表示装置の製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6683660B1 (ja) |
JP (1) | JP3455506B2 (ja) |
TW (1) | TW573162B (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007086197A (ja) * | 2005-09-20 | 2007-04-05 | Sharp Corp | アクティブマトリクス基板の製造方法、その製造方法により製造されたアクティブマトリクス基板を備えた表示装置 |
CN100378930C (zh) * | 2003-12-17 | 2008-04-02 | 友达光电股份有限公司 | 在基板上制造薄膜晶体管的方法 |
JP2008512877A (ja) * | 2004-09-10 | 2008-04-24 | バルサチリス・エルエルシー | 微小電子部品および/または光電子回路シートを製作する方法 |
US7760317B2 (en) | 2003-10-14 | 2010-07-20 | Lg Display Co., Ltd. | Thin film transistor array substrate and fabricating method thereof, liquid crystal display using the same and fabricating method thereof, and method of inspecting liquid crystal display |
WO2016011692A1 (zh) * | 2014-07-22 | 2016-01-28 | 深圳市华星光电技术有限公司 | 阵列基板及其制造方法、显示装置 |
WO2017059607A1 (zh) * | 2015-10-10 | 2017-04-13 | 深圳市华星光电技术有限公司 | 一种阵列基板及其制作方法 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100406971C (zh) * | 2004-02-03 | 2008-07-30 | 友达光电股份有限公司 | 主动元件阵列基板及其具有此种基板的液晶显示面板 |
TWI322288B (en) | 2006-03-07 | 2010-03-21 | Au Optronics Corp | Manufacture method of pixel array substrate |
CN100386866C (zh) * | 2006-03-22 | 2008-05-07 | 友达光电股份有限公司 | 像素阵列基板的制造方法 |
TWI371640B (en) | 2008-01-25 | 2012-09-01 | Au Optronics Corp | Pixel structure and method for manufacturing the same |
US9001285B2 (en) * | 2013-01-22 | 2015-04-07 | Htc Corporation | Electronic device and display panel thereof |
CN113126348B (zh) * | 2021-04-02 | 2023-02-28 | 深圳市华星光电半导体显示技术有限公司 | 液晶显示基板及液晶显示基板的制作方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09265113A (ja) * | 1996-03-28 | 1997-10-07 | Nec Corp | アクティブマトリクス型液晶表示装置およびその製造方 法 |
KR100223158B1 (ko) * | 1996-06-07 | 1999-10-15 | 구자홍 | 액티브매트릭스기판 및 그 제조방법 |
-
2000
- 2000-05-05 TW TW89108716A patent/TW573162B/zh not_active IP Right Cessation
- 2000-09-26 JP JP2000291922A patent/JP3455506B2/ja not_active Expired - Fee Related
- 2000-11-01 US US09/705,231 patent/US6683660B1/en not_active Expired - Lifetime
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7760317B2 (en) | 2003-10-14 | 2010-07-20 | Lg Display Co., Ltd. | Thin film transistor array substrate and fabricating method thereof, liquid crystal display using the same and fabricating method thereof, and method of inspecting liquid crystal display |
CN100378930C (zh) * | 2003-12-17 | 2008-04-02 | 友达光电股份有限公司 | 在基板上制造薄膜晶体管的方法 |
JP2008512877A (ja) * | 2004-09-10 | 2008-04-24 | バルサチリス・エルエルシー | 微小電子部品および/または光電子回路シートを製作する方法 |
JP2007086197A (ja) * | 2005-09-20 | 2007-04-05 | Sharp Corp | アクティブマトリクス基板の製造方法、その製造方法により製造されたアクティブマトリクス基板を備えた表示装置 |
WO2016011692A1 (zh) * | 2014-07-22 | 2016-01-28 | 深圳市华星光电技术有限公司 | 阵列基板及其制造方法、显示装置 |
US9490271B2 (en) | 2014-07-22 | 2016-11-08 | Shenzhen China Star Optoelectronics Technology Co., Ltd. | Array substrate having jump wire connecting first and second wirings |
WO2017059607A1 (zh) * | 2015-10-10 | 2017-04-13 | 深圳市华星光电技术有限公司 | 一种阵列基板及其制作方法 |
GB2558114A (en) * | 2015-10-10 | 2018-07-04 | Shenzhen China Star Optoelect | Array substrate and manufacturing method therefor |
GB2558114B (en) * | 2015-10-10 | 2020-02-19 | Shenzhen China Star Optoelect | Array substrate and manufacturing method for the same |
Also Published As
Publication number | Publication date |
---|---|
US6683660B1 (en) | 2004-01-27 |
TW573162B (en) | 2004-01-21 |
JP3455506B2 (ja) | 2003-10-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6969889B2 (en) | Wire structure, a thin film transistor substrate of using the wire structure and a method of manufacturing the same | |
US6338989B1 (en) | Array substrate for use in liquid crystal display device and method of manufacturing the same | |
US6448579B1 (en) | Thin film transistor array substrate for liquid crystal display and a method for fabricating the same | |
US6800872B2 (en) | Active matrix thin film transistor | |
US20030136991A1 (en) | Manufacturing process of thin film transistor liquid crystal display | |
US8703510B2 (en) | Array substrate and a manufacturing method thereof | |
KR100878237B1 (ko) | 박막 트랜지스터 기판 | |
US8278157B2 (en) | Methods for fabricating array substrates | |
KR19980072529A (ko) | 박막 트랜지스터 어레이의 배선 연결 구조 및 그 제조 방법 | |
JP2001320059A (ja) | 薄膜トランジスタ液晶表示装置とその製造方法 | |
JP3808107B2 (ja) | 液晶表示装置及びその製造方法 | |
CN113948458B (zh) | 阵列基板及其制作方法 | |
JPH0431376B2 (ja) | ||
US20070093005A1 (en) | Thin film transistor panel and method of manufacture | |
KR100626600B1 (ko) | 액정 표시 장치용 어레이 기판 및 그 제조 방법 | |
KR100275932B1 (ko) | 액정표시장치 및 그 제조방법 | |
WO2012073942A1 (ja) | 半導体装置およびその製造方法 | |
US7547588B2 (en) | Thin film transistor array panel | |
KR100218503B1 (ko) | 액정 표시 장치 및 그 제조 방법 | |
JPH1039331A (ja) | アクティブマトリクス方式液晶表示装置の製造方法及びその方法によって製造されるアクティブマトリクス方式液晶表示装置 | |
KR100663288B1 (ko) | 박막 트랜지스터 액정표시장치의 제조방법 | |
JP2002099225A (ja) | 表示装置用アレイ基板及びその製造方法 | |
KR100205867B1 (ko) | 액티브매트릭스기판의 제조방법 및 그 방법에 의해제조되는액티브매트릭스기판 | |
JP2000029071A (ja) | 表示装置用アレイ基板、及びその製造方法 | |
JP3265862B2 (ja) | 液晶表示装置とその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
R150 | Certificate of patent or registration of utility model |
Ref document number: 3455506 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080725 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090725 Year of fee payment: 6 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100725 Year of fee payment: 7 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110725 Year of fee payment: 8 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110725 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120725 Year of fee payment: 9 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120725 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130725 Year of fee payment: 10 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |