WO2012073942A1 - 半導体装置およびその製造方法 - Google Patents

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layer
bus line
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oxide semiconductor
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誠一 内田
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シャープ株式会社
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
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    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device

Definitions

  • the present invention relates to a semiconductor device having an oxide semiconductor TFT and a manufacturing method thereof.
  • the semiconductor device is, for example, a liquid crystal display panel or a TFT substrate used for a liquid crystal display panel.
  • Patent Document 1 a liquid crystal display panel or an organic EL display panel using an oxide semiconductor TFT having higher mobility than a conventional amorphous silicon TFT has been developed (for example, Patent Document 1).
  • liquid crystal display panels become widespread, there is an increasing need for lower prices.
  • development of a liquid crystal display panel and a method for manufacturing the same that can reduce the number of photomasks used in a photolithography process is in progress.
  • a shift from a five-mask process to a four- or three-mask process is being considered.
  • a gate bus line (also referred to as a “scan bus line”) for supplying a scanning signal voltage to the gate electrode of the TFT and a display on the source electrode of the TFT are displayed.
  • a display panel having a source bus line (also referred to as a “data bus line”) for supplying a signal voltage on a different substrate has been proposed (for example, Patent Document 2).
  • Such a structure of the display panel may be referred to as “opposite matrix structure” or “opposing source structure”.
  • FIG. 17A shows an equivalent circuit of a conventional liquid crystal display panel 900 having a counter matrix structure
  • FIG. 17B shows a schematic perspective view of the liquid crystal display panel 900.
  • the liquid crystal display panel 900 has a TFT substrate 90A and a counter substrate 90S, and has a liquid crystal layer LC between the TFT substrate 90A and the counter substrate 90S.
  • the TFT substrate 90A has a substrate 91 and a plurality of pixel electrodes PE formed on the liquid crystal layer LC side of the substrate 91 and arranged in a matrix having rows and columns.
  • Each of the pixel electrodes PE is connected to the drain electrode of the associated TFT, and the source electrode of the TFT is connected to the common wiring COM.
  • the common line COM is parallel to the gate bus line GB.
  • the counter substrate 90S includes a substrate 92 and source bus lines (also referred to as signal wirings) SB that are formed on the liquid crystal layer LC side of the substrate 92 and are parallel to the column direction.
  • source bus lines also referred to as signal wirings
  • SB source bus lines
  • An object of the present invention is to provide a semiconductor device having an oxide semiconductor TFT, which is manufactured by a simpler process than before, and a manufacturing method thereof.
  • a semiconductor device includes a first substrate and a plurality of TFTs supported on the first substrate, each of the plurality of TFTs including an oxide semiconductor layer supported on the first substrate; An insulating layer formed on the oxide semiconductor layer; a first electrode formed on the insulating layer; a second electrode and a third electrode connected to the oxide semiconductor layer; The two electrodes and the third electrode are formed of an oxide conductor layer in which the same oxide semiconductor film as the oxide semiconductor layer is reduced in resistance.
  • the semiconductor device described above further includes a plurality of pixel electrodes formed on the first substrate and arranged in a matrix having rows and columns, and each of the plurality of pixel electrodes includes: It is connected to the third electrode of an associated TFT among a plurality of TFTs, and is formed of the oxide conductor layer.
  • the semiconductor device described above further includes a second substrate and a plurality of signal electrodes supported by the second substrate, and each of the plurality of signal electrodes belongs to any one column.
  • the pixel electrode is disposed so as to face the pixel electrode.
  • the oxide semiconductor layer and the insulating layer are formed in a self-aligned manner with respect to the first electrode.
  • the first electrodes of a plurality of TFTs associated with pixel electrodes belonging to an arbitrary row are connected to a common first bus line, and the first electrode and the first bus line are the same.
  • the second electrodes of a plurality of TFTs including a first conductive layer formed of a conductive film and associated with pixel electrodes belonging to an arbitrary row are connected to a common second bus line, and the second bus The line includes the oxide conductor layer.
  • the first bus line includes the first electrode
  • the second bus line includes the second electrode
  • the pixel electrode includes the third electrode
  • the method of the first substrate When viewed from the line direction, there are no gaps between the first bus line and the second bus line and between the first bus line and the pixel electrode.
  • the second bus line includes a second conductive layer formed on the oxide conductor layer, and the second conductive layer is formed of the same conductive film as the first conductive layer.
  • the first bus line includes the first electrode
  • the pixel electrode includes the third electrode
  • the oxide conductor layer when viewed from the normal direction of the first substrate, There is no gap between the pixel electrode and the gap between the first bus line and the second conductive layer of the second bus line is filled with the oxide conductor layer.
  • the first electrodes of a plurality of TFTs associated with pixel electrodes belonging to an arbitrary row are connected to a common first bus line, and the first electrode and the first bus line are the same.
  • a first conductive layer formed of a conductive film; and extending from the second electrode; and having a lead-out line connected to the first bus line in an adjacent row; and the first bus line in the adjacent row A common voltage is supplied to the second electrode.
  • a method of manufacturing a semiconductor device includes a step of preparing a substrate, a step of forming an oxide semiconductor film, an insulating film, and a conductive film on the substrate in this order, and a predetermined pattern.
  • No area low Comprising a step of forming an oxide conductor layer, and removing the thick film portion by anti-reduction.
  • Another method of manufacturing a semiconductor device includes a step of preparing a substrate, a step of forming an oxide semiconductor film and an insulating film on the substrate in this order, and a first pattern. Forming a first mask having a thick film portion thicker than other regions by halftone exposure on the insulating film, and using the first mask, the oxide semiconductor film and the insulating film And forming the oxide semiconductor layer and the insulating layer having the first pattern, removing the portion other than the thick film portion of the first mask, and the thick film.
  • the process A step of removing the thick film portion, a step of forming a conductive layer so as to cover the oxide semiconductor layer, the oxide conductor layer, and the insulating layer; a second layer on the conductive layer; Forming a second mask having a pattern; and etching the conductive layer using the second mask to form the conductive layer having the second pattern.
  • a semiconductor device having an oxide semiconductor TFT and a manufacturing method thereof, which are manufactured by a simpler process than before.
  • FIG. 1A is a plan view of the TFT substrate 10A
  • (c) shows a plan view of the counter substrate 10S.
  • 2A and 2B are diagrams illustrating a structure of a terminal portion of a TFT substrate 10A, where FIG. 2A is a plan view, and FIG. 2B is a cross-sectional view taken along line 2B-2B ′ in FIG.
  • FIG. 5A and 5B are schematic views showing the structure of a TFT substrate 10B included in the liquid crystal display panel of Embodiment 2 according to the present invention, in which FIG. 5A is a plan view of the TFT substrate 10B, and FIG. A cross-sectional view of the TFT substrate 10B along the line is shown.
  • FIG. 4A and 4B are schematic views showing a structure of a TFT substrate 10C included in a liquid crystal display panel according to Embodiment 3 of the present invention, in which FIG. 6A is a plan view of the TFT substrate 10C, and FIG. A cross-sectional view of the TFT substrate 10C along the line is shown.
  • 2A and 2B are diagrams showing a structure of a terminal portion of a TFT substrate 10C, where FIG. 1A is a plan view and FIG. 1B is a cross-sectional view taken along line 7B-7B ′ in FIG.
  • FIG. 10 is a schematic diagram illustrating a structure of a TFT substrate 10E included in the liquid crystal display panel of Embodiment 5 according to the present invention, where (a) is a plan view of the TFT substrate 10E, and (b) is a line 12B-12B ′ in FIG. A sectional view of the TFT substrate 10E taken along the line is shown.
  • FIG. 1A and 2B are diagrams showing a structure of a terminal portion of a TFT substrate 10E, where FIG. 1A is a plan view and FIG. 1B is a cross-sectional view taken along line 13B-13B 'in FIG.
  • FIG. 14 shows the manufacturing process of TFT substrate 10E, (a), (c) and (e) are top views, (b), (d) and (f) correspond, respectively. It is sectional drawing.
  • FIG. 14 shows the manufacturing process of TFT substrate 10E, (a), (c) and (e) are top views, (b), (d) and (f) correspond, respectively. It is sectional drawing.
  • FIG. 14 shows the manufacturing process of TFT substrate 10E, (a), (c) and (e) are top views, (b), (d) and (f) correspond, respectively. It is sectional drawing.
  • FIG. 14 shows the manufacturing process of TFT substrate 10E, (a), (c) and (e) are top views, (b), (d) and (f) correspond
  • FIG. 16 is a view showing the manufacturing process of the TFT substrate 10E (continuation of FIG. 15), (a), (c) and (e) are plan views, and (b), (d) and (f) correspond respectively. It is sectional drawing.
  • (A) It is a figure which shows the equivalent circuit of the conventional liquid crystal display panel 900 which has an opposing matrix structure,
  • (b) is a typical perspective view of the liquid crystal display panel 900.
  • a semiconductor device and a manufacturing method thereof according to an embodiment of the present invention will be described with reference to the drawings.
  • a semiconductor device including an oxide semiconductor TFT a liquid crystal display panel having a counter matrix structure and a TFT substrate of such a liquid crystal display panel are illustrated. Accordingly, the liquid crystal display panel of the illustrated embodiment is represented by the equivalent circuit shown in FIG. 17A and can be driven by a known method. Note that the present invention is not limited to the illustrated embodiment.
  • a semiconductor device includes a substrate and a plurality of TFTs supported by the substrate, and each of the plurality of TFTs includes an oxide semiconductor layer supported by the substrate and an oxide semiconductor layer.
  • An insulating layer formed; a first electrode (gate electrode) formed on the insulating layer; a second electrode and a third electrode (source electrode and drain electrode) connected to the oxide semiconductor layer; The second electrode and the third electrode are characterized in that the same oxide semiconductor film as the oxide semiconductor layer is formed of an oxide conductor layer whose resistance is reduced.
  • a TFT basically has a three-layer structure. From the substrate side, the first layer is an oxide semiconductor layer and an oxide conductor layer (second and third electrodes) in which the same oxide semiconductor film as the oxide semiconductor layer is reduced in resistance. Is an insulating layer formed on the oxide semiconductor layer, and the third layer is a first electrode formed on the insulating layer.
  • FIG. 1 is a schematic view showing structures of a TFT substrate 10A and a counter substrate 10S included in the liquid crystal display panel of Embodiment 1 according to the present invention.
  • FIG. 1 (a) is a plan view of the TFT substrate 10A
  • FIG. FIG. 1A is a cross-sectional view of the TFT substrate 10A along the line 1B-1B ′ in FIG. 1A
  • FIG. 1C is a plan view of the counter substrate 10S.
  • the TFT substrate 10A includes a first substrate (for example, a glass substrate) 11 and a plurality of TFTs supported by the first substrate 11.
  • Each TFT includes an oxide semiconductor layer 22A supported on the first substrate 11, an insulating layer 32A formed on the oxide semiconductor layer 22A, and a first electrode (gate electrode) 12A formed on the insulating layer 32A.
  • the second electrode 14A and the third electrode 13A are formed of an oxide conductor layer in which the same oxide semiconductor film as the oxide semiconductor layer 22A is reduced in resistance.
  • the oxide semiconductor layer 22A and the insulating layer 32A are formed in a self-aligned manner with respect to the first electrode 12A.
  • the TFT substrate 10A further includes a plurality of pixel electrodes 15A formed on the first substrate 11 and arranged in a matrix having rows and columns, and each of the pixel electrodes 15A is associated with a plurality of TFTs.
  • the same oxide semiconductor film as that of the oxide semiconductor layer 22A is connected to the third electrode 13A of the obtained TFT, and is formed of a low-resistance oxide conductor layer.
  • three pixel electrodes 15A belonging to a certain row among the pixel electrodes 15A arranged in a matrix are illustrated.
  • the first electrode 12A of the TFT is connected to a common first bus line (gate bus line) 12A, and the first electrode 12A and the first bus line 12A are formed of the same conductive film.
  • a layer typically a metal layer.
  • the first electrode 12A is included in the gate bus line 12A.
  • the second electrode 14A of the TFT associated with the pixel electrode 15A belonging to an arbitrary row is connected to a common second bus line (common voltage bus line) 16A, and the second bus line 16A is an oxide.
  • the same oxide semiconductor film as the semiconductor layer 22A includes an oxide conductor layer with reduced resistance.
  • the common voltage (V COM ) is supplied to the second electrode (source electrode) 14A of the TFT in each row, and therefore, as shown in FIG.
  • the route through which a common voltage (charge corresponding to the voltage) is supplied to a certain pixel electrode 15A is associated not only with the route a via the TFT associated with the pixel electrode 15A but also with the adjacent pixel electrode 15A.
  • a route b through the TFT may be included. Accordingly, it is not necessary to separate the TFTs belonging to the same row from each other, so that the manufacturing process can be simplified.
  • An oxide semiconductor layer such as an InGaZnO (IGZO) layer is reduced in resistance by a known method such as exposure to reducing plasma and becomes an oxide conductor layer. Therefore, not only the semiconductor layer (active layer) 22A of the TFT, It can be used for forming the second electrode 14A and the third electrode 13A of the TFT, as well as the conductor layers such as the pixel electrode 15A and the second bus line (common voltage bus line) 16A. Therefore, as will be described later with reference to FIGS. 3 and 4, if halftone exposure is used, the TFT substrate 10A can be manufactured with one mask.
  • IGZO InGaZnO
  • the counter substrate 10S has a plurality of signal electrodes 25B supported by a second substrate (for example, a glass substrate), and each signal electrode 25B is arranged so as to face the pixel electrode 15A belonging to any one column. Yes.
  • This arrangement relationship is the same as that of the liquid crystal display panel 900 having the conventional counter matrix structure shown in FIG.
  • the black matrix 27B is formed of, for example, a Ti layer having a thickness of 200 nm
  • the signal electrode 25B is formed of, for example, an ITO layer having a thickness of 100 nm.
  • the patterning of these layers is performed using, for example, a known photolithography process.
  • FIG. 2A and 2B are diagrams showing the structure of the terminal portion of the TFT substrate 10A.
  • FIG. 2A is a plan view
  • FIG. 2B is a cross-sectional view taken along line 2B-2B ′ in FIG. It is.
  • the terminal portion 12T is a terminal portion of the first bus line 12A, and is formed on the oxide semiconductor layer 22T and the insulating layer 32T.
  • This laminated structure is the same as the laminated structure including the first electrode 12A of the TFT in the TFT substrate 10A shown in FIG.
  • the terminal portion 16T is a terminal portion of the second bus line 16A, corresponds to the extended portion of the second bus line 16A, and has the same structure.
  • FIG. 3 is a diagram showing a manufacturing process of the TFT substrate 10A.
  • FIGS. 3 (a), (c) and (e) are plan views, and FIGS. 3 (b), (d) and (f) are respectively shown.
  • FIG. 4 is a view (continuation of FIG. 3) showing a manufacturing process of the TFT substrate 10A, and FIGS. 4 (a), 4 (c) and 4 (e) are plan views, and FIGS. 4 (b) and 4 (d). And (f) are respectively corresponding cross-sectional views.
  • an oxide semiconductor film for example, IGZO film, thickness 50 nm
  • an insulating film for example, SiO 2 film (thickness) are formed on almost the entire surface of the glass substrate 11.
  • first conductive film eg, Ti film (thickness 100 nm) / Al film (thickness 200 nm) / Ti film (thickness 30 nm)
  • a mask 42 having a predetermined pattern is formed using a photoresist.
  • the mask 42 is formed by halftone exposure, and has a thick film portion 42a that is thicker than other regions.
  • the oxide semiconductor film 22, the insulating film 32, and the first conductive film 12 are etched using the mask 42, and an oxide having a predetermined pattern is obtained.
  • the semiconductor layer 22a, the insulating layer 32a, and the first conductive layer 12a are formed.
  • the mask 42 is ashed so that only the thick film portion 42a of the mask 42 is selectively left.
  • the insulating layer 32a and the first conductive layer 12a are etched using the thick film portion 42a of the mask to thereby have an insulating layer having a final pattern. 32A and the first electrode 12A are formed.
  • a region of the oxide semiconductor layer 22a where the insulating layer 32A, the first electrode 12A, and the thick film portion 42a of the mask are not formed is reduced, for example.
  • the resistance is lowered by exposure to plasma.
  • the oxide conductor layer in which the resistance of the oxide semiconductor layer 22a is reduced from the oxide conductor layer in which the resistance of the oxide semiconductor layer 22a is reduced, the second electrode 14A and the third electrode 13A of the TFT, the pixel electrode 15A, the second bus line (common voltage bus line) 16A.
  • the oxide semiconductor layer 22A and the insulating layer 32A are formed in a self-aligned manner with respect to the first electrode (first conductive layer) 12A.
  • the TFT substrate 10A shown in FIGS. 1A and 1B is obtained. If necessary, an alignment film or the like is formed on the TFT substrate 10A.
  • the liquid crystal display panel of this embodiment is obtained by bonding the TFT substrate 10A and the counter substrate 10S together with the liquid crystal material held between the TFT substrate 10A and the separately prepared counter substrate 10S.
  • the thickness of the liquid crystal layer (the size of the gap between the TFT substrate 10A and the counter substrate 10S) is controlled by, for example, a photo spacer.
  • the liquid crystal material is injected by a known method such as a one-drop filling method. Thereafter, if necessary, a polarizing plate, a retardation plate, or the like may be provided.
  • FIG. 5 shows a structure of a TFT substrate 10B included in the liquid crystal display panel of Embodiment 2 according to the present invention.
  • 5A is a plan view of the TFT substrate 10B
  • FIG. 5B is a cross-sectional view of the TFT substrate 10B along the line 5B-5B 'in FIG. 5A.
  • the TFT substrate 10B eliminates the gap between the pixel electrode 15A and the first bus line (gate bus line) 12A and the gap between the first bus line 12A and the second bus line (common voltage bus line) 16A in the TFT substrate 10A. Is equivalent to
  • the first bus line 12B includes a first electrode (gate electrode) 12B
  • the second bus line 16B includes a second electrode (source electrode) 14B
  • the pixel electrode 15B includes a third electrode 13B. Yes.
  • the TFT substrate 10B has an advantage that the pixel aperture ratio can be made larger than that of the TFT substrate 10A.
  • the width of the portion connecting the pixel electrode 15B and the second bus line 16B in the TFT substrate 10B is the width of the portion connecting the pixel electrode 15A and the second bus line 16A in the TFT substrate 10A (the second electrode 14A and the second bus line 16A). Since the width of the third electrode 13A and the channel width of the oxide semiconductor layer 22A are larger than the third electrode 13A, there is an advantage that the rate of supplying charges to the pixel electrode 15B is high.
  • the TFT substrate 10B can be manufactured by the same manufacturing method as described above for the TFT substrate 10A.
  • the second bus lines (common voltage bus lines) 16A and 16B are oxides in which the same oxide semiconductor film as the oxide semiconductor layer 22A is reduced in resistance. It is formed only with a conductor layer. Therefore, for example, in a large liquid crystal display panel or the like, the conductivity of the second bus lines 16A and 16B may not be sufficiently large (the resistivity is not sufficiently low).
  • the second bus line (common voltage bus line) is configured by an oxide conductor layer and a conductive layer formed on the oxide conductor layer.
  • a liquid crystal display panel and TFT substrate 10C according to Embodiment 3 of the present invention and a method for manufacturing the same will be described with reference to FIGS.
  • FIG. 6A and 6B are schematic views showing the structure of the TFT substrate 10C included in the liquid crystal display panel according to Embodiment 3 of the present invention.
  • FIG. 6A is a plan view of the TFT substrate 10C
  • the TFT included in the TFT substrate 10C includes an oxide semiconductor layer 22C supported by the first substrate 11 and an insulating film formed on the oxide semiconductor layer 22C.
  • the second electrode 14C and the third electrode 13C are formed of an oxide conductor layer in which the same oxide semiconductor film as the oxide semiconductor layer 22C is reduced in resistance.
  • the TFT substrate 10C further includes a plurality of pixel electrodes 15C formed on the first substrate 11 and arranged in a matrix having rows and columns, and each of the pixel electrodes 15C is associated with a plurality of TFTs.
  • the same oxide semiconductor film as that of the oxide semiconductor layer 22C is connected to the third electrode 13C of the TFT formed, and is formed of a low-resistance oxide conductor layer.
  • the first electrode 12C of the TFT is connected to a common first bus line (gate bus line) 12C, and the first electrode 12C and the first bus line 12C are formed of the same conductive film.
  • a layer typically a metal layer.
  • the first electrode 12C is included in the gate bus line 12C.
  • the second electrode 14C of the TFT associated with the pixel electrode 15C belonging to an arbitrary row is connected to a common second bus line (consisting of the oxide conductor layer 16C and the second conductive layer 18C).
  • the second bus lines (16C and 18C) include an oxide conductor layer 16C in which the same oxide semiconductor film as the oxide semiconductor layer 22C is reduced in resistance.
  • the second bus lines (16C and 18C) further have a second conductive layer 18C formed on the oxide conductor layer 16C.
  • the second conductive layer 18C is formed of the same conductive film as the first conductive layer included in the first electrode 12C and the first bus line 12C.
  • the oxide conductor layer 16C included in the second bus lines (16C and 18C) is formed in a self-aligned manner with respect to the second conductive layer 18C.
  • the second bus lines (16C and 18C) further include a second conductive layer 18C in addition to the configuration of the TFT substrate 10A. Therefore, the TFT substrate 10C has an advantage that the conductivity of the second bus line is high in addition to the function and effect of the TFT substrate 10A.
  • two masks are required to manufacture the TFT substrate 10C.
  • FIG. 7A and 7B are diagrams showing the structure of the terminal portion of the TFT substrate 10C.
  • FIG. 7A is a plan view
  • FIG. 7B is a cross-sectional view taken along the line 7B-7B ′ in FIG. It is.
  • the terminal portion 12T is a terminal portion of the first bus line 12C, and is formed on the oxide semiconductor layer 22T and the insulating layer 32T.
  • This laminated structure is the same as the laminated structure including the first electrode 12C of the TFT in the TFT substrate 10C shown in FIG.
  • the terminal portions 16T and 18T are terminal portions of the second bus lines (16C and 18C) and correspond to the extended portions of the second bus lines (16C and 18C) and have the same structure.
  • FIG. 8 is a diagram showing a manufacturing process of the TFT substrate 10C.
  • FIGS. 8A, 8C, and 8E are plan views, and FIGS. 8B, 8D, and 8F correspond respectively.
  • FIG. FIG. 9 is a view (continuation of FIG. 8) showing a manufacturing process of the TFT substrate 10C
  • FIGS. 9A, 9C, and 9E are plan views
  • FIGS. (F) is a corresponding sectional view.
  • FIG. 10 is a view (continuation of FIG. 9) showing a manufacturing process of the TFT substrate 10C
  • FIGS. 10 (a), (c) and (e) are plan views
  • FIGS. 10 (b), (d) and (F) is a corresponding sectional view.
  • an oxide semiconductor film for example, IGZO film, thickness 50 nm
  • an insulating film for example, SiO 2 film (thickness) are formed on almost the entire surface of the glass substrate 11.
  • a mask 42 having a predetermined pattern is formed using a photoresist.
  • the mask 42 is formed by halftone exposure, and has a thick film portion 42a that is thicker than other regions.
  • the oxide semiconductor film 22 and the insulating film 32 are etched using the mask 42, and the oxide semiconductor layer 22a and the insulating layer 32a having a predetermined pattern are etched. Form.
  • the mask 42 is ashed so that only the thick film portion 42a of the mask 42 is selectively left.
  • the insulating layer 32a is etched to form an insulating layer 32C having a final pattern.
  • a region of the oxide semiconductor layer 22a where the insulating layer 32C and the thick film portion 42a of the mask are not formed is formed using, for example, a CVD apparatus.
  • the resistance is reduced by implanting hydrogen ions into the semiconductor layer 22a to about 10 18 to 10 19 cm ⁇ 3 or by exposing the oxide semiconductor layer 22a to reducing plasma.
  • the oxide conductor layer 16C which is a component, is formed.
  • the resistivity of the oxide semiconductor layer 22a before the resistance reduction is, for example, more than 10 0 ⁇ ⁇ cm and 10 7 ⁇ ⁇ cm, whereas the resistivity of the oxide conductor layer 16C obtained by the resistance reduction is, for example, 10 is less than or equal to 0 ⁇ ⁇ cm.
  • the first conductive film for example, a Ti film (thickness 100 nm) / Al film is formed so as to cover almost the entire surface of the substrate 11.
  • (Thickness 200 nm) / Ti film (laminated structure of thickness 30 nm) 12 is formed.
  • a mask 44 having a predetermined pattern is formed using a photoresist.
  • the mask 44 has a portion 44a corresponding to the first bus line 12C and a portion 44b corresponding to the second conductive layer 18C which is a component of the second bus line.
  • the first conductive film 12 is etched using the mask 44 to thereby form the first bus line 12C and the second bus line having final patterns.
  • the second conductive layer 18C is formed.
  • the second bus line is configured by the oxide conductive layer 16C and the second conductive layer 18C.
  • the mask 44 is removed by ashing.
  • the TFT substrate 10C shown in FIGS. 6A and 6B is obtained.
  • An alignment film or the like is formed on the TFT substrate 10C as necessary.
  • the TFT substrate 10C and the counter substrate 10S are bonded together in a state where the liquid crystal material is held between the TFT substrate 10C and the separately prepared counter substrate 10S (see FIG. 1C). A liquid crystal display panel is obtained.
  • FIG. 11 shows a structure of a TFT substrate 10D included in the liquid crystal display panel of Embodiment 4 according to the present invention.
  • FIG. 11A is a plan view of the TFT substrate 10D
  • FIG. 11B is a cross-sectional view of the TFT substrate 10D along the line 11B-11B ′ in FIG. 11A.
  • the TFT substrate 10D eliminates the gap between the pixel electrode 15C and the first bus line (gate bus line) 12C in the TFT substrate 10C (FIG. 6), and the second conductive layer of the first bus line 12C and the second bus line. This corresponds to the gap between 18C and an oxide conductor layer.
  • the first bus line 12D includes a first electrode (gate electrode) 12D
  • the pixel electrode 15D includes a third electrode 13D.
  • the second electrode 14D is formed integrally with the oxide conductor layer 16D of the second bus line, it can be considered that the oxide conductor layer 16D of the second bus line includes the second electrode 14D.
  • the gap between the first bus line 12D and the second conductive layer 18D of the second bus line is filled with the oxide conductor layer (14D or 16D).
  • the TFT substrate 10D has an advantage that the pixel aperture ratio can be made larger than that of the TFT substrate 10C.
  • the width of the portion connecting the pixel electrode 15D and the second bus lines 16D and 18D in the TFT substrate 10D is the width of the portion connecting the pixel electrode 15C and the second bus lines 16C and 18C in the TFT substrate 10C (first width).
  • the width of the second electrode 14C and the third electrode 13C and the channel width of the oxide semiconductor layer 22C) are larger, which has the advantage that the rate of supplying charges to the pixel electrode 15D is high.
  • the TFT substrate 10D can be manufactured by the same manufacturing method as described above for the TFT substrate 10C.
  • FIG. 12A and 12B are schematic views showing the structure of the TFT substrate 10E included in the liquid crystal display panel according to Embodiment 5 of the present invention.
  • FIG. 12A is a plan view of the TFT substrate 10E
  • FIG. Cross-sectional views of the TFT substrate 10E taken along the line 12B-12B ′ are respectively shown.
  • the TFT included in the TFT substrate 10E includes an oxide semiconductor layer 22E supported on the first substrate 11 and an insulating film formed on the oxide semiconductor layer 22E.
  • the TFT substrate 10E further includes a lead wiring 17E that extends from the second electrode 14E and is connected to the first bus line 12E in the adjacent row.
  • the second electrode 14E, the lead wiring 17E, and the third electrode 13E are formed of an oxide conductor layer in which the same oxide semiconductor film as the oxide semiconductor layer 22E is reduced in resistance.
  • the TFT substrate 10E further includes a plurality of pixel electrodes 15E formed on the first substrate 11 and arranged in a matrix having rows and columns, and each pixel electrode 15E is associated with a plurality of TFTs.
  • the same oxide semiconductor film as that of the oxide semiconductor layer 22E is connected to the third electrode 13E of the TFT formed, and is formed of a low-resistance oxide conductor layer.
  • the first electrode 12EG of the TFT is connected to a common first bus line (gate bus line) 12E, and the first electrode 12EG and the first bus line 12E are formed of the same conductive film.
  • a layer typically a metal layer.
  • the first electrode 12EG is a portion branched from the gate bus line 12E.
  • the second electrode 14E of the TFT associated with the pixel electrode 15E belonging to an arbitrary row is connected to the first bus line 12E in the adjacent row via the lead wiring 17E. That is, the second electrode 14E of the TFT associated with the pixel electrode 15E belonging to the mth row is connected to the first bus line 12E (m ⁇ 1) via the lead wiring 17E.
  • the first bus line 12E (m ⁇ 1) has a common voltage applied to the second electrode 14E when the TFT in the m-th row is turned on, that is, when an ON signal voltage is supplied to the first bus line 12E (m ⁇ 1). Supply.
  • the first bus line 12E (m-1) in the (m-1) th row plays a role as the above-described second bus line (common voltage bus line) with respect to the pixel electrode 15E in the mth row.
  • the TFT substrate 10E has an advantage that the pixel aperture ratio can be increased as compared with the TFT substrates 10A to 10D of the previous embodiment. Further, as compared with the TFT substrates 10A and 10B that constitute the second bus line only by the oxide conductor layer, there is an advantage that the common voltage supply capability (wiring conductivity) is high.
  • FIG. 13A and 13B are diagrams showing the structure of the terminal portion of the TFT substrate 10E.
  • FIG. 13A is a plan view
  • FIG. 13B is a cross-sectional view taken along line 13B-13B 'in FIG. It is.
  • the TFT substrate 10E has a structure in which the first bus line 12E also serves as the second bus line in the previous embodiment, only the terminal portion 12T of the first bus line 12E is included in the terminal portion. Have The terminal portion 12T is formed directly on the substrate 11.
  • FIG. 14 is a view showing a manufacturing process of the TFT substrate 10E, FIGS. 14 (a), (c) and (e) are plan views, and FIGS. 14 (b), (d) and (f) correspond respectively.
  • FIG. 15 is a view (continuation of FIG. 14) showing the manufacturing process of the TFT substrate 10E, FIGS. 15 (a), (c) and (e) are plan views, and FIGS. 15 (b), (d) and FIG. (F) is a corresponding sectional view.
  • 16 is a view (continuation of FIG. 15) showing the manufacturing process of the TFT substrate 10E, FIGS. 16 (a), (c) and (e) are plan views, and FIGS. 16 (b), (d) and FIG. (F) is a corresponding sectional view.
  • an oxide semiconductor film for example, IGZO film, thickness 50 nm
  • an insulating film for example, SiO 2 film (thickness) are formed on almost the entire surface of the glass substrate 11.
  • a mask 42 having a predetermined pattern is formed using a photoresist.
  • the mask 42 is formed by halftone exposure, and has a thick film portion 42a that is thicker than other regions.
  • the oxide semiconductor film 22 and the insulating film 32 are etched using the mask 42, and the oxide semiconductor layer 22a and the insulating layer 32a having a predetermined pattern are etched. Form.
  • the mask 42 is ashed so that only the thick film portion 42a of the mask 42 is selectively left.
  • the insulating layer 32a is etched by using the thick film portion 42a of the mask to form an insulating layer 32E having a final pattern.
  • a region of the oxide semiconductor layer 22a where the insulating layer 32E and the thick film portion 42a of the mask are not formed is exposed to, for example, reducing plasma.
  • the second electrode 14E and the third electrode 13E of the TFT, the pixel electrode 15E, and the lead-out wiring 17E are formed from the oxide conductor layer in which the resistance of the oxide semiconductor layer 22a is reduced.
  • a first conductive film for example, a Ti film (thickness: 100 nm) / Al film is formed so as to cover almost the entire surface of the substrate 11. (Thickness 200 nm) / Ti film (laminated structure of thickness 30 nm) 12 is formed.
  • a mask 44 having a predetermined pattern is formed using a photoresist.
  • the mask 44 has a pattern corresponding to the first bus line 12E and the first electrode 12EG.
  • the first conductive film 12 is etched using the mask 44, whereby the first bus line 12E and the first electrode 12EG having final patterns are obtained. Form. Thereafter, the mask 44 is removed by ashing.
  • the TFT substrate 10E shown in FIGS. 12A and 12B is obtained.
  • An alignment film or the like is formed on the TFT substrate 10E as necessary.
  • the TFT substrate 10E and the counter substrate 10S are bonded together in a state where the liquid crystal material is held between the TFT substrate 10E and the separately prepared counter substrate 10S (see FIG. 1C). A liquid crystal display panel is obtained.
  • the present invention can be widely applied to a semiconductor device having an oxide semiconductor TFT and a manufacturing method thereof.
  • a semiconductor device having an oxide semiconductor TFT and a manufacturing method thereof is a TFT substrate used for a liquid crystal display panel or a liquid crystal display panel.
  • TFT substrate 10A TFT substrate 11 First substrate (glass substrate) 12A First electrode (gate electrode) 13A Third electrode (drain electrode) 14A Second electrode (source electrode) 15A Pixel electrode 22A Oxide semiconductor layer 32A Insulating layer 42, 44 Mask

Abstract

　本発明による半導体装置であるＴＦＴ基板（１０Ａ）は、第１基板（１１）と、第１基板（１１）に支持された複数のＴＦＴとを有する。各ＴＦＴは、第１基板（１１）に支持された酸化物半導体層（２２Ａ）と、酸化物半導体層（２２Ａ）上に形成された絶縁層（３２Ａ）と、絶縁層（３２Ａ）上に形成された第１電極（１２Ａ）と、酸化物半導体層（２２Ａ）に接続された第２電極（１４Ａ）および第３電極（１３Ａ）とを有している。第２電極（１４Ａ）および第３電極（１３Ａ）は、酸化物半導体層（２２Ａ）と同じ酸化物半導体膜が低抵抗化された酸化物導体層で形成されている。

Description

半導体装置およびその製造方法
　本発明は、酸化物半導体ＴＦＴを有する半導体装置およびその製造方法に関する。半導体装置は、例えば、液晶表示パネルまたは液晶表示パネルに用いられるＴＦＴ基板である。
　現在、ＴＦＴ型液晶表示パネルが広く用いられている。近年、従来のアモルファスシリコンＴＦＴよりも高い移動度を有する酸化物半導体ＴＦＴを用いた液晶表示パネルあるいは有機ＥＬ表示パネルの開発が進められている（例えば特許文献１）。
　一方、液晶表示パネルが普及するに連れて、低価格化へのニーズが高まっている。そこで、例えば、フォトリソグラフィプロセスに用いるフォトマスクの枚数を減らすことができる、液晶表示パネルやその製造方法の開発が進められている。現在、例えば５枚マスクプロセスから、４枚または３枚マスクプロセスへの移行が検討されている。
　また、ＴＦＴ型液晶表示パネルの製造歩留まりを向上させるために、ＴＦＴのゲート電極に走査信号電圧を供給するためのゲートバスライン（「スキャンバスライン」ともいう。）と、ＴＦＴのソース電極に表示信号電圧を供給するためのソースバスライン（「データバスライン」ともいう。）とを異なる基板に有する表示パネルが提案されている（例えば特許文献２）。このような表示パネルの構造は「対向マトリクス構造」または「対向ソース構造」と呼ばれることがある。
　図１７（ａ）に、対向マトリクス構造を有する従来の液晶表示パネル９００の等価回路を示し、図１７（ｂ）に、液晶表示パネル９００の模式的な斜視図を示す。
　液晶表示パネル９００は、ＴＦＴ基板９０Ａと、対向基板９０Ｓとを有し、ＴＦＴ基板９０Ａと対向基板９０Ｓとの間に液晶層ＬＣを有している。ＴＦＴ基板９０Ａは、基板９１と、基板９１の液晶層ＬＣ側に形成された、行および列を有するマトリクス状に配列された複数の画素電極ＰＥを有している。画素電極ＰＥのそれぞれは関連付けられたＴＦＴのドレイン電極に接続されており、ＴＦＴのソース電極は共通配線ＣＯＭに接続されている。共通配線ＣＯＭはゲートバスラインＧＢに平行である。対向基板９０Ｓは、基板９２と、基板９２の液晶層ＬＣ側に形成された、列方向に平行なソースバスライン（信号配線ともいう）ＳＢとを有している。もちろん、行と列とを入れ替えてもよく、このことは本発明の実施形態についても同様である。
特開２００９－９９８８７号公報 特開昭６２－１３３４７８号公報
　本発明は、従来よりも簡単なプロセスで製造される、酸化物半導体ＴＦＴを有する半導体装置およびその製造方法を提供することを目的とする。
　本発明による半導体装置は、第１基板と、前記第１基板に支持された複数のＴＦＴとを有し、前記複数のＴＦＴのそれぞれは、前記第１基板に支持された酸化物半導体層と、前記酸化物半導体層上に形成された絶縁層と、前記絶縁層上に形成された第１電極と、前記酸化物半導体層に接続された第２電極および第３電極とを有し、前記第２電極および前記第３電極は、前記酸化物半導体層と同じ酸化物半導体膜が低抵抗化された酸化物導体層で形成されている。
　ある実施形態において、上述の半導体装置は、前記第１基板上に形成され、行および列を有するマトリクス状に配列された複数の画素電極をさらに有し、前記複数の画素電極のそれぞれは、前記複数のＴＦＴの内の関連付けられたＴＦＴの前記第３電極に接続されており、且つ、前記酸化物導体層で形成されている。
　ある実施形態において、上述の半導体装置は、第２基板と、前記第２基板に支持された複数の信号電極とをさらに有し、前記複数の信号電極のそれぞれは、いずれか１つの列に属する画素電極に対向するように配置されている。
　ある実施形態において、前記酸化物半導体層および前記絶縁層は、前記第１電極に対して自己整合的に形成されている。
　ある実施形態において、任意の行に属する画素電極に関連付けられた複数のＴＦＴの前記第１電極は、共通の第１バスラインに接続されており、前記第１電極および前記第１バスラインは同じ導電膜から形成された第１導電層を含み、任意の行に属する画素電極に関連付けられた複数のＴＦＴの前記第２電極は、共通の第２バスラインに接続されており、前記第２バスラインは前記酸化物導体層を含む。
　ある実施形態において、前記第１バスラインは前記第１電極を含み、前記第２バスラインは前記第２電極を含み、前記画素電極は前記第３電極を含み、且つ、前記第１基板の法線方向から見たとき、前記第１バスラインと前記第２バスラインとの間、および、前記第１バスラインと前記画素電極との間に間隙が存在しない。
　ある実施形態において、前記第２バスラインは前記酸化物導体層上に形成された第２導電層を含み、前記第２導電層は前記第１導電層と同じ導電膜から形成されている。
　ある実施形態において、前記第１バスラインは前記第１電極を含み、前記画素電極は前記第３電極を含み、且つ、前記第１基板の法線方向から見たとき、前記第１バスラインと前記画素電極との間に間隙が存在せず、前記第１バスラインと前記第２バスラインの前記第２導電層との間の間隙は、前記酸化物導体層で埋められている。
　ある実施形態において、任意の行に属する画素電極に関連付けられた複数のＴＦＴの前記第１電極は、共通の第１バスラインに接続されており、前記第１電極および前記第１バスラインは同じ導電膜から形成された第１導電層を含み、前記第２電極から延長され、隣接する行の前記第１バスラインに接続された引き出し配線を有し、前記隣接する行の前記第１バスラインから前記第２電極に共通電圧が供給される。
　本発明による半導体装置の製造方法は、基板を用意する工程と、前記基板の上に、酸化物半導体膜と、絶縁膜と、導電膜とをこの順で形成する工程と、所定のパターンを有し、他の領域よりも厚さが大きい厚膜部分を有するマスクを前記導電膜上にハーフトーン露光によって形成する工程と、前記マスクを用いて、前記酸化物半導体膜と、前記絶縁膜と、前記導電膜とをエッチングすることによって、前記所定のパターンを有する、酸化物半導体層と、絶縁層と、導電層とを形成する工程と、前記マスクの前記厚膜部分以外の部分を除去する工程と、前記厚膜部分のパターンに応じて、前記絶縁層と、前記導電層とをエッチングする工程と、前記酸化物半導体層の、前記絶縁層、前記導電層および前記厚膜部分が形成されていない領域を低抵抗化することによって酸化物導体層を形成する工程と、前記厚膜部分を除去する工程とを包含する。
　本発明による半導体装置の他の製造方法は、基板を用意する工程と、前記基板の上に、酸化物半導体膜と、絶縁膜とをこの順で形成する工程と、第１のパターンを有し、他の領域よりも厚さが大きい厚膜部分を有する第１マスクを前記絶縁膜上にハーフトーン露光によって形成する工程と、前記第１マスクを用いて、前記酸化物半導体膜と前記絶縁膜とをエッチングすることによって、前記第１のパターンを有する、酸化物半導体層と絶縁層とを形成する工程と、前記第１マスクの前記厚膜部分以外の部分を除去する工程と、前記厚膜部分のパターンに応じて、前記絶縁層をエッチングする工程と、前記酸化物半導体層の、前記絶縁層および前記厚膜部分が形成されていない領域を低抵抗化することによって酸化物導体層を形成する工程と、前記厚膜部分を除去する工程と、前記酸化物半導体層と、前記酸化物導体層と、前記絶縁層とを覆うように導電層を形成する工程と、前記導電層の上に、第２のパターンを有する第２マスクを形成する工程と、前記第２マスクを用いて、前記導体層をエッチングすることによって、前記第２のパターンを有する前記導体層を形成する工程とを包含する。
　本発明によると、従来よりも簡単なプロセスで製造される、酸化物半導体ＴＦＴを有する半導体装置およびその製造方法が提供される。
本発明による実施形態１の液晶表示パネルが有するＴＦＴ基板１０Ａおよび対向基板１０Ｓの構造を示す模式図であり、（ａ）はＴＦＴ基板１０Ａの平面図、（ｂ）は（ａ）中の１Ｂ－１Ｂ’線に沿ったＴＦＴ基板１０Ａの断面図、（ｃ）は対向基板１０Ｓの平面図をそれぞれ示す。 ＴＦＴ基板１０Ａの端子部の構造を示す図であり、（ａ）は平面図、（ｂ）は（ａ）中の２Ｂ－２Ｂ’線に沿った断面図である。 ＴＦＴ基板１０Ａの製造プロセスを示す図であり、（ａ）、（ｃ）および（ｅ）は平面図であり、（ｂ）、（ｄ）および（ｆ）はそれぞれ対応する断面図である。 ＴＦＴ基板１０Ａの製造プロセスを示す図（図３の続き）であり、（ａ）、（ｃ）および（ｅ）は平面図であり、（ｂ）、（ｄ）および（ｆ）はそれぞれ対応する断面図である。 本発明による実施形態２の液晶表示パネルが有するＴＦＴ基板１０Ｂの構造を示す模式図であり、（ａ）はＴＦＴ基板１０Ｂの平面図、（ｂ）は（ａ）中の５Ｂ－５Ｂ’線に沿ったＴＦＴ基板１０Ｂの断面図をそれぞれ示す。 本発明による実施形態３の液晶表示パネルが有するＴＦＴ基板１０Ｃの構造を示す模式図であり、（ａ）はＴＦＴ基板１０Ｃの平面図、（ｂ）は（ａ）中の６Ｂ－６Ｂ’線に沿ったＴＦＴ基板１０Ｃの断面図をそれぞれ示す。 ＴＦＴ基板１０Ｃの端子部の構造を示す図であり、（ａ）は平面図、（ｂ）は（ａ）中の７Ｂ－７Ｂ’線に沿った断面図である。 ＴＦＴ基板１０Ｃの製造プロセスを示す図であり、（ａ）、（ｃ）および（ｅ）は平面図であり、（ｂ）、（ｄ）および（ｆ）はそれぞれ対応する断面図である。 ＴＦＴ基板１０Ｃの製造プロセスを示す図（図８の続き）であり、（ａ）、（ｃ）および（ｅ）は平面図であり、（ｂ）、（ｄ）および（ｆ）はそれぞれ対応する断面図である。 ＴＦＴ基板１０Ｃの製造プロセスを示す図（図９の続き）であり、（ａ）、（ｃ）および（ｅ）は平面図であり、（ｂ）、（ｄ）および（ｆ）はそれぞれ対応する断面図である。 本発明による実施形態４の液晶表示パネルが有するＴＦＴ基板１０Ｄの構造を示す模式図であり、（ａ）はＴＦＴ基板１０Ｄの平面図、（ｂ）は（ａ）中の１１Ｂ－１１Ｂ’線に沿ったＴＦＴ基板１０Ｄの断面図をそれぞれ示す。 本発明による実施形態５の液晶表示パネルが有するＴＦＴ基板１０Ｅの構造を示す模式図であり、（ａ）はＴＦＴ基板１０Ｅの平面図、（ｂ）は（ａ）中の１２Ｂ－１２Ｂ’線に沿ったＴＦＴ基板１０Ｅの断面図をそれぞれ示す。 ＴＦＴ基板１０Ｅの端子部の構造を示す図であり、（ａ）は平面図、（ｂ）は（ａ）中の１3Ｂ－１３Ｂ’線に沿った断面図である。 ＴＦＴ基板１０Ｅの製造プロセスを示す図であり、（ａ）、（ｃ）および（ｅ）は平面図であり、（ｂ）、（ｄ）および（ｆ）はそれぞれ対応する断面図である。 ＴＦＴ基板１０Ｅの製造プロセスを示す図（図１４の続き）であり、（ａ）、（ｃ）および（ｅ）は平面図であり、（ｂ）、（ｄ）および（ｆ）はそれぞれ対応する断面図である。 ＴＦＴ基板１０Ｅの製造プロセスを示す図（図１５の続き）であり、（ａ）、（ｃ）および（ｅ）は平面図であり、（ｂ）、（ｄ）および（ｆ）はそれぞれ対応する断面図である。 （ａ）対向マトリクス構造を有する従来の液晶表示パネル９００の等価回路を示す図であり、（ｂ）は液晶表示パネル９００の模式的な斜視図である。
　以下、図面を参照して、本発明による実施形態の半導体装置およびその製造方法を説明する。ここでは、酸化物半導体ＴＦＴを備える半導体装置として、対向マトリクス構造を有する液晶表示パネルおよびそのような液晶表示パネルのＴＦＴ基板を例示する。従って、例示する実施形態の液晶表示パネルは図１７（ａ）に示した等価回路で表され、公知の方法で駆動され得る。なお、本発明は例示する実施形態に限定されない。
　本発明による実施形態の半導体装置は、基板と、基板に支持された複数のＴＦＴとを有し、複数のＴＦＴのそれぞれは、基板に支持された酸化物半導体層と、酸化物半導体層上に形成された絶縁層と、絶縁層上に形成された第１電極（ゲート電極）と、酸化物半導体層に接続された第２電極および第３電極（ソース電極およびドレイン電極）とを有し、第２電極および第３電極は、酸化物半導体層と同じ酸化物半導体膜が低抵抗化された酸化物導体層で形成されているという特徴を有している。ＴＦＴは基本的に３層構造を有している。基板側から、第１層は、酸化物半導体層と、酸化物半導体層と同じ酸化物半導体膜が低抵抗化された酸化物導体層（第２および第３電極）とであり、第２層は、酸化物半導体層上に形成された絶縁層であり、第３層は、絶縁層上に形成された第１電極である。
　図１から図４を参照して、本発明による実施形態１の液晶表示パネルおよびＴＦＴ基板１０Ａとその製造方法を説明する。
　図１は、本発明による実施形態１の液晶表示パネルが有するＴＦＴ基板１０Ａおよび対向基板１０Ｓの構造を示す模式図であり、図１（ａ）はＴＦＴ基板１０Ａの平面図、図１（ｂ）は（ａ）中の１Ｂ－１Ｂ’線に沿ったＴＦＴ基板１０Ａの断面図、図１（ｃ）は対向基板１０Ｓの平面図をそれぞれ示す。
　図１（ａ）および（ｂ）に示すように、ＴＦＴ基板１０Ａは、第１基板（例えばガラス基板）１１と、第１基板１１に支持された複数のＴＦＴとを有する。各ＴＦＴは、第１基板１１に支持された酸化物半導体層２２Ａと、酸化物半導体層２２Ａ上に形成された絶縁層３２Ａと、絶縁層３２Ａ上に形成された第１電極（ゲート電極）１２Ａと、酸化物半導体層２２Ａに接続された第２電極（ソース電極）１４Ａおよび第３電極（ドレイン電極）１３Ａとを有している。第２電極１４Ａおよび第３電極１３Ａは、酸化物半導体層２２Ａと同じ酸化物半導体膜が低抵抗化された酸化物導体層で形成されている。また、酸化物半導体層２２Ａおよび絶縁層３２Ａは、第１電極１２Ａに対して自己整合的に形成されている。
　ＴＦＴ基板１０Ａは、第１基板１１上に形成され、行および列を有するマトリクス状に配列された複数の画素電極１５Ａをさらに有し、各画素電極１５Ａのそれぞれは、複数のＴＦＴの内の関連付けられたＴＦＴの第３電極１３Ａに接続されており、且つ、酸化物半導体層２２Ａと同じ酸化物半導体膜が低抵抗化された酸化物導体層で形成されている。なお、ここではマトリクス状に配列された画素電極１５Ａの内、ある行に属する３つの画素電極１５Ａを例示している。
　ここで、ＴＦＴの第１電極１２Ａは、共通の第１バスライン（ゲートバスライン）１２Ａに接続されており、第１電極１２Ａおよび第１バスライン１２Ａは同じ導電膜から形成された第１導電層（典型的には金属層）を含む。ここでは、第１電極１２Ａはゲートバスライン１２Ａに含まれている。
　また、任意の行に属する画素電極１５Ａに関連付けられたＴＦＴの第２電極１４Ａは、共通の第２バスライン（共通電圧バスライン）１６Ａに接続されており、第２バスライン１６Ａは、酸化物半導体層２２Ａと同じ酸化物半導体膜が低抵抗化された酸化物導体層を含んでいる。対向マトリクス構造を有する液晶表示パネルに用いられるＴＦＴ基板１０Ａでは、各行のＴＦＴの第２電極（ソース電極）１４Ａには、共通電圧（ＶCOM）が供給されるので、図１（ａ）に示したように、ある画素電極１５Ａに共通電圧（電圧に対応する電荷）が供給されるルートは、当該画素電極１５Ａに関連付けられたＴＦＴを介するルートａだけでなく、隣接する画素電極１５Ａに関連付けられたＴＦＴを介するルートｂを含んでもよい。従って、同じ行に属するＴＦＴを互いに分離する必要がないので、製造プロセスを単純にできる。
　ＩｎＧａＺｎＯ（ＩＧＺＯ）層などの酸化物半導体層は、還元性プラズマに曝すなどの公知の方法によって低抵抗化され、酸化物導体層となるので、ＴＦＴの半導体層（活性層）２２Ａだけでなく、ＴＦＴの第２電極１４Ａおよび第３電極１３Ａ、さらには、画素電極１５Ａ、第２バスライン（共通電圧バスライン）１６Ａ等の導体層の形成に利用できる。したがって、図３および図４を参照して後述するように、ハーフトーン露光を用いれば、１枚のマスクでＴＦＴ基板１０Ａを製造することができる。
　対向基板１０Ｓは、第２基板（例えばガラス基板）に支持された複数の信号電極２５Ｂを有し、各信号電極２５Ｂは、いずれか１つの列に属する画素電極１５Ａに対向するように配置されている。この配置関係は、図１７（ｂ）に示した従来の対向マトリクス構造を有する液晶表示パネル９００と同じである。また、第２基板の、隣接する信号電極２５Ｂの間隙およびその周辺領域（額縁領域）に、ブラックマトリクス２７Ｂを形成し、これらの領域を遮光することが好ましい。ブラックマトリクス２７Ｂは、例えば、厚さ２００ｎｍのＴｉ層で形成され、信号電極２５Ｂは例えば、厚さ１００ｎｍのＩＴＯ層で形成される。これらの層のパターニングは、例えば、公知のフォトリソグラフィプロセスを用いて行われる。
　次に、図２を参照して、ＴＦＴ基板１０Ａの端子部の構造を説明する。図２は、ＴＦＴ基板１０Ａの端子部の構造を示す図であり、図２（ａ）は平面図、図２（ｂ）は図２（ａ）中の２Ｂ－２Ｂ’線に沿った断面図である。
　端子部１２Ｔは、第１バスライン１２Ａの端子部であり、酸化物半導体層２２Ｔおよび絶縁層３２Ｔの上に形成されている。この積層構造は、図１（ｂ）に示したＴＦＴ基板１０ＡにおけるＴＦＴの第１電極１２Ａを含む積層構造と同じである。端子部１６Ｔは、第２バスライン１６Ａの端子部であり、第２バスライン１６Ａの延設部分に対応し、同じ構造を有している。
　次に、図３および図４を参照して、ＴＦＴ基板１０Ａの製造方法を説明する。図３は、ＴＦＴ基板１０Ａの製造プロセスを示す図であり、図３（ａ）、（ｃ）および（ｅ）は平面図であり、図３（ｂ）、（ｄ）および（ｆ）はそれぞれ対応する断面図である。図４は、ＴＦＴ基板１０Ａの製造プロセスを示す図（図３の続き）であり、図４（ａ）、（ｃ）および（ｅ）は平面図であり、図４（ｂ）、（ｄ）および（ｆ）はそれぞれ対応する断面図である。
　まず、図３（ａ）、（ｂ）に示すように、ガラス基板１１のほぼ全面に酸化物半導体膜（例えば、ＩＧＺＯ膜、厚さ５０ｎｍ）２２、絶縁膜（例えば、ＳｉＯ2膜（厚さ５０ｎｍ）／ＳｉＮｘ膜（厚さ３２５ｎｍ）の積層構造）３２、および第１導電膜（例えば、Ｔｉ膜（厚さ１００ｎｍ）／Ａｌ膜（厚さ２００ｎｍ）／Ｔｉ膜（厚さ３０ｎｍ）の積層構造）１２を形成する。
　次に、図３（ｃ）、（ｄ）に示すように、フォトレジストを用いて所定のパターンを有するマスク４２を形成する。マスク４２はハーフトーン露光によって形成され、他の領域よりも厚さが大きい厚膜部分４２ａを有している。
　次に、図３（ｅ）、（ｆ）に示すように、マスク４２を用いて、酸化物半導体膜２２、絶縁膜３２、および第１導電膜１２をエッチングし、所定のパターンを有する酸化物半導体層２２ａ、絶縁層３２ａ、および第１導電層１２ａを形成する。
　次に、図４（ａ）、（ｂ）に示すように、マスク４２の厚膜部分４２ａだけを選択的に残すように、マスク４２をアッシングする。
　次に、図４（ｃ）、（ｄ）に示すように、マスクの厚膜部分４２ａを用いて、絶縁層３２ａおよび第１導電層１２ａをエッチングすることによって、最終的なパターンを有する絶縁層３２Ａおよび第１電極１２Ａを形成する。
　次に、図４（ｅ）、（ｆ）に示すように、酸化物半導体層２２ａの、絶縁層３２Ａ、第１電極１２Ａおよびマスクの厚膜部分４２ａが形成されていない領域を、例えば還元性プラズマに曝すなどして、低抵抗化する。このようにして、酸化物半導体層２２ａが低抵抗化された酸化物導体層から、ＴＦＴの第２電極１４Ａおよび第３電極１３Ａ、ならびに画素電極１５Ａ、第２バスライン（共通電圧バスライン）１６Ａを形成する。このようにして、酸化物半導体層２２Ａおよび絶縁層３２Ａは、第１電極（第１導電層）１２Ａに対して自己整合的に形成される。
　以上の工程を経て、図１（ａ）および（ｂ）に示したＴＦＴ基板１０Ａが得られる。必要に応じて、ＴＦＴ基板１０Ａの上に配向膜等が形成される。
　その後、ＴＦＴ基板１０Ａと別途準備した対向基板１０Ｓとの間に液晶材料を保持した状態で、ＴＦＴ基板１０Ａと対向基板１０Ｓとを貼り合わせることによって、本実施形態の液晶表示パネルが得られる。液晶層の厚さ（ＴＦＴ基板１０Ａと対向基板１０Ｓと間隙の大きさ）は、例えば、フォトスペーサによって制御される。液晶材料の注入は、ワンドロップフィリング法など公知の方法で行われる。この後、必要に応じて、偏光板、位相差板等が設けられることもある。
　図５に、本発明による実施形態２の液晶表示パネルが有するＴＦＴ基板１０Ｂの構造を示す。図５（ａ）はＴＦＴ基板１０Ｂの平面図、図５（ｂ）は図５（ａ）中の５Ｂ－５Ｂ’線に沿ったＴＦＴ基板１０Ｂの断面図である。
　ＴＦＴ基板１０Ｂは、ＴＦＴ基板１０Ａにおける画素電極１５Ａと第１バスライン（ゲートバスライン）１２Ａとの間隙、および第１バスライン１２Ａと第２バスライン（共通電圧バスライン）１６Ａとの間隙をなくしたものに相当する。
　ＴＦＴ基板１０Ｂにおいて、第１バスライン１２Ｂは第１電極（ゲート電極）１２Ｂを含み、第２バスライン１６Ｂは第２電極（ソース電極）１４Ｂを含み、画素電極１５Ｂは第３電極１３Ｂを含んでいる。さらに、第１基板１１の法線方向から見たとき、第１バスライン１２Ｂと第２バスライン１６Ｂとの間、および、第１バスライン１２Ｂと画素電極１５Ｂとの間に間隙が存在しない。ＴＦＴ基板１０Ｂは、ＴＦＴ基板１０Ａよりも、画素開口率を大きくできるという利点を有している。また、ＴＦＴ基板１０Ｂにおいて画素電極１５Ｂと第２バスライン１６Ｂとを接続する部分の幅が、ＴＦＴ基板１０Ａにおいて画素電極１５Ａと第２バスライン１６Ａとを接続する部分の幅（第２電極１４Ａおよび第３電極１３Ａの幅および酸化物半導体層２２Ａのチャネル幅）よりも大きいので、画素電極１５Ｂに電荷を供給する速度が大きいという利点を有している。ＴＦＴ基板１０Ｂは、ＴＦＴ基板１０Ａについて上述したのと同様の製造方法で製造できる。
　上記の実施形態１および２のＴＦＴ基板１０Ａ、１０Ｂにおいては、第２バスライン（共通電圧バスライン）１６Ａ、１６Ｂが、酸化物半導体層２２Ａと同じ酸化物半導体膜が低抵抗化された酸化物導体層のみで形成されている。従って、例えば大型の液晶表示パネル等において、第２バスライン１６Ａ、１６Ｂの導電率が十分に大きくない（抵抗率が十分に低くない）場合がある。
　そこで、第２バスライン（共通電圧バスライン）が、酸化物導体層と、酸化物導体層上に形成された導電層とによって構成される実施形態のＴＦＴ基板の例を説明する。
　図６～図１０を参照して、本発明による実施形態３の液晶表示パネルおよびＴＦＴ基板１０Ｃとその製造方法を説明する。
　図６は、本発明による実施形態３の液晶表示パネルが有するＴＦＴ基板１０Ｃの構造を示す模式図であり、図６（ａ）はＴＦＴ基板１０Ｃの平面図、図６（ｂ）は図６（ａ）中の６Ｂ－６Ｂ’線に沿ったＴＦＴ基板１０Ｃの断面図をそれぞれ示す。
　図６（ａ）および図６（ｂ）に示すように、ＴＦＴ基板１０Ｃが有するＴＦＴは、第１基板１１に支持された酸化物半導体層２２Ｃと、酸化物半導体層２２Ｃ上に形成された絶縁層３２Ｃと、絶縁層３２Ｃ上に形成された第１電極（ゲート電極）１２Ｃと、酸化物半導体層２２Ｃに接続された第２電極（ソース電極）１４Ｃおよび第３電極（ドレイン電極）１３Ｃとを有している。第２電極１４Ｃおよび第３電極１３Ｃは、酸化物半導体層２２Ｃと同じ酸化物半導体膜が低抵抗化された酸化物導体層で形成されている。
　ＴＦＴ基板１０Ｃは、第１基板１１上に形成され、行および列を有するマトリクス状に配列された複数の画素電極１５Ｃをさらに有し、各画素電極１５Ｃのそれぞれは、複数のＴＦＴの内の関連付けられたＴＦＴの第３電極１３Ｃに接続されており、且つ、酸化物半導体層２２Ｃと同じ酸化物半導体膜が低抵抗化された酸化物導体層で形成されている。
　ここで、ＴＦＴの第１電極１２Ｃは、共通の第１バスライン（ゲートバスライン）１２Ｃに接続されており、第１電極１２Ｃおよび第１バスライン１２Ｃは同じ導電膜から形成された第１導電層（典型的には金属層）を含む。ここでは、第１電極１２Ｃはゲートバスライン１２Ｃに含まれている。
　また、任意の行に属する画素電極１５Ｃに関連付けられたＴＦＴの第２電極１４Ｃは、共通の第２バスライン（酸化物導体層１６Ｃおよび第２導電層１８Ｃで構成されている）に接続されており、第２バスライン（１６Ｃおよび１８Ｃ）は、酸化物半導体層２２Ｃと同じ酸化物半導体膜が低抵抗化された酸化物導体層１６Ｃを含んでいる。第２バスライン（１６Ｃおよび１８Ｃ）は、さらに、酸化物導体層１６Ｃ上に形成された第２導電層１８Ｃを有している。第２導電層１８Ｃは、第１電極１２Ｃおよび第１バスライン１２Ｃが有する第１導電層と同じ導電膜から形成されている。第２バスライン（１６Ｃおよび１８Ｃ）が有する酸化物導体層１６Ｃは第２導電層１８Ｃに対して自己整合的に形成されている。
　図６と図１とを比較すると明らかなように、ＴＦＴ基板１０Ｃは、ＴＦＴ基板１０Ａの構成に加え、第２バスライン（１６Ｃおよび１８Ｃ）が第２導電層１８Ｃをさらに有している。従って、ＴＦＴ基板１０Ｃは、ＴＦＴ基板１０Ａが有する作用効果に加え、第２バスラインの導電率が高いという利点を有している。但し、図８～図１０を参照して後述するように、ＴＦＴ基板１０Ｃを製造するためには、マスクが２枚必要になる。
　次に、図７を参照して、ＴＦＴ基板１０Ｃの端子部の構造を説明する。図７は、ＴＦＴ基板１０Ｃの端子部の構造を示す図であり、図７（ａ）は平面図、図７（ｂ）は図７（ａ）中の７Ｂ－７Ｂ’線に沿った断面図である。
　端子部１２Ｔは、第１バスライン１２Ｃの端子部であり、酸化物半導体層２２Ｔおよび絶縁層３２Ｔの上に形成されている。この積層構造は、図６（ｂ）に示したＴＦＴ基板１０ＣにおけるＴＦＴの第１電極１２Ｃを含む積層構造と同じである。端子部１６Ｔ、１８Ｔは、第２バスライン（１６Ｃ、１８Ｃ）の端子部であり、第２バスライン（１６Ｃ、１８Ｃ）の延設部分に対応し、同じ構造を有している。
　次に、図８、図９および図１０を参照して、ＴＦＴ基板１０Ｃの製造方法を説明する。図８はＴＦＴ基板１０Ｃの製造プロセスを示す図であり、図８（ａ）、（ｃ）および（ｅ）は平面図であり、図８（ｂ）、（ｄ）および（ｆ）はそれぞれ対応する断面図である。図９はＴＦＴ基板１０Ｃの製造プロセスを示す図（図８の続き）であり、図９（ａ）、（ｃ）および（ｅ）は平面図であり、図９（ｂ）、（ｄ）および（ｆ）はそれぞれ対応する断面図である。図１０はＴＦＴ基板１０Ｃの製造プロセスを示す図（図９の続き）であり、図１０（ａ）、（ｃ）および（ｅ）は平面図であり、図１０（ｂ）、（ｄ）および（ｆ）はそれぞれ対応する断面図である。
　まず、図８（ａ）、（ｂ）に示すように、ガラス基板１１のほぼ全面に酸化物半導体膜（例えば、ＩＧＺＯ膜、厚さ５０ｎｍ）２２および絶縁膜（例えば、ＳｉＯ2膜（厚さ５０ｎｍ）／ＳｉＮｘ膜（厚さ３２５ｎｍ）の積層構造）３２を形成する。
　次に、図８（ｃ）、（ｄ）に示すように、フォトレジストを用いて所定のパターンを有するマスク４２を形成する。マスク４２はハーフトーン露光によって形成され、他の領域よりも厚さが大きい厚膜部分４２ａを有している。
　次に、図８（ｅ）、（ｆ）に示すように、マスク４２を用いて、酸化物半導体膜２２および絶縁膜３２をエッチングし、所定のパターンを有する酸化物半導体層２２ａおよび絶縁層３２ａを形成する。
　次に、図９（ａ）、（ｂ）に示すように、マスク４２の厚膜部分４２ａだけを選択的に残すように、マスク４２をアッシングする。
　次に、図９（ｃ）、（ｄ）に示すように、マスクの厚膜部分４２ａを用いて、絶縁層３２ａをエッチングすることによって、最終的なパターンを有する絶縁層３２Ｃを形成する。
　次に、図９（ｅ）、（ｆ）に示すように、酸化物半導体層２２ａの、絶縁層３２Ｃおよびマスクの厚膜部分４２ａが形成されていない領域を、例えば、ＣＶＤ装置などで酸化物半導体層２２ａに水素イオンを１０18～１０19ｃｍ-3程度打ち込む、あるいは、酸化物半導体層２２ａを還元性プラズマに曝すなどして、低抵抗化する。このようにして、酸化物半導体層２２ａが低抵抗化された酸化物導体層から、ＴＦＴの第２電極１４Ｃおよび第３電極１３Ｃ、ならびに画素電極１５Ｃ、第２バスライン（共通電圧バスライン）の構成要素である酸化物導体層１６Ｃを形成する。低抵抗化する前の酸化物半導体層２２ａの抵抗率は例えば１０0Ω・ｃｍ超１０7Ω・ｃｍであるのに対し、低抵抗化によって得られた酸化物導体層１６Ｃの抵抗率は例えば１０0Ω・ｃｍ以下である。
　マスク４２ａをアッシングで除去した後、図１０（ａ）、（ｂ）に示すように、基板１１のほぼ全面を覆うように、第１導電膜（例えば、Ｔｉ膜（厚さ１００ｎｍ）／Ａｌ膜（厚さ２００ｎｍ）／Ｔｉ膜（厚さ３０ｎｍ）の積層構造）１２を形成する。
　次に、図１０（ｃ）、（ｄ）に示すように、フォトレジストを用いて所定のパターンを有するマスク４４を形成する。マスク４４は、第１バスライン１２Ｃに対応する部分４４ａおよび第２バスラインの構成要素である第２導電層１８Ｃに対応する部分４４ｂを有している。
　次に、図１０（ｅ）、（ｆ）に示すように、マスク４４を用いて、第１導電膜１２をエッチングすることによって、最終的なパターンを有する第１バスライン１２Ｃと第２バスラインの第２導電層１８Ｃとを形成する。第２バスラインは、酸化物導電層１６Ｃと第２導電層１８Ｃとによって構成される。この後、マスク４４をアッシングで除去する。
　以上の工程を経て、図６（ａ）および（ｂ）に示したＴＦＴ基板１０Ｃが得られる。必要に応じて、ＴＦＴ基板１０Ｃの上に配向膜等が形成される。
　その後、ＴＦＴ基板１０Ｃと別途準備した対向基板１０Ｓ（図１（ｃ）参照）との間に液晶材料を保持した状態で、ＴＦＴ基板１０Ｃと対向基板１０Ｓとを貼り合わせることによって、本実施形態の液晶表示パネルが得られる。
　図１１に、本発明による実施形態４の液晶表示パネルが有するＴＦＴ基板１０Ｄの構造を示す。図１１（ａ）はＴＦＴ基板１０Ｄの平面図、図１１（ｂ）は図１１（ａ）中の１１Ｂ－１１Ｂ’線に沿ったＴＦＴ基板１０Ｄの断面図である。
　ＴＦＴ基板１０Ｄは、ＴＦＴ基板１０Ｃ（図６）における画素電極１５Ｃと第１バスライン（ゲートバスライン）１２Ｃとの間隙をなくし、且つ、第１バスライン１２Ｃと第２バスラインの第２導電層１８Ｃとの間隙を酸化物導体層で埋めたものに相当する。
　ＴＦＴ基板１０Ｄにおいて、第１バスライン１２Ｄは第１電極（ゲート電極）１２Ｄを含み、画素電極１５Ｄは第３電極１３Ｄを含んでいる。さらに、第１基板１１の法線方向から見たとき、第１バスライン１２Ｄと画素電極１５Ｄとの間に間隙が存在せず、第１バスライン１２Ｄと第２バスラインの第２導電層１８Ｄとの間の間隙は第２電極１４Ｄで埋められている。第２電極１４Ｄは第２バスラインの酸化物導体層１６Ｄと一体に形成されているので、第２バスラインの酸化物導体層１６Ｄが第２電極１４Ｄを含んでいるとみなすこともできる。いずれにしても、第１バスライン１２Ｄと第２バスラインの第２導電層１８Ｄとの間の間隙は、酸化物導体層（１４Ｄまたは１６Ｄ）で埋められている。
　ＴＦＴ基板１０Ｄは、ＴＦＴ基板１０Ｃよりも、画素開口率を大きくできるという利点を有している。また、ＴＦＴ基板１０Ｄにおいて画素電極１５Ｄと第２バスライン１６Ｄ、１８Ｄとを接続する部分の幅が、ＴＦＴ基板１０Ｃにおいて画素電極１５Ｃと第２バスライン１６Ｃ、１８Ｃとを接続する部分の幅（第２電極１４Ｃおよび第３電極１３Ｃの幅および酸化物半導体層２２Ｃのチャネル幅）よりも大きいので、画素電極１５Ｄに電荷を供給する速度が大きいという利点を有している。ＴＦＴ基板１０Ｄは、ＴＦＴ基板１０Ｃについて上述したのと同様の製造方法で製造できる。
　次に、図１２～図１６を参照して、本発明による実施形態５の液晶表示パネルおよびＴＦＴ基板１０Ｅとその製造方法を説明する。
　図１２は、本発明による実施形態５の液晶表示パネルが有するＴＦＴ基板１０Ｅの構造を示す模式図であり、図１２（ａ）はＴＦＴ基板１０Ｅの平面図、図１２（ｂ）は（ａ）中の１２Ｂ－１２Ｂ’線に沿ったＴＦＴ基板１０Ｅの断面図をそれぞれ示す。
　図１２（ａ）および図１２（ｂ）に示すように、ＴＦＴ基板１０Ｅが有するＴＦＴは、第１基板１１に支持された酸化物半導体層２２Ｅと、酸化物半導体層２２Ｅ上に形成された絶縁層３２Ｅと、絶縁層３２Ｅ上に形成された第１電極（ゲート電極）１２ＥＧと、酸化物半導体層２２Ｅに接続された第２電極（ソース電極）１４Ｅおよび第３電極（ドレイン電極）１３Ｅとを有している。ＴＦＴ基板１０Ｅは、さらに、第２電極１４Ｅから延長され、隣接する行の第１バスライン１２Ｅに接続された引き出し配線１７Ｅを有している。第２電極１４Ｅ、引き出し配線１７Ｅおよび第３電極１３Ｅは、酸化物半導体層２２Ｅと同じ酸化物半導体膜が低抵抗化された酸化物導体層で形成されている。
　ＴＦＴ基板１０Ｅは、第１基板１１上に形成され、行および列を有するマトリクス状に配列された複数の画素電極１５Ｅをさらに有し、各画素電極１５Ｅのそれぞれは、複数のＴＦＴの内の関連付けられたＴＦＴの第３電極１３Ｅに接続されており、且つ、酸化物半導体層２２Ｅと同じ酸化物半導体膜が低抵抗化された酸化物導体層で形成されている。
　ここで、ＴＦＴの第１電極１２ＥＧは、共通の第１バスライン（ゲートバスライン）１２Ｅに接続されており、第１電極１２ＥＧおよび第１バスライン１２Ｅは同じ導電膜から形成された第１導電層（典型的には金属層）を含む。ここでは、第１電極１２ＥＧはゲートバスライン１２Ｅから分岐された部分である。
　また、任意の行に属する画素電極１５Ｅに関連付けられたＴＦＴの第２電極１４Ｅは、引き出し配線１７Ｅを介して、隣接する行の第１バスライン１２Ｅに接続されている。すなわち、第ｍ行に属する画素電極１５Ｅに関連付けられたＴＦＴの第２電極１４Ｅは、引き出し配線１７Ｅを介して、第１バスライン１２Ｅ（ｍ－１）に接続されている。第１バスライン１２Ｅ（ｍ－１）は、第ｍ行のＴＦＴがオンの時に、すなわち第１バスライン１２Ｅ（ｍ－１）にオン信号電圧が供給された時に、第２電極１４Ｅに共通電圧を供給する。このように、第ｍ行の画素電極１５Ｅに対して、第ｍ－１行の第１バスライン１２Ｅ（ｍ－１）は、上述の第２バスライン（共通電圧バスライン）としての役割を果たす。従って、ＴＦＴ基板１０Ｅは、先の実施形態のＴＦＴ基板１０Ａ～Ｄよりも画素開口率を大きくできるという利点を有している。また、酸化物導体層のみで第２バスラインを構成しているＴＦＴ基板１０Ａ、１０Ｂと比較すると、共通電圧の供給能力（配線の導電率）が高いという利点がある。
　次に、図１３を参照して、ＴＦＴ基板１０Ｅの端子部の構造を説明する。図１３は、ＴＦＴ基板１０Ｅの端子部の構造を示す図であり、図１３（ａ）は平面図、図１３（ｂ）は図１３（ａ）中の１３Ｂ－１３Ｂ’線に沿った断面図である。
　ＴＦＴ基板１０Ｅは、上述したように、第１バスライン１２Ｅが先の実施形態における第２バスラインを兼ねる構造を有しているので、端子部には、第１バスライン１２Ｅの端子部１２Ｔだけを有する。端子部１２Ｔは、基板１１上に直接形成されている。
　次に、図１４、図１５および図１６を参照して、ＴＦＴ基板１０Ｅの製造方法を説明する。図１４はＴＦＴ基板１０Ｅの製造プロセスを示す図であり、図１４（ａ）、（ｃ）および（ｅ）は平面図であり、図１４（ｂ）、（ｄ）および（ｆ）はそれぞれ対応する断面図である。図１５はＴＦＴ基板１０Ｅの製造プロセスを示す図（図１４の続き）であり、図１５（ａ）、（ｃ）および（ｅ）は平面図であり、図１５（ｂ）、（ｄ）および（ｆ）はそれぞれ対応する断面図である。図１６はＴＦＴ基板１０Ｅの製造プロセスを示す図（図１５の続き）であり、図１６（ａ）、（ｃ）および（ｅ）は平面図であり、図１６（ｂ）、（ｄ）および（ｆ）はそれぞれ対応する断面図である。
　まず、図１４（ａ）、（ｂ）に示すように、ガラス基板１１のほぼ全面に酸化物半導体膜（例えば、ＩＧＺＯ膜、厚さ５０ｎｍ）２２および絶縁膜（例えば、ＳｉＯ2膜（厚さ５０ｎｍ）／ＳｉＮｘ膜（厚さ３２５ｎｍ）の積層構造）３２を形成する。
　次に、図１４（ｃ）、（ｄ）に示すように、フォトレジストを用いて所定のパターンを有するマスク４２を形成する。マスク４２はハーフトーン露光によって形成され、他の領域よりも厚さが大きい厚膜部分４２ａを有している。
　次に、図１４（ｅ）、（ｆ）に示すように、マスク４２を用いて、酸化物半導体膜２２および絶縁膜３２をエッチングし、所定のパターンを有する酸化物半導体層２２ａおよび絶縁層３２ａを形成する。
　次に、図１５（ａ）、（ｂ）に示すように、マスク４２の厚膜部分４２ａだけを選択的に残すように、マスク４２をアッシングする。
　次に、図１５（ｃ）、（ｄ）に示すように、マスクの厚膜部分４２ａを用いて、絶縁層３２ａをエッチングすることによって、最終的なパターンを有する絶縁層３２Ｅを形成する。
　次に、図１５（ｅ）、（ｆ）に示すように、酸化物半導体層２２ａの、絶縁層３２Ｅおよびマスクの厚膜部分４２ａが形成されていない領域を、例えば還元性プラズマに曝すなどして、低抵抗化する。このようにして、酸化物半導体層２２ａが低抵抗化された酸化物導体層から、ＴＦＴの第２電極１４Ｅおよび第３電極１３Ｅ、ならびに画素電極１５Ｅ、引き出し配線１７Ｅを形成する。
　マスク４２ａをアッシングで除去した後、図１６（ａ）、（ｂ）に示すように、基板１１のほぼ全面を覆うように、第１導電膜（例えば、Ｔｉ膜（厚さ１００ｎｍ）／Ａｌ膜（厚さ２００ｎｍ）／Ｔｉ膜（厚さ３０ｎｍ）の積層構造）１２を形成する。
　次に、図１６（ｃ）、（ｄ）に示すように、フォトレジストを用いて所定のパターンを有するマスク４４を形成する。マスク４４は、第１バスライン１２Ｅおよび第１電極１２ＥＧに対応するパターンを有している。
　次に、図１６（ｅ）、（ｆ）に示すように、マスク４４を用いて、第１導電膜１２をエッチングすることによって、最終的なパターンを有する第１バスライン１２Ｅおよび第１電極１２ＥＧを形成する。この後、マスク４４をアッシングで除去する。
　以上の工程を経て、図１２（ａ）および（ｂ）に示したＴＦＴ基板１０Ｅが得られる。必要に応じて、ＴＦＴ基板１０Ｅの上に配向膜等が形成される。
　その後、ＴＦＴ基板１０Ｅと別途準備した対向基板１０Ｓ（図１（ｃ）参照）との間に液晶材料を保持した状態で、ＴＦＴ基板１０Ｅと対向基板１０Ｓとを貼り合わせることによって、本実施形態の液晶表示パネルが得られる。
　本発明は、酸化物半導体ＴＦＴを有する半導体装置およびその製造方法に広く適用できる。例えば、液晶表示パネルまたは液晶表示パネルに用いられるＴＦＴ基板である。
　１０Ａ　　ＴＦＴ基板
　１１　　　第１基板（ガラス基板）
　１２Ａ　　第１電極（ゲート電極）
　１３Ａ　　第３電極（ドレイン電極）
　１４Ａ　　第２電極（ソース電極）
　１５Ａ　　画素電極
　２２Ａ　　酸化物半導体層
　３２Ａ　　絶縁層
　４２、４４　　マスク

Claims (11)

  1. 　第１基板と、前記第１基板に支持された複数のＴＦＴとを有し、
    　前記複数のＴＦＴのそれぞれは、
    　前記第１基板に支持された酸化物半導体層と、前記酸化物半導体層上に形成された絶縁層と、前記絶縁層上に形成された第１電極と、前記酸化物半導体層に接続された第２電極および第３電極とを有し、
    　前記第２電極および前記第３電極は、前記酸化物半導体層と同じ酸化物半導体膜が低抵抗化された酸化物導体層で形成されている、半導体装置。
  2. 　前記第１基板上に形成され、行および列を有するマトリクス状に配列された複数の画素電極をさらに有し、
    　前記複数の画素電極のそれぞれは、前記複数のＴＦＴの内の関連付けられたＴＦＴの前記第３電極に接続されており、且つ、前記酸化物導体層で形成されている、請求項１に記載の半導体装置。
  3. 　第２基板と、前記第２基板に支持された複数の信号電極とをさらに有し、
    　前記複数の信号電極のそれぞれは、いずれか１つの列に属する画素電極に対向するように配置されている、請求項２に記載の半導体装置。
  4. 　任意の行に属する画素電極に関連付けられた複数のＴＦＴの前記第１電極は、共通の第１バスラインに接続されており、前記第１電極および前記第１バスラインは同じ導電膜から形成された第１導電層を含み、
    　任意の行に属する画素電極に関連付けられた複数のＴＦＴの前記第２電極は、共通の第２バスラインに接続されており、前記第２バスラインは前記酸化物導体層を含む、請求項２または３に記載の半導体装置。
  5. 　前記酸化物半導体層および前記絶縁層は、前記第１電極に対して自己整合的に形成されている、請求項２から４のいずれかに記載の半導体装置。
  6. 　前記第１バスラインは前記第１電極を含み、前記第２バスラインは前記第２電極を含み、前記画素電極は前記第３電極を含み、且つ、前記第１基板の法線方向から見たとき、前記第１バスラインと前記第２バスラインとの間、および、前記第１バスラインと前記画素電極との間に間隙が存在しない、請求項４に記載の半導体装置。
  7. 　前記第２バスラインは前記酸化物導体層上に形成された第２導電層を含み、前記第２導電層は前記第１導電層と同じ導電膜から形成されている、請求項６に記載の半導体装置。
  8. 　前記第１バスラインは前記第１電極を含み、前記画素電極は前記第３電極を含み、且つ、前記第１基板の法線方向から見たとき、前記第１バスラインと前記画素電極との間に間隙が存在せず、前記第１バスラインと前記第２バスラインの前記第２導電層との間の間隙は、前記酸化物導体層で埋められている、請求項７に記載の半導体装置。
  9. 　任意の行に属する画素電極に関連付けられた複数のＴＦＴの前記第１電極は、共通の第１バスラインに接続されており、前記第１電極および前記第１バスラインは同じ導電膜から形成された第１導電層を含み、
    　前記第２電極から延長され、隣接する行の前記第１バスラインに接続された引き出し配線を有し、前記隣接する行の前記第１バスラインから前記第２電極に共通電圧が供給される、請求項２または３に記載の半導体装置。
  10. 　基板を用意する工程と、
    　前記基板の上に、酸化物半導体膜と、絶縁膜と、導電膜とをこの順で形成する工程と、
    　所定のパターンを有し、他の領域よりも厚さが大きい厚膜部分を有するマスクを前記導電膜上にハーフトーン露光によって形成する工程と、
    　前記マスクを用いて、前記酸化物半導体膜と、前記絶縁膜と、前記導電膜とをエッチングすることによって、前記所定のパターンを有する、酸化物半導体層と、絶縁層と、導電層とを形成する工程と、
    　前記マスクの前記厚膜部分以外の部分を除去する工程と、
    　前記厚膜部分のパターンに応じて、前記絶縁層と、前記導電層とをエッチングする工程と、
    　前記酸化物半導体層の、前記絶縁層、前記導電層および前記厚膜部分が形成されていない領域を低抵抗化することによって酸化物導体層を形成する工程と、
    　前記厚膜部分を除去する工程と
    を包含する、半導体装置の製造方法。
  11. 　基板を用意する工程と、
    　前記基板の上に、酸化物半導体膜と、絶縁膜とをこの順で形成する工程と、
    　第１のパターンを有し、他の領域よりも厚さが大きい厚膜部分を有する第１マスクを前記絶縁膜上にハーフトーン露光によって形成する工程と、
    　前記第１マスクを用いて、前記酸化物半導体膜と前記絶縁膜とをエッチングすることによって、前記第１のパターンを有する、酸化物半導体層と絶縁層とを形成する工程と、
    　前記第１マスクの前記厚膜部分以外の部分を除去する工程と、
    　前記厚膜部分のパターンに応じて、前記絶縁層をエッチングする工程と、
    　前記酸化物半導体層の、前記絶縁層および前記厚膜部分が形成されていない領域を低抵抗化することによって酸化物導体層を形成する工程と、
    　前記厚膜部分を除去する工程と、
    　前記酸化物半導体層と、前記酸化物導体層と、前記絶縁層とを覆うように導電層を形成する工程と、
    　前記導電層の上に、第２のパターンを有する第２マスクを形成する工程と、
    　前記第２マスクを用いて、前記導体層をエッチングすることによって、前記第２のパターンを有する前記導体層を形成する工程と
    を包含する、半導体装置の製造方法。
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