JP2000029071A - 表示装置用アレイ基板、及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 液晶表示装置等の平面表示装置に用いられ
る表示装置用アレイ基板及びその製造方法において、下
層配線パターンを被覆する絶縁膜のピンホールと上層配
線パターンを形成するエッチングに起因して、下層配線
パターンに属する配線に断線または導電不良が生じるこ
とを防止できるものを提供する。 【解決手段】配線層間絶縁膜１５を貫くコンタクトホー
ル４１を形成するにあたり、予め、半導体層パターン２
を、ＴＦＴ５の領域のみならず、走査線を覆う領域１０
やＣｓ線１２の露出部を覆う領域にも設けて置く。これ
により、走査線１０やＣｓ線１２を被覆する配線層間絶
縁膜１５にピンホールが生じることが充分に防止され、
したがって、上層配線のパターニング時にこのピンホー
ルからエッチング液が侵入した場合に生じる下層配線の
断線が確実に防止される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置等の
平面表示装置に用いられる表示装置用アレイ基板の製造
方法に関する。

【０００２】

【従来の技術】近年、ＣＲＴディスプレイに代わる平面
型の表示装置が盛んに開発されており、中でも液晶表示
装置は軽量、薄型、低消費電力等の利点から特に注目を
集めている。

【０００３】各表示画素にスイッチ素子が配置された光
透過型のアクティブマトリクス型の液晶表示装置を例に
とり説明する。アクティブマトリクス型液晶表示装置
は、アレイ基板と対向基板との間に配向膜を介して液晶
層が保持されて成っている。アレイ基板においては、ガ
ラスや石英等の透明絶縁基板上に、上層の金属配線パタ
ーン（第１配線パターン）として例えば複数本の信号線
と、下層の金属配線パターン（第２配線パターン）とし
て例えば複数本の走査線とが絶縁膜を介して格子状に配
置され、格子の各マス目に相当する領域にＩＴＯ(Indiu
m Tin Oxide)等の透明導電材料からなる画素電極が配さ
れる。そして、格子の各交点部分には、各画素電極を制
御するスイッチング素子が配されている。スイッチング
素子が薄膜トランジスタ（以下、ＴＦＴと略称する。）
である場合には、ＴＦＴのゲート電極は走査線に、ドレ
イン電極は信号線にそれぞれ電気的に接続され、さらに
ソース電極は画素電極に電気的に接続されている。

【０００４】対向基板は、ガラス等の透明絶縁基板上に
ＩＴＯから成る対向電極が配置され、またカラー表示を
実現するのであればカラーフィルタ層が配置されて構成
されている。

【０００５】上記のアレイ基板においては、走査線を含
む下層の金属配線パターンと、信号線を含む上層の金属
配線パターンとが、酸化シリコン等からなる配線層間絶
縁膜（ゲート絶縁膜）を介して積層されている。また、
下層の金属配線パターンと上層の金属配線パターンとは
所定個所においてコンタクト部によって導通される。コ
ンタクト部は、例えば、アレイ基板の端縁部に設けられ
る入力端子と走査線の一端とを接続するためのものであ
り、配線層間絶縁膜を貫くコンタクトホールによって形
成されている。

【０００６】従来の技術について、図９を用いて説明す
る。

【０００７】図９では、上層の金属配線パターンが太線
により示され、半導体層パターン２が網線部により示さ
れ、さらに、画素電極３１が縁取りにより示される。ま
た、下層の金属配線パターンが細線により示される。

【０００８】信号線１６１と走査線１１０とが形作るマ
トリックスにおいて、各マス目中に、縁取りにより示さ
れる透明画素電極１３１が配され、交点付近に画素電極
１３１のスイッチング素子としてＴＦＴ１０５が配され
る。ＴＦＴ１０５は、上層の金属配線パターンに属する
ソース電極１６２及びドレイン電極１６３と、下層の金
属配線パターンに属するゲート電極１１３との間に、半
導体層１０２を備える。

【０００９】図示の例で、半導体層１０２は、ＴＦＴ１
０５の領域のみならず、信号線１６１に沿ってその下方
にも配されている。信号線１６１の下方の半導体層１０
２は、(1)信号線１６１が、走査線１１０及び補助容量
用配線（Ｃｓ線）１１２を乗り越える際の段差による断
線（段切れ）等を防ぐクッションのような役割、及び、
(2)信号線１６１と走査線１１０及びＣｓ線１１２との
間の層間ショートを防止する役割を果たすものである。

【００１０】

【発明が解決しようとする課題】ところが、このような
従来の技術のアレイ基板及びその製造方法では、図１０
に模式的に示すように、コンタクトホール形成工程及び
上層配線パターン形成工程に起因して、走査線１１０ま
たはＣｓ線１１２に断線を生じることがあった。

【００１１】コンタクトホールを形成する工程におい
て、走査線１１０またはＣｓ線１１２の上方を覆うレジ
スト１０４にピンホール１４２が生じた場合、走査線１
１０またはＣｓ線１１２を被覆する配線層間絶縁膜１１
５にピンホール１４３が形成される。

【００１２】この後に、上層配線パターンが特にはウェ
ットエッチングによりパターニングされる場合、配線層
間絶縁膜１１５のピンホール１４３から走査線１１０ま
たはＣｓ線１１２の層内にエッチング液が浸透してい
く。このようにしてピンホール１４３近傍における走査
線１１０等の金属が浸食されて失われると、この個所で
断線または導電不良を生じる。

【００１３】本発明は、上記問題点に鑑みなされたもの
であり、表示装置用アレイ基板及びその製造方法におい
て、上層配線パターン形成時に、下層配線パターンを被
覆する絶縁膜のピンホールに起因して、下層配線パター
ンに属する配線の断線または導電不良が生じることを防
止できるものを提供する。

【００１４】

【課題を解決するための手段】本発明の請求項１の表示
装置用アレイ基板は、一の層の配線パターンと、これを
被覆する配線層間絶縁膜と、前記配線層間絶縁膜を貫き
前記一の配線パターンの一部の上面に至るコンタクトホ
ールと、前記コンタクトホールにより前記一の層の配線
パターンと部分的に接続される他の層の配線パターン
と、画素電極又はその延在部、または、画素のスイッチ
ング素子を構成する半導体膜であって保護膜ともなる機
能膜パターンとを含む表示装置用アレイ基板において、
前記一の層の配線パターンの上面について、前記コンタ
クトホールが形成される外周部分と、前記機能膜パター
ンにより覆われる部分と、前記他の層の配線パターンに
より覆われる部分とからなる領域以外の略全体を、前記
配線層間絶縁膜を介して覆う保護膜パターンを備えるこ
とを特徴とすることを特徴とする。

【００１５】以上のような構成により、下層配線パター
ンを被覆する絶縁膜のピンホールと上層配線パターンを
形成するエッチングに起因して、下層配線パターンに属
する配線に断線または導電不良が生じることを確実に防
止することができる。したがって、アレイ基板製造の際
の歩留まりを向上させることができる。

【００１６】請求項２の表示装置用アレイ基板において
は、前記保護膜パターンが、前記一の配線パターンの配
線に沿ってこの配線を覆う半導体層からなることを特徴
とする。

【００１７】このような構成であると、保護膜パターン
を設けても、工程数や工程負担を増加させることがな
い。

【００１８】請求項４の表示装置用アレイ基板の製造方
法は、第１配線パターン及びこれを被覆する配線層間絶
縁膜を形成する工程と、前記配線層間絶縁膜を貫くコン
タクトホールを形成するコンタクトホール形成工程と、
このコンタクトホール形成工程の後に、第２配線パター
ンを、導電層の堆積、及びエッチング液を用いるパター
ニングによって形成する第２配線パターン形成工程と、
前記第１配線パターン及び配線層間絶縁膜を形成する工
程の後、前記コンタクトホール形成工程の前に、画素電
極又はその延在部、または、画素のスイッチング素子の
ための半導体膜をなし、前記エッチング液に対し耐エッ
チング性を有する機能膜パターンを形成し、この機能膜
パターンが前記配線層間絶縁膜を介して前記第１配線パ
ターンを覆うようにする、機能膜パターン形成工程とを
含み、前記エッチング液が前記第１配線パターンの配線
についてもエッチング性を有するものである表示装置用
アレイ基板の製造方法において、前記コンタクトホール
形成工程の前に、前記第１配線パターンの上面につい
て、前記コンタクトホールが形成される外周部分と、前
記機能膜パターンにより覆われる部分と、前記他の層の
配線パターンにより覆われる部分とからなる領域以外の
略全体を、前記配線層間絶縁膜を介して覆うように、前
記エッチング液に対し耐エッチング性を有する保護膜パ
ターンを形成する工程を含み、前記保護膜パターンを、
少なくとも、前記コンタクトホール形成工程の完了まで
残留させることを特徴とする。

【００１９】以上のような構成により、下層配線パター
ンを被覆する絶縁膜のピンホールの生成を確実に防止す
ることができるので、上層配線パターンを形成するエッ
チングの際に下層配線パターンに属する配線に断線また
は導電不良が生じることを防止することができる。

【００２０】請求項９の表示装置用アレイ基板の製造方
法は、第１配線パターン及びこれを被覆する配線層間絶
縁膜を形成する工程と、前記配線層間絶縁膜を貫くコン
タクトホールを形成するコンタクトホール形成工程と、
このコンタクトホール形成工程の後に、第２配線パター
ンを、導電層の堆積、及びエッチング液を用いるパター
ニングによって形成する第２配線パターン形成工程と、
前記第１配線パターン及び配線層間絶縁膜を形成する工
程の後、前記コンタクトホール形成工程の前に、画素電
極又はその延在部、または、画素のスイッチング素子の
ための半導体膜をなし、前記エッチング液に対し耐エッ
チング性を有する機能膜パターンを形成し、この機能膜
パターンが前記配線層間絶縁膜を介して前記第１配線パ
ターンを覆うようにする、機能膜パターン形成工程とを
含み、前記エッチング液が前記第１配線パターンの配線
についてもエッチング性を有するものである表示装置用
アレイ基板の製造方法において、前記第２配線パターン
形成工程の前に、前記第１配線パターンの上面につい
て、前記コンタクトホールが形成される外周部分と、前
記機能膜パターンにより覆われる部分と、前記他の層の
配線パターンにより覆われる部分とからなる領域以外の
略全体を、前記配線層間絶縁膜を介して覆うように、前
記エッチング液に対し耐エッチング性を有する保護膜パ
ターンを形成する工程を含み、前記保護膜パターンを、
少なくとも、前記第２配線パターン形成工程の完了まで
残留させることを特徴とする。

【００２１】以上のような構成であっても、配線層間絶
縁膜のピンホールに起因して、上層配線パターンを形成
するエッチングの際に下層配線パターンに属する配線に
断線または導電不良が生じることを防止することができ
る。

【００２２】

【発明の実施の形態】以下、本発明の実施例における表
示装置用アレイ基板及びその製造方法について図１〜７
に基づいて説明する。

【００２３】まず、図１により、実施例の表示装置用ア
レイ基板上のパターンの概略について説明する。ここ
で、表示装置用アレイ基板は、光透過型のアクティブマ
トリクス型の液晶表示装置のためのものである。

【００２４】図１では、上層の金属配線パターンが太線
により示され、半導体層パターン２が網線部により示さ
れ、さらに、画素電極３１が縁取りにより示される。ま
た、下層の金属配線パターンが、これら半導体層パター
ン２または画素電極３１と重なる領域では破線により示
される。

【００２５】図１に示すように、縦方向の信号線６１
が、太線により示される上層の金属配線パターンからな
り、横方向の走査線１０が、主に破線で示される下層の
金属配線パターンからなる。これら信号線６１及び走査
線１０が形作るマトリックスにおいて、各マス目中に、
縁取りにより示される透明画素電極３１が配され、交点
付近に画素電極３１のスイッチング素子としてＴＦＴ５
が配される。ＴＦＴ５のゲート電極及びドレイン電極
は、それぞれ走査線１０からの延在部１３、及び信号線
６１からの延在部６２からなり、ソース電極６３は画素
電極３１に電気的に接続されている。

【００２６】また、一の走査線１０とその前段の走査線
１０（図の紙面で下側の走査線）との間には、下層の金
属配線パターンに属するＣｓ線１２が走査線１０と略平
行に配置され、Ｃｓ線１２と、これにオーバーラップす
る画素電極３１との間で補助容量が形成される。

【００２７】後述するように、下層の金属配線である走
査線１０は、アレイ基板の周縁部において、コンタクト
ホール４１を介して、上層の金属配線パターンにより形
成される入力端子のリード線６４に接続される。

【００２８】図１に示すように、半導体層パターン２
は、ＴＦＴ５のゲート電極１３を覆う領域のみならず、
信号線６１に沿った領域、走査線１０に沿った領域、及
び、Ｃｓ線１２と信号線６１との交差部近傍の領域にも
配される。走査線１０に沿った領域においては、半導体
層パターン２が、配線の幅方向両側に充分なマージンを
もつように幅広に形成されて、これら配線を確実に覆う
ように形成されている。上記交差部近傍の領域において
は、半導体層パターン２が、画素電極３１に覆われない
部分のＣｓ線１２を完全に覆うように配置される。すな
わち、Ｃｓ線１２は、隣り合う二つの画素電極３１の間
に来る領域で半導体層パターン２により完全に覆われ
る。

【００２９】なお、信号線６１に沿った領域において
は、半導体層パターン２が、走査線１０またはＣｓ線交
差する部分を除き、信号線６１より少し幅が狭い線状領
域中に、信号線６１の幅方向両端からはみ出ることがな
いようにして配置される。

【００３０】次に、具体的な製造工程について図２〜７
を参照して詳細に説明する。これら図２〜７は、それぞ
れ、第１〜６工程について説明するための図である。

【００３１】（１）第１工程：下層金属配線パターン形
成 ガラス基板に、スパッタ法により、アルミニウム（Ａ
ｌ）またはアルミニウム合金（例えばＡｌ−Ｎｄ膜（２
原子％Ｎｄ））を堆積させ、パターニングにより下層の
金属配線パターンを形成する。このパターニングには、
硝酸とリン酸を含む混酸系のエッチング液を用いる。

【００３２】図２に示すように、走査線１０を作製する
と共に、ガラス基板の一端辺への延在部に、入力端子用
リード部に接続するためのコンタクト用幅広部１１を形
成する。また、走査線１０と並行する補助容量用用配線
（Ｃｓ線）１２を形成するとともに、走査線１０からの
短い分岐から成るゲート電極１３を作製する。

【００３３】次いで、酸化シリコン膜（ＳｉＯｘ膜）と
窒化シリコン膜（ＳｉＮｘ膜）との２層膜から成る配線
層間絶縁膜１５を、それぞれ常圧プラズマＣＶＤ法及び
減圧プラズマＣＶＤ法により堆積する。

【００３４】（２）第２工程：エッチングストッパ形成 第１工程の後、減圧プラズマＣＶＤ法により、ａ−Ｓ
ｉ：Ｈから成る半導体被膜２１と、窒化シリコン膜（Ｓ
ｉＮｘ膜）から成るエッチングストッパ（チャネル保護
膜層）２５の層が連続的に堆積される。

【００３５】次いで、パターニングにより、ゲート電極
１３上に、ゲート電極１３よりひとまわり小さいエッチ
ングストッパ２５を形成する（図３）。

【００３６】（３）第３工程：半導体層パターン形成 プラズマＣＶＤ法により不純物としてリンを含むｎ⁺ａ
−Ｓｉ：Ｈから成る低抵抗半導体被膜２２を堆積する。
低抵抗半導体被膜２２は、ソース電極とドレイン電極と
の間のオーミックコンタクト層としての役割を果たすも
のである。

【００３７】ＣＤＥ（Chemical Dry Etching）を用いる
パターニングにより、図４中の縁取りで示す領域に、半
導体被膜２１及び低抵抗半導体被膜２２の２層膜からな
る半導体層パターン２を形成する。半導体層パターン２
は、ＴＦＴのゲート電極をなすゲート電極用延在部１３
のみならず、走査線１０の全体、及び、Ｃｓ線１２と信
号線との交差部近傍の領域を覆うように配される。

【００３８】なお、この実施例では図４（ｂ）のＡ−Ａ
断面に示すように、ＴＦＴのチャネル部に相当する領域
において低抵抗半導体被膜２２を半導体層パターン２の
形成と同時に除去したが、後述する第６工程において、
上層の金属配線パターンの形成後、ソース電極６３及び
ドレイン電極６２をマスクとして除去することもでき
る。

【００３９】（４）第４工程：画素電極形成 透明導電膜として例えばＩＴＯ(Indium Tin Oxide)膜を
スパッターにより堆積した後、パターニングにより、画
素電極３１のみを残してＩＴＯ膜を除去する（図５）。
このＩＴＯに代えてＳｎＯ₂やＩＺＯ(Indium Zinc Oxid
e)等の透明導電膜を用いることができる。

【００４０】（５）第５工程：コンタクトホール形成 パターニングにより、図６に示すように、信号線１０末
端のコンタクト用幅広部１１上に、配線層間絶縁膜１５
を貫くコンタクトホール４１が形成される。

【００４１】エッチャントとしては、バッファードフッ
酸（ＢＨＦ、フッ化水素−フッ化アンモニウム緩衝液）
が用いられる。バッファードフッ酸は、フッ化水素を６
％、フッ化アンモニウムを２８％含有する水溶液であ
る。

【００４２】コンタクトホール４１を形成するためのレ
ジスト４にピンホール４２が生じても、コンタクトホー
ル４１を形成する基板周縁部以外の全領域において、バ
ッファードフッ酸に対する耐性の高い、半導体層２１，
２２または画素電極３１からなる保護層により覆われて
いるため、配線層間絶縁膜１５にピンホールが形成され
ることがない。

【００４３】（６）第６工程：上層の金属配線パターン
形成 モリブデン（Ｍｏ）膜−アルミニウム（Ａｌ）膜−モリ
ブデン（Ｍｏ）膜の３層膜からなる金属層をスパッター
により堆積した後、パターニングにより、図７に示すよ
うに、信号線６１、信号線の延在部であるドレイン電極
６２、ソース電極６３、及び入力端子リード部６４から
なる、上層の金属配線パターン６を形成する。この際、
上層の金属配線パターンに属する入力端子リード部６４
は、コンタクトホール４１により、下層の金属配線パタ
ーンに属する信号線１０の末端部（コンタクト用幅広
部）１１と接続される。なお、パターニングの終了後に
は、パッシベーション膜７が全面に堆積される。

【００４４】本工程におけるパターニングは、下層の金
属配線パターンを形成する場合と同様、硝酸とリン酸を
含む混酸系のエッチング液で行う。この際、走査線１０
及びＣｓ線１２は、ピンホールのない配線層間絶縁膜１
５により被覆されているため、エッチング液の浸透によ
る断線を生じることがない。

【００４５】以上のような実施例のアレイ基板の製造方
法によれば、基板外周部にコンタクトホールを形成する
ためのレジストが下層配線パターン上でピンホールを生
じた場合にも、上層配線パターンのパターニング時に、
下層配線パターンに属する走査線１０及びＣｓ線１２に
断線が生じるのを確実に防止することができる。したが
って、アレイ基板の製造歩留まりを大幅に向上すること
ができる。しかも、保護膜の形成のために製造工程や工
程負担を増加させることがない。

【００４６】次に第２の実施例について図８を用いて説
明する。

【００４７】本実施例においては、Ｃｓ線１２が設けら
れる代わりに、画素電極３１の延在部３２が前段の走査
線１０（図の紙面で下側の走査線１０）とオーバーラッ
プすることにより補助容量を形成している。その他は、
第１の実施例と全く同様である。

【００４８】図８においても、図１と同様、上層の金属
配線パターンが太線により示され、半導体層パターン２
が網線部により示され、さらに、画素電極３１が縁取り
により示されてる。また、これらと重なる領域では下層
の金属配線パターンが破線により示される。

【００４９】図８に示すように、走査線１０は、ＴＦＴ
５から少し離れた一部の領域で画素電極の延在部３２に
より覆われ（(ｂ)のＤ−Ｄ線図）、他の領域では第１の
実施例と同様に半導体層パターン２により覆われている
（(ｂ)のＢ−Ｂ線図）。

【００５０】半導体層パターン２、及び画素電極の延在
部３２がそれぞれ上記第３及び第４工程により製造され
るため、上記第６工程のコンタクトホール形成時に、走
査線１０の上方には、半導体層パターン２及び画素電極
の延在部３２のいずれかが配置される。

【００５１】したがって、第１の実施例と同様、配線層
間絶縁膜１５におけるピンホールの形成が確実に防止さ
れ、下層の金属配線すなわち走査線１０の断線が防止さ
れている。また、第１の実施例と同様、工程数及び工程
負担についての増加を全く招かない。

【００５２】上記実施例では、走査線を覆う領域の半導
体層パターンが製品中に残留するものとしたが、コンタ
クトホール形成後に除去しても良い。

【００５３】また、上記実施例では、保護膜パターンが
半導体層のみからなるものとして説明したが、例えば、
半導体層と窒化シリコン膜との積層膜を一括してパター
ニングして形成することもできる。

【００５４】さらに、コンタクトホール形成前に、保護
膜パターンを設けて置くものとして説明したが、場合に
よっては、コンタクトホール形成後に、適当な保護膜パ
ターンを設けることにより、エッチング液の侵入するピ
ンホールをなくすこともできる。

【００５５】

【発明の効果】以上に述べたように本発明の表示装置用
アレイ基板及びその製造方法によれば、下層配線パター
ンを被覆する絶縁膜のピンホールと上層配線パターンを
形成するエッチングに起因して、下層配線パターンに属
する配線に断線または導電不良が生じることを確実に防
止できる。しかも、このために工程数や工程負担を増加
させることがない。

【図面の簡単な説明】

【図１】本発明の第１の実施例のアレイ基板の構成を説
明するための図である。（ａ）は、アレイ基板の一部概
略平面図であり、（ｂ）は、（ａ）図におけるＡ−Ａ、
及びＢ−Ｂ線に沿った積層構造を示す概略断面図であ
る。

【図２】第１の実施例のアレイ基板を製造する第１工程
を説明するための図である。（ａ）は、図１（ａ）に対
応する一部概略平面図であり、（ｂ）は、本（ａ）図に
おけるＡ−Ａ、Ｂ−Ｂ及びＣ−Ｃ線に沿った積層構造を
示す概略断面図である。

【図３】第２工程を説明するための図である。（ａ）
は、図１（ａ）に対応する一部概略平面図であり、
（ｂ）は、本（ａ）図におけるＡ−Ａ、Ｂ−Ｂ及びＣ−
Ｃ線に沿った積層構造を示す概略断面図である。

【図４】第３工程を説明するための図である。（ａ）
は、図１（ａ）に対応する一部概略平面図であり、
（ｂ）は、本（ａ）図におけるＡ−Ａ、Ｂ−Ｂ及びＣ−
Ｃ線に沿った積層構造を示す概略断面図である。

【図５】第４工程を説明するための図である。（ａ）
は、図１（ａ）に対応する一部概略平面図であり、
（ｂ）は、び本（ａ）図におけるＡ−Ａ、Ｂ−Ｂ及びＣ
−Ｃ線に沿った積層構造を示す概略断面図である。

【図６】第５工程を説明するための図である。（ａ）
は、図１（ａ）に対応する一部概略平面図であり、
（ｂ）は、本（ａ）図におけるＡ−Ａ、Ｂ−Ｂ及びＣ−
Ｃ線に沿った積層構造を示す概略断面図である。

【図７】第６工程を説明するための図である。（ａ）
は、図１（ａ）に対応する一部概略平面図であり、
（ｂ）は、本（ａ）図におけるＡ−Ａ、Ｂ−Ｂ及びＣ−
Ｃ線に沿った積層構造を示す概略断面図である。

【図８】本発明の第２の実施例のアレイ基板の構成を説
明するための、図１に対応する図である。（ａ）は、ア
レイ基板の一部概略平面図であり、（ｂ）は、（ａ）図
におけるＢ−Ｂ及びＤーＤ線に沿った積層構造を示す概
略断面図である。

【図９】従来の技術におけるアレイ基板の構成を説明す
るための、図１（ａ）に対応する一部概略平面図であ
る。

【図１０】コンタクトホールを形成する際のピンホール
の形成と、上層配線パターニングのためのエッチング液
の侵入によって生じる下層配線の断線について説明する
ための模式的な縦断面図である。

【符号の説明】

１ 下層の金属配線パターン 10 走査線 11 走査線の一端のコンタクト用幅広部 12 走査線からのゲート電極用延在部 13 走査線からの補助容量用延在部 15 配線層間絶縁膜 ２ ＴＦＴのアモルファスシリコン膜 ３ 保護膜としてのＩＴＯ層 ４ レジスト 41 コンタクトホール 42 レジストのピンホール

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H090 HA02 HC12 HC17 HD05 LA01 LA04 2H092 JA26 JA36 JA40 JA44 JB24 JB33 JB56 JB64 JB69 KA05 KA10 KA12 KA18 KA19 KA24 KB04 KB05 KB24 KB25 MA05 MA07 MA08 MA18 MA37 NA15 NA27

Claims (9)

【特許請求の範囲】
1. 【請求項１】一の層の配線パターンと、これを被覆する
   配線層間絶縁膜と、 前記配線層間絶縁膜を貫き前記一の配線パターンの一部
   の上面に至るコンタクトホールと、 前記コンタクトホールにより前記一の層の配線パターン
   と部分的に接続される他の層の配線パターンと、 画素電極又はその延在部、または、画素のスイッチング
   素子を構成する半導体膜であって保護膜ともなる機能膜
   パターンとを含む表示装置用アレイ基板において、 前記一の層の配線パターンの上面について、前記コンタ
   クトホールが形成される外周部分と、前記機能膜パター
   ンにより覆われる部分と、前記他の層の配線パターンに
   より覆われる部分とからなる領域以外の略全体を、前記
   配線層間絶縁膜を介して覆う保護膜パターンを備えるこ
   とを特徴とする表示装置用アレイ基板。
2. 【請求項２】前記保護膜パターンが、前記一の配線パタ
   ーンの配線に沿ってこの配線を覆う半導体層からなるこ
   とを特徴とする請求項１記載の表示装置用アレイ基板。
3. 【請求項３】前記保護膜パターン及び前記の機能膜パタ
   ーンが、フッ化水素を含むエッチング液に対して耐エッ
   チング性を有するものであることを特徴とする請求項１
   記載の表示装置用アレイ基板。
4. 【請求項４】第１配線パターン及びこれを被覆する配線
   層間絶縁膜を形成する工程と、 前記配線層間絶縁膜を貫くコンタクトホールを形成する
   コンタクトホール形成工程と、 このコンタクトホール形成工程の後に、第２配線パター
   ンを、導電層の堆積、及びエッチング液を用いるパター
   ニングによって形成する第２配線パターン形成工程と、 前記第１配線パターン及び配線層間絶縁膜を形成する工
   程の後、前記コンタクトホール形成工程の前に、画素電
   極又はその延在部、または、画素のスイッチング素子の
   ための半導体膜をなし、前記エッチング液に対し耐エッ
   チング性を有する機能膜パターンを形成し、この機能膜
   パターンが前記配線層間絶縁膜を介して前記第１配線パ
   ターンを覆うようにする、機能膜パターン形成工程とを
   含み、 前記エッチング液が前記第１配線パターンの配線につい
   てもエッチング性を有するものである表示装置用アレイ
   基板の製造方法において、 前記コンタクトホール形成工程の前に、前記第１配線パ
   ターンの上面について、前記コンタクトホールが形成さ
   れる外周部分と、前記機能膜パターンにより覆われる部
   分と、前記他の層の配線パターンにより覆われる部分と
   からなる領域以外の略全体を、前記配線層間絶縁膜を介
   して覆うように、前記エッチング液に対し耐エッチング
   性を有する保護膜パターンを形成する工程を含み、 前記保護膜パターンを、少なくとも、前記コンタクトホ
   ール形成工程の完了まで残留させることを特徴とする表
   示装置用アレイ基板の製造方法。
5. 【請求項５】前記保護膜パターンが、半導体層を含む膜
   からなることを特徴とする請求項４記載の表示装置用ア
   レイ基板の製造方法。
6. 【請求項６】前記半導体層が、前記スイッチング素子の
   ための半導体膜と同一工程にて同一材料により形成され
   ることを特徴とする請求項５記載の表示装置用アレイ基
   板の製造方法。
7. 【請求項７】前記半導体膜は、アモルファスシリコン半
   導体膜と、この上の不純物ドープアモルファスシリコン
   半導体膜とを含むことを特徴とする請求項６記載の表示
   装置用アレイ基板の製造方法。
8. 【請求項８】前記第１配線パターンは走査線、ゲート電
   極及びコンタクトパッド部を含み、前記第２配線パター
   ンは信号線及びース電極を含むことを特徴とする請求項
   １記載の表示装置用アレイ基板の製造方法。
9. 【請求項９】第１配線パターン及びこれを被覆する配線
   層間絶縁膜を形成する工程と、 前記配線層間絶縁膜を貫くコンタクトホールを形成する
   コンタクトホール形成工程と、 このコンタクトホール形成工程の後に、第２配線パター
   ンを、導電層の堆積、及びエッチング液を用いるパター
   ニングによって形成する第２配線パターン形成工程と、 前記第１配線パターン及び配線層間絶縁膜を形成する工
   程の後、前記コンタクトホール形成工程の前に、画素電
   極又はその延在部、または、画素のスイッチング素子の
   ための半導体膜をなし、前記エッチング液に対し耐エッ
   チング性を有する機能膜パターンを形成し、この機能膜
   パターンが前記配線層間絶縁膜を介して前記第１配線パ
   ターンを覆うようにする、機能膜パターン形成工程とを
   含み、 前記エッチング液が前記第１配線パターンの配線につい
   てもエッチング性を有するものである表示装置用アレイ
   基板の製造方法において、 前記第２配線パターン形成工程の前に、前記第１配線パ
   ターンの上面について、前記コンタクトホールが形成さ
   れる外周部分と、前記機能膜パターンにより覆われる部
   分と、前記他の層の配線パターンにより覆われる部分と
   からなる領域以外の略全体を、前記配線層間絶縁膜を介
   して覆うように、前記エッチング液に対し耐エッチング
   性を有する保護膜パターンを形成する工程を含み、 前記保護膜パターンを、少なくとも、前記第２配線パタ
   ーン形成工程の完了まで残留させることを特徴とする表
   示装置用アレイ基板の製造方法。