JP2008040343A - 薄膜トランジスタアレイ、その製造方法及び液晶表示装置 - Google Patents
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Abstract
【解決手段】 薄膜トランジスタのチャネル部14、ソース部15、ドレイン部16と、画素電極13と、ゲート信号線11及びソース信号線12の端部の接続用端子部18、17も同一の酸化物半導体で形成する。薄膜トランジスタアレイにおける全ての層構造を形成後、最上層の保護絶縁膜19の所望の位置に開口部を設ける。そして、開口部を介して酸化物半導体膜26を還元性プラズマあるいはドーピング元素を含むプラズマに曝すことにより、接続用端子部18、17、ソース・ドレイン部15、16、画素電極13を同時に低抵抗化する。
【選択図】 図1
Description
図1は第1の実施形態に係る薄膜トランジスタアレイ(ボトムゲートスタガ型)の構造を示す図であり、このうち(a)は平面的構造を、(b)は(a)のA−A線に沿った切断端面を、それぞれ示す。
次に、図6乃至図9を参照して、第2の実施形態に係る薄膜トランジスタアレイ(ボトムゲートプレーナ型)の製造方法を説明する。
次に、図10乃至図13を参照して、第3の実施形態に係る薄膜トランジスタアレイ(トップゲートプレーナ型)の製造方法を説明する。
次に、図14乃至図17を参照して、第4の実施形態に係る薄膜トランジスタアレイ(トップゲートスタガ型)の製造方法を説明する。
11 ゲート信号線
12 ソース信号線
13 画素電極
13a 低抵抗率領域
14 チャネル部
15 ソース部
15a 低抵抗率領域
16 ドレイン部
16a 低抵抗率領域
17 ソース接続用端子部
17a 低抵抗率領域
18 ゲート接続用端子部
18a 低抵抗率領域
19 保護絶縁膜
19a 開口部
19b 開口部
19c 開口部
19d 開口部
20 ゲート絶縁膜
21 ゲート端子コンタクトホール
22 ソース端子コンタクトホール
23 ソースコンタクトホール
24 プラズマ
25 層間絶縁膜
26 酸化物半導体膜
31 ゲート端子コンタクトホール
Claims (18)
- 絶縁性基板と、
それぞれ酸化物半導体膜からなるチャネル部及びソース・ドレイン部を有し、前記絶縁性基板上にマトリクス状に配置された複数の薄膜トランジスタと、
前記薄膜トランジスタのドレイン部と一体的に形成された画素電極と、
複数の前記薄膜トランジスタからなる一組の薄膜トランジスタ郡にソース信号を供給するソース信号線と、
複数の前記薄膜トランジスタからなる一組の薄膜トランジスタ郡にゲート信号を供給するゲート信号線と、
前記ソース信号線の端部に設けられたソース接続用端子部と、
前記ゲート信号線の端部に設けられたゲート接続用端子部と、
を具備した薄膜トランジスタアレイにおいて、
前記ソース接続用端子部及び前記ゲート接続用端子部が、前記チャネル部と同層であり、前記ソース接続用端子部及び前記ゲート接続用端子部の導電率が前記画素電極と同等であることを特徴とする薄膜トランジスタアレイ。 - 絶縁性基板と、
それぞれ酸化物半導体膜からなるチャネル部及びソース・ドレイン部を有し、前記絶縁性基板上にマトリクス状に配置された複数の薄膜トランジスタと、
前記薄膜トランジスタのドレイン部と一体的に形成された画素電極と、
同一列上の前記薄膜トランジスタにソース信号を供給するソース信号線と、
同一行上の前記薄膜トランジスタにゲート信号を供給するゲート信号線と、
前記ソース信号線の端部に設けられたソース接続用端子部と、
前記ゲート信号線の端部に設けられたゲート接続用端子部と、
を具備した薄膜トランジスタアレイにおいて、
前記画素電極、前記ソース接続用端子部、及び前記ゲート接続用端子部が、前記薄膜トランジスタを構成する酸化物半導体膜と同じ材料からなる酸化物半導体膜により構成されていることを特徴とする薄膜トランジスタアレイ。 - 前記ソース・ドレイン部、前記画素電極、前記ソース接続用端子部、及び前記ゲート接続用端子部の各々の少なくとも一部の領域は、電圧が印加されていない平衡状態における前記チャネル部の抵抗率の1/10000000000以上1/100以下の抵抗率を有する低抵抗率領域であることを特徴とする請求項1又は2に記載の薄膜トランジスタアレイ。
- 前記酸化物半導体膜は、少なくともZn、Ga、Inのいずれか一元素を含む非晶質酸化物であることを特徴とする請求項1乃至3の何れか一項に記載の薄膜トランジスタアレイ。
- 前記酸化物半導体膜は、少なくともZn、Ga、Inのいずれか一元素を含む結晶酸化物であることを特徴とする請求項1乃至3の何れか一項に記載の薄膜トランジスタアレイ。
- 前記酸化物半導体膜は、少なくともZn、Ga、Inのいずれか一元素を含む非晶質酸化物及び多結晶酸化物の混晶であることを特徴とする請求項1乃至3の何れか一項に記載の薄膜トランジスタアレイ。
- 前記絶縁性基板は樹脂基板であることを特徴とする請求項1乃至6の何れか一項に記載の薄膜トランジスタアレイ。
- 酸化物半導体膜を成膜する工程と、
前記酸化物半導体膜を所望の形状にパターニングすることにより、薄膜トランジスタのチャネル部及びソース・ドレイン部と、画素電極と、ゲート接続用端子部と、ソース接続用端子部と、を形成する工程と、
前記ソース・ドレイン部、前記画素電極、前記ソース接続用端子部、及び前記ゲート接続用端子部の各々の少なくとも一部の領域を、還元性プラズマ、又はB、Al、Ga、In、Fのうちの少なくとも一元素を含むプラズマに曝すことにより、当該領域の抵抗率を低下させる抵抗率低下工程と、
を有することを特徴とする薄膜トランジスタアレイの製造方法。 - 前記抵抗率低下工程では、前記ソース・ドレイン部、前記画素電極、前記ソース接続用端子部、及び前記ゲート接続用端子部の各々の少なくとも一部の領域を、還元性プラズマに曝すことにより、当該領域の抵抗率を、電圧が印加されていない平衡状態における前記チャネル部の抵抗率の1/10000000000以上1/100以下の抵抗率に低下させることを特徴とする請求項8に記載の薄膜トランジスタアレイの製造方法。
- 前記還元性プラズマが、希ガスプラズマ、水素ガスプラズマ、窒素ガスプラズマ又はこれらの混合ガスプラズマであることを特徴とする請求項8又は9に記載の薄膜トランジスタアレイの製造方法。
- 酸化物半導体膜を成膜する工程と、
前記酸化物半導体膜を所望の形状にパターニングすることにより、薄膜トランジスタのチャネル部及びソース・ドレイン部と、画素電極と、ゲート接続用端子部と、ソース接続用端子部と、を形成する工程と、
前記ソース・ドレイン部、前記画素電極、前記ソース接続用端子部、及び前記ゲート接続用端子部の各々の少なくとも一部の領域に、B、Al、Ga、In、Fのうちの少なくとも一元素をドーピングすることにより、当該領域の抵抗率を低下させる抵抗率低下工程と、
を有することを特徴とする薄膜トランジスタアレイの製造方法。 - 前記抵抗率低下工程では、前記ソース・ドレイン部、前記画素電極、前記ソース接続用端子部、及び前記ゲート接続用端子部の各々の少なくとも一部の領域に、B、Al、Ga、In、Fのうちの少なくとも一元素をドーピングすることにより、当該領域の抵抗率を、電圧が印加されていない平衡状態における前記チャネル部の抵抗率の1/10000000000以上1/100以下の抵抗率に低下させることを特徴とする請求項11に記載の薄膜トランジスタアレイの製造方法。
- 絶縁性基板上に導電性膜を成膜し、該導電性膜を所望の形状にパターニングすることによりゲート信号線を形成する工程と、
ゲート絶縁膜を成膜する工程と、
前記ゲート信号線のゲート接続用端子部を形成する部分の上に位置する前記ゲート絶縁膜の部位をエッチングにより除去することにより、所望の形状のゲート端子コンタクトホールを形成する工程と、
酸化物半導体膜を成膜し、該酸化物半導体膜を所望の形状にパターニングすることにより、薄膜トランジスタのチャネル部及びソース・ドレイン部と、画素電極と、前記ゲート端子コンタクトホールの上に位置するゲート接続用端子部と、ソース接続用端子部と、を形成する工程と、
導電性膜を成膜し、該導電性膜を所望の形状にパターニングすることにより、前記ソース接続用端子部と電気的接続を有するソース信号線を形成する工程と、
保護絶縁膜を成膜する工程と、
前記保護絶縁膜において、前記ゲート接続用端子部、前記ソース接続用端子部、前記ソース・ドレイン部、及び、前記画素電極の各々の上に位置する部位を、エッチングにより除去することによって、所望の形状のゲート・ソース端子コンタクトホール及び開口部を形成する工程と、
還元性プラズマ、又はB、Al、Ga、In、Fのうちの少なくとも一元素を含むプラズマに曝す工程と、
をこの順に行うことを特徴とする薄膜トランジスタアレイの製造方法。 - 絶縁性基板上に導電性膜を成膜し、該導電性膜を所望の形状にパターニングすることによりゲート信号線を形成する工程と、
ゲート絶縁膜を成膜する工程と、
導電性膜を成膜し、該導電性膜を所望の形状にパターニングすることによりソース信号線を形成する工程と、
前記ゲート信号線のゲート接続用端子部を形成する部分の上に位置する前記ゲート絶縁膜の部位をエッチングにより除去することにより、所望の形状のゲート端子コンタクトホールを形成する工程と、
酸化物半導体膜を成膜し、該酸化物半導体膜を所望の形状にパターニングすることにより、薄膜トランジスタのチャネル部及びソース・ドレイン部と、画素電極と、前記ゲート端子コンタクトホール上に位置するゲート接続用端子部と、前記ソース信号線の端部に位置するソース接続用端子部と、を形成する工程と、
保護絶縁膜を成膜する工程と、
前記保護絶縁膜において、前記ゲート接続用端子部、前記ソース接続用端子部、前記ソース・ドレイン部、及び、前記画素電極の各々の上に位置する部位を、エッチングにより除去することによって、所望の形状のゲート・ソース端子コンタクトホール及び開口部を形成する工程と、
還元性プラズマ、又はB、Al、Ga、In、Fのうちの少なくとも一元素を含むプラズマに曝す工程と、
をこの順に行うことを特徴とする薄膜トランジスタアレイの製造方法。 - 絶縁性基板上に酸化物半導体膜を成膜し、該酸化物半導体膜を所望の形状にパターニングすることにより、薄膜トランジスタのチャネル部及びソース・ドレイン部と、画素電極と、ゲート接続用端子部と、ソース接続用端子部と、を形成する工程と、
ゲート絶縁膜を成膜する工程と、
前記ゲート信号線のゲート接続用端子部を形成する部分の上に位置する前記ゲート絶縁膜の部位をエッチングにより除去することにより、所望の形状のゲート端子コンタクトホールを形成する工程と、
導電性膜を成膜し、該導電性膜を所望の形状にパターニングすることにより前記ゲート接続用端子部と電気的接続を有するゲート信号線を形成する工程と、
層間絶縁膜を成膜する工程と、
前記層間絶縁膜及び前記ゲート絶縁膜において、前記ソース接続用端子部及びソース部の上に位置する部位をエッチングにより除去することによって、所望の形状のソース端子コンタクトホール及びソースコンタクトホールを形成する工程と、
導電性膜を成膜し、該導電性膜を所望の形状にパターニングすることにより前記ソース接続用端子部及びソース部と電気的接続を有するソース信号線を形成する工程と、
保護絶縁膜を成膜する工程と、
前記保護絶縁膜、前記層間絶縁膜及び前記ゲート絶縁膜において、前記ゲート接続用端子部、前記ソース接続用端子部、前記ソース・ドレイン部、及び、前記画素電極の各々の上に位置する部位を、エッチングにより除去することによって、所望の形状のゲート・ソース端子コンタクトホール及び開口部を形成する工程と、
還元性プラズマ、又はB、Al、Ga、In、Fのうちの少なくとも一元素を含むプラズマに曝す工程と、
をこの順に行うことを特徴とする薄膜トランジスタアレイの製造方法。 - 絶縁性基板上に導電性膜を成膜し、該導電性膜を所望の形状にパターニングすることによりソース信号線を形成する工程と、
酸化物半導体膜を成膜し、該酸化物半導体膜を所望の形状にパターニングすることにより、薄膜トランジスタのチャネル部及びソース・ドレイン部と、画素電極と、ゲート接続用端子部と、ソース接続用端子部と、を形成する工程と、
ゲート絶縁膜を成膜する工程と、
前記ゲート信号線のゲート接続用端子部を形成する部分の上に位置する前記ゲート絶縁膜の部位をエッチングにより除去することにより、所望の形状のゲート端子コンタクトホールを形成する工程と、
導電性膜を成膜し、該導電性膜を所望の形状にパターニングすることにより前記ゲート接続用端子部と電気的接続を有するゲート信号線を形成する工程と、
保護絶縁膜を成膜する工程と、
前記保護絶縁膜及び前記ゲート絶縁膜において、前記ゲート接続用端子部、前記ソース接続用端子部、前記ソース・ドレイン部、及び、前記画素電極の各々の上に位置する部位を、エッチングにより除去することによって、所望の形状のゲート・ソース端子コンタクトホール及び開口部を形成する工程と、
還元性プラズマ、又はB、Al、Ga、In、Fのうちの少なくとも一元素を含むプラズマに曝す工程と、
をこの順に行うことを特徴とする薄膜トランジスタアレイの製造方法。 - 前記絶縁性基板として樹脂基板を用いることを特徴とする請求項13乃至16の何れか一項に記載の薄膜トランジスタアレイの製造方法。
- 請求項1乃至7の何れか一項に記載の薄膜トランジスタアレイ、又は、請求項8乃至17の何れか一項に記載の製造方法により製造された薄膜トランジスタアレイを備えることを特徴とする液晶表示装置。
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