WO2016098651A1 - 半導体装置、その製造方法、および半導体装置を備えた表示装置 - Google Patents
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- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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- H10K50/80—Constructional details
- H10K50/805—Electrodes
- H10K50/81—Anodes
- H10K50/813—Anodes characterised by their shape
Definitions
- the present invention relates to a semiconductor device, a manufacturing method thereof, and a display device including the semiconductor device, and more particularly to a semiconductor device having a top gate structure, a manufacturing method thereof, and a display device including the semiconductor device.
- a thin gate thin film transistor is used as a switching element formed in each pixel formation portion of a liquid crystal display device.
- TFT thin gate thin film transistor
- the side surfaces of the gate electrode and the gate oxide film are formed substantially perpendicular to the semiconductor layer.
- Patent Document 1 discloses a TFT formed such that a side surface of a gate electrode is substantially perpendicular to a semiconductor layer made of an oxide semiconductor.
- SiNx silicon nitride film
- Patent Document 2 describes a top gate type TFT having a gate electrode having a tapered side surface.
- Silane (SiH 4 ) gas or ammonia (NH 3 ) gas containing a large amount of hydrogen atoms is used as a source gas for forming a silicon nitride film on the semiconductor layer.
- Some of the hydrogen contained in these gases is considered to be contained as hydrogen radicals or hydrogen ions in the silicon nitride film after film formation, but the details have not yet been elucidated. Therefore, in this specification, hydrogen radicals and hydrogen ions contained in the silicon nitride film are collectively referred to as “hydrogen”.
- Hydrogen contained in the silicon nitride film diffuses from the silicon nitride film to the semiconductor layer in a heat treatment step after the silicon nitride film is formed. Hydrogen diffused in the semiconductor layer generates carriers by reducing an oxide semiconductor included in the semiconductor layer, and forms a low-resistance region in the semiconductor layer.
- FIG. 14 is a cross-sectional view of a conventional TFT 500 described in Patent Document 1.
- Hydrogen contained in the silicon nitride film 550 diffuses into the semiconductor layer 520 in contact with the silicon nitride film 550 to form a source region 520 s and a drain region 520 d which are low resistance regions, and further below the gate electrode 540. It diffuses into the semiconductor layer 520.
- the source region 520 s and the drain region 520 d extend to the position P1 of the semiconductor layer 520 below the gate electrode 540.
- the source region 520 s and the drain region 520 d extending in the semiconductor layer 520 below the gate electrode 540 form a parasitic capacitance with the gate electrode 540 facing each other with the gate insulating film 530 interposed therebetween. . That is, parasitic capacitance is formed in each region of length D where the gate electrode 540 overlaps with the source region 520s and the drain region 520d.
- TFT 500 is used as a switching element provided in each pixel formation portion of the liquid crystal display device, the load when driving the scanning signal line increases, so that the liquid crystal display device can be driven at high speed or the liquid crystal display device It is difficult to display high-definition images. Further, if the source region 520s and the drain region 520d are further expanded below the gate electrode 540, the length of the channel region 520c (channel length) is shortened, so that the operation of the TFT 500 becomes unstable. Further, if the source region 520s and the drain region 520d extend to the entire area below the gate electrode 540, the channel region 520c disappears, and the TFT 500 does not operate normally.
- the semiconductor layer is made of silicon, and the source region and the drain region formed in the semiconductor layer are provided with LDD (Lightly doped drain) regions.
- LDD Lightly doped drain
- the present invention provides a semiconductor device having a top gate structure in which parasitic capacitance is difficult to be formed between a low resistance region formed in a semiconductor layer and a gate electrode, a manufacturing method thereof, and a display device including the semiconductor device.
- the purpose is to do.
- a first aspect of the present invention is a semiconductor device, A semiconductor layer made of an oxide semiconductor formed over an insulating substrate; The side surface has a tapered shape, and a gate insulating film formed on the semiconductor layer; A side surface having a tapered shape, and a gate electrode formed on the gate insulating film; A source region and a drain region respectively formed on both sides of the semiconductor layer across the gate electrode; A silicon nitride film formed on a source region and a drain region of the semiconductor layer; A source electrode layer and a drain electrode layer that are ohmically connected to the source region and the drain region, respectively.
- the source region and the drain region are low resistance regions formed by reducing the oxide semiconductor with hydrogen contained in the silicon nitride film, A first length of the low resistance region extending from a first position on the semiconductor layer corresponding to an end portion of the gate insulating film in the low resistance region toward the lower side of the gate electrode; The second length from the position to the second position on the semiconductor layer corresponding to the end of the gate electrode is substantially equal.
- the absolute value of the difference between the first length and the second length is 0 ⁇ m or more and 0.5 ⁇ m or less.
- the first length is the same as the second length or is long in a range of 0.5 ⁇ m or less.
- the semiconductor layer includes an oxide semiconductor.
- the oxide semiconductor is indium gallium zinc oxide.
- a sixth aspect of the present invention is the fifth aspect of the present invention.
- the indium gallium zinc oxide has crystallinity.
- the seventh aspect of the present invention is A semiconductor layer made of an oxide semiconductor formed over an insulating substrate;
- the side surface has a tapered shape, and a gate insulating film formed on the semiconductor layer;
- a source region and a drain region composed of low resistance regions respectively formed on both sides of the semiconductor layer across the gate electrode;
- a method of manufacturing a semiconductor device comprising a source electrode layer and a drain electrode layer that are ohmically connected to the source region and the drain region, respectively.
- a first length in which the low resistance region extends from a position corresponding to an end portion of the gate insulating film toward a channel region below the gate electrode is obtained.
- the gate electrode is etched by etching so that the first length and a second length from the first position to a second position on the semiconductor layer corresponding to the end of the gate electrode are substantially equal.
- the step of selecting a process condition for forming the gate electrode and the gate insulating film from the plurality of process conditions is a step of patterning a photoresist applied on the metal film to form a resist pattern.
- Including The step of forming the resist pattern includes: Applying a photoresist on the metal film; Patterning the photoresist to form the resist pattern; Post-baking the resist pattern at the selected post-bake set temperature.
- the ninth aspect of the present invention Corresponding to a plurality of scanning signal lines formed on an insulating substrate, a plurality of data signal lines intersecting with the plurality of scanning signal lines, and an intersection of the scanning signal line and the data signal line, respectively.
- a display unit including a plurality of pixel formation units arranged in a matrix, a scanning signal line driving circuit that activates and selects the scanning signal lines in order, and a voltage corresponding to image data with respect to the data signal line
- a display device comprising a data signal line drive circuit to be applied, Each pixel forming portion formed in the display portion is A semiconductor device according to a first aspect of the present invention;
- the pixel capacitor includes a first electrode connected to the data signal line through the semiconductor device, a second electrode disposed to face the first electrode, and the first electrode and the second electrode. And an insulating layer sandwiched between and formed above the semiconductor device.
- the tenth aspect of the present invention is Corresponding to a plurality of scanning signal lines formed on an insulating substrate, a plurality of data signal lines intersecting with the plurality of scanning signal lines, and an intersection of the scanning signal line and the data signal line, respectively.
- a display unit including a plurality of pixel formation units arranged in a matrix, a scanning signal line driving circuit that activates and selects the scanning signal lines in order, and a voltage corresponding to image data with respect to the data signal line
- a data signal line driving circuit for applying Each pixel forming portion formed in the display portion is A semiconductor device according to a first aspect of the present invention;
- a pixel capacitor for holding the image data given from the data signal line by switching the on / off state of the semiconductor device,
- the pixel capacitor includes a first electrode connected to the data signal line through the semiconductor device, a second electrode disposed to face the first electrode, and the first electrode and the second electrode.
- the first electrode is formed outside the drain region of the semiconductor layer in which the drain region of the semiconductor device is formed, and the second electrode is stacked on the semiconductor layer.
- the insulating film is formed so as to face the first electrode.
- the side surfaces of the gate electrode and the gate insulating film are tapered.
- the second length up to the second position is substantially equal.
- the semiconductor is reduced in the parasitic capacitance.
- the device can be operated.
- the parasitic capacitance is reduced without reducing the on-current of the semiconductor device. can do.
- the semiconductor layer includes the oxide semiconductor layer, the leakage current of the semiconductor device can be reduced.
- the oxide semiconductor is indium gallium zinc oxide, the same effects as in the fourth aspect of the present invention are exhibited.
- indium gallium zinc oxide has crystallinity, the characteristics can be stabilized by suppressing variations in the threshold voltage of the semiconductor device.
- the first length from the first position corresponding to the end portion of the gate insulating film to the end portion of the low resistance region from the heat treatment condition after forming the silicon nitride film is obtained.
- An etching condition in which the second length from the first position to the second position corresponding to the end of the gate insulating film is substantially equal to the first length among the etching conditions of the gate insulating film is obtained.
- the gate electrode and the gate insulating film are etched under the selected conditions. As a result, the overlap between the gate electrode and the low resistance region is reduced, so that the parasitic capacitance can be reduced.
- the inclination angle of the gate insulating film becomes a desired angle from the post-baking set temperature of the resist pattern used when the gate electrode and the gate insulating film are etched. Select the post-bake set temperature. As a result, the overlap between the gate electrode and the low resistance region is reduced, so that the parasitic capacitance can be reduced.
- the ninth aspect of the present invention in a display device using a semiconductor device with reduced parasitic capacitance as a switching element of the pixel formation portion, it is not necessary to consider the parasitic capacitance at the time of design. It is possible to increase the rate and the contrast, and as a result, display quality can be improved.
- the tenth aspect of the present invention as in the case of the ninth aspect of the present invention, it is possible to achieve a high aperture ratio and a high contrast, thereby improving display quality. Further, since it is not necessary to newly form an organic interlayer film, a pixel insulating film, and a pixel electrode in order to form the pixel capacitor, the manufacturing process of the display device is shortened and the manufacturing cost is also reduced.
- FIG. 1A is a top view of the TFT
- FIG. FIG. 3 is a cross-sectional view of a TFT along AA ′.
- 2 is a cross-sectional view showing a positional relationship between a gate electrode and a source region of a semiconductor layer when a parasitic capacitance of the TFT is not formed in the TFT shown in FIG. 2 is a cross-sectional view of a TFT showing a positional relationship between a gate electrode and a source region of a semiconductor layer when a parasitic capacitance is formed in the TFT shown in FIG.
- FIG. 2 is a cross-sectional view showing the relationship between dimensions when a parasitic capacitance is formed between a gate electrode and a source region of a semiconductor layer in the TFT shown in FIG.
- FIG. 2 is a cross-sectional view for explaining a method of adjusting the overlap length to 0.5 ⁇ m in the TFT shown in FIG. 1.
- FIG. 2 is a diagram showing the relationship between the overlap length of the gate electrode and the source region of the semiconductor layer, the parasitic capacitance, and the channel length of the TFT in the TFT shown in FIG. (A) to (C) are process cross-sectional views showing respective manufacturing processes of the TFT shown in FIG.
- FIGS. 8A to 8C are process cross-sectional views illustrating each manufacturing process of the TFT shown in FIG.
- FIG. 1 continued from FIG. It is a block diagram which shows the structure of the liquid crystal display device which concerns on the 2nd Embodiment of this invention. It is a perspective view which shows the structure of the display part of the liquid crystal display device shown in FIG. It is a figure which shows the structure of the pixel formation part formed in the active matrix substrate which comprises the display part of the liquid crystal display device shown in FIG. It is sectional drawing which shows the cross section of the pixel formation part formed in the active matrix substrate of the liquid crystal display device shown in FIG. It is sectional drawing which shows the cross section of the pixel formation part formed in the active matrix substrate of the liquid crystal display device which concerns on 3rd Embodiment. It is sectional drawing of the conventional TFT which has a semiconductor layer in which the low resistance area
- FIG. 1A and 1B are a top view and a cross-sectional view showing a configuration of the TFT 100 according to the first embodiment of the present invention. More specifically, FIG. 1A is a top view of the TFT 100, and FIG. FIG. 2 is a cross-sectional view of the TFT 100 along the one-dot chain line AA ′ shown in FIG.
- a semiconductor layer 20 is formed on an insulating substrate 10 such as a glass substrate.
- the semiconductor layer 20 is made of an oxide semiconductor, for example, an In—Ga—Zn—O based semiconductor having a thickness of 50 to 150 nm.
- An In—Ga—Zn—O-based semiconductor is a ternary oxide of indium (In), gallium (Ga), and zinc (Zn), and the ratio (composition ratio) of indium, gallium, and zinc is particularly limited.
- In: Ga: Zn 2: 2: 1
- the TFT 100 having the semiconductor layer 20 made of an In—Ga—Zn—O-based semiconductor has characteristics that exhibit high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than 1/100 of that of an a-Si TFT). have. For this reason, the TFT 100 is preferably used as a driving TFT that constitutes a source driver or a gate driver of a display device and a pixel TFT that constitutes a switching element of each pixel formation portion.
- the TFT 100 having the semiconductor layer 20 made of an In—Ga—Zn—O-based semiconductor for a display device power consumption of the display device can be significantly reduced.
- the In—Ga—Zn—O based semiconductor may be amorphous or may contain a crystalline part.
- a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
- Such a crystal structure of a crystalline In—Ga—Zn—O-based semiconductor is disclosed in, for example, Japanese Patent Application Laid-Open No. 2012-134475.
- the entire content disclosed in Japanese Patent Application Laid-Open No. 2012-134475 is incorporated herein by reference.
- the oxide semiconductor may be another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
- Zn—O based semiconductor ZnO
- In—Zn—O based semiconductor IZO (registered trademark)
- Zn—Ti—O based semiconductor ZTO
- Cd—Ge—O based semiconductor Cd—Pb—O based
- CdO cadmium oxide
- Mg—Zn—O based semiconductors In—Sn—Zn—O based semiconductors (eg, In 2 O 3 —SnO 2 —ZnO), In—Ga—Sn—O based semiconductors, etc. You may go out.
- the semiconductor layer 20 may be configured by a stacked film in which a plurality of semiconductor layers made of these oxide semiconductors are stacked.
- a gate insulating film 30 is formed on the semiconductor layer 20.
- the gate insulating film 30 is made of, for example, two insulating films, and is a laminated film in which a silicon oxide film (SiO 2 ) having a film thickness of 40 to 60 nm and a silicon nitride film 50 having a film thickness of 300 to 400 nm are sequentially laminated from the semiconductor layer 20 side. It is constituted by.
- the insulating film in contact with the semiconductor layer 20 is a silicon oxide film because hydrogen contained in the silicon nitride film diffuses into the semiconductor layer 20 to reduce the oxide semiconductor below the gate electrode 40 described later, thereby reducing the semiconductor. This is to prevent the channel region 20c of the layer 20 from disappearing.
- a silicon oxynitride film SiONx
- SiONx silicon oxynitride film
- a gate electrode 40 is formed on the gate insulating film 30.
- the gate electrode 40 extends at a central portion of the semiconductor layer 20 so as to be orthogonal to the longitudinal direction thereof, and is made of, for example, a two-layer metal laminated film.
- the gate electrode 40 is configured by a laminated film in which a tantalum nitride film (TaN) having a thickness of 20 to 50 nm and a tungsten film (W) having a thickness of 200 to 450 nm are sequentially laminated from the gate insulating film 30 side.
- TaN tantalum nitride film
- W tungsten film
- the gate electrode 40 is composed of a metal film, a molybdenum film (Mo), a tantalum film (Ta), a tungsten film, and a copper film (Cu) formed by sequentially laminating a titanium film (Ti), an aluminum film (Al), and a titanium film. You may be comprised by the single layer film which consists of either, or the alloy film of these single layer films.
- the side surfaces of the gate insulating film 30 and the gate electrode 40 at least the side surface orthogonal to the semiconductor layer 20 is tapered, forming one continuous slope from the gate electrode 40 to the gate insulating film 30.
- a silicon nitride film 50 having a thickness of 100 to 300 nm is formed on the gate electrode 40 and the semiconductor layer 20. Hydrogen diffuses into the semiconductor layer 20 from the silicon nitride film 50 in contact with the semiconductor layer 20, and the oxide semiconductor is reduced to generate carriers. Thereby, a low resistance region is formed in the semiconductor layer 20. Thus, the low resistance regions formed on both sides of the gate electrode 40 become the source region 20s and the drain region 20d, respectively, and the region sandwiched between the source region 20s and the drain region 20d below the gate electrode 40 is the channel region. 20c. In order to control the spread of the source region 20s and the drain region 20d, it is necessary to control the hydrogen content of the silicon nitride film 50 within a predetermined range, details of which will be described later.
- An interlayer insulating film 60 made of silicon oxide (SiO 2 ) having a thickness of 200 to 400 nm is laminated on the silicon nitride film 50. Note that a silicon nitride film may be stacked as the interlayer insulating film 60 instead of the silicon oxide film.
- Contact holes 70 are formed on both sides of the gate electrode 40 so as to penetrate the interlayer insulating film 60 and the silicon nitride film 50 and reach the source region 20s and the drain region 20d of the semiconductor layer 20, respectively.
- a source electrode layer 80 s and a drain electrode layer 80 d are formed that are in ohmic contact with the source region 20 s and the drain region 20 d and extend in directions away from each other (the left-right direction in FIG. 1B). Yes.
- the source electrode layer 80s and the drain electrode layer 80d are made of, for example, a laminated metal film in which a titanium film with a thickness of 40 to 60 nm, an aluminum film with a thickness of 150 to 250 nm, and a titanium film with a thickness of 40 to 60 nm are laminated in this order.
- the source electrode layer 80s and the drain electrode layer 80d are a laminated film in which a titanium film and a copper film are laminated, a single layer film made of any one of a tungsten film, a molybdenum film, an aluminum film, a titanium film, and a copper film, and an alloy thereof. You may be comprised by the film
- FIG. 2 is a cross-sectional view of the TFT 100 showing the positional relationship between the gate electrode 40 and the source region 20s of the semiconductor layer 20 when no parasitic capacitance is formed.
- FIG. 3 is a cross-sectional view of the TFT 100 showing the positional relationship between the gate electrode 40 and the source region 20s of the semiconductor layer 20 when a parasitic capacitance is formed.
- Hydrogen 55 diffuses from the silicon nitride film 50 into the semiconductor layer 20 and further spreads into the semiconductor layer 20 to form a low resistance region.
- FIG. 2 shows the source region 20s in the low resistance region, and the source region 20s extends to the position P1. Although the source region 20s will be described below, the same applies to the drain region 20d.
- the position P1 indicating the position of the end portion of the source region 20s is the position P0 on the semiconductor layer 20 corresponding to the end portion of the side surface of the gate insulating film 30 formed in a tapered shape, and the gate. Between the position P ⁇ b> 2 on the semiconductor layer 20 corresponding to the end of the side surface of the electrode 40. Therefore, the semiconductor layer 20 below the gate electrode 40 serves as a channel region 20c of the TFT 100 as a high resistance region.
- the length D of overlap between the gate electrode 40 and the source region 20s in plan view is a length L1 from the position P0 to the position P1 (first length L1) and a length from the position P0 to the position P2.
- the TFT 100 operates normally and the on-current increases.
- the overlap length D is larger than 0.5 ⁇ m, the parasitic capacitance becomes too large.
- the overlap length D needs to be 0.5 ⁇ m or less.
- the overlap length D is 0 ⁇ m, but the TFT 100 operates normally, and the magnitude of the on-current is also equal to the overlap length D. Is the same as the case where is a positive value.
- the difference between the first length L1 and the second length L2 in the TFT 100 is ⁇ 0.5 ⁇ or more and 0.5 ⁇ m or less (hereinafter referred to as “ ⁇ 0.5 to 0.5 ⁇ m”). )). That is, by setting the absolute value to 0.5 ⁇ m or less, it is possible to eliminate the generation of parasitic capacitance or to eliminate the influence even if it occurs. Further, it is more preferable that the overlap length D is 0 ⁇ m or more and 0.5 ⁇ m or less (hereinafter referred to as “0 to 0.5 ⁇ m”) because the on-current does not decrease.
- the first length includes not only the case where the overlap length D is 0 ⁇ m, but also the case where the overlap length D is a value in the range of ⁇ 0.5 to 0.5 ⁇ m.
- the length L1 and the second length L2 may be substantially equal.
- FIG. 4 is a cross-sectional view for explaining a method of adjusting the overlapping length D to 0.5 ⁇ m in the TFT 100.
- the first length L1 from the position P0 of the semiconductor layer 20 corresponding to the end of the side surface of the gate insulating film 30 to the position P1 of the end of the source region 20s It depends on the heat treatment conditions after film formation. After the formation of the silicon nitride film 50, for example, annealing is performed at 220 degrees for 40 minutes, so that the first length L1 becomes about 1.5 ⁇ m.
- the second length L2 from the position P0 to the position P2 corresponding to the edge of the side surface of the gate electrode depends on the film thickness of the gate insulating film 30 and the inclination angle (taper angle) of the side surface of the gate insulating film 30. Determined.
- the thickness of the gate insulating film 30 is 340 to 460 nm from the above description.
- the first length L1 is about 1.5 ⁇ m and the overlap length D is about 0.5 ⁇ m
- the second length L2 needs to be about 1 ⁇ m. Therefore, in consideration of the film thickness of the gate insulating film 30, the gate insulating film 30 is formed by etching under process conditions that the inclination angle of the side surface is 20 degrees.
- the first length L1 can be made longer than the second length L2 by about 0.5 ⁇ m. Specific etching conditions will be described later. Further, the inclination angle (taper angle) refers to an angle formed by the tapered side surface of the gate insulating film 30 and the surface of the semiconductor layer 20.
- the first length L1 is about 1.5 ⁇ m and the second length L2 is about 1 ⁇ m is described.
- the first length L1 varies in the range of 0.5 to 2.5 ⁇ m depending on the heat treatment conditions of the silicon nitride film 50
- the second length L2 varies in the range of 0.5 to 2 ⁇ m accordingly.
- the overlap length D can be set to 0 to 0.5 ⁇ m.
- the second length L2 is adjusted by the above-described method accordingly. Therefore, it is necessary to obtain the following data in advance.
- the first length L1 is determined by the temperature and time of the heat treatment step after the formation of the silicon nitride film 50
- the relationship between the heat treatment condition and the first length L1 is changed by changing the temperature and time of the heat treatment step.
- the second length L2 is determined by the thickness of the gate insulating film 30 and the inclination angle of the side surface of the gate insulating film 30, the thickness of the gate insulating film 30 and the process conditions for forming the gate insulating film 30 are determined. Instead, data indicating the relationship with the second length L2 is obtained.
- the film thickness of the gate insulating film 30 and the process conditions for forming the gate insulating film 30 are selected from these data, so that the overlap The length D can be adjusted to a desired value.
- the obtained inclination angle of the side surfaces of the gate electrode 40 and the gate insulating film 30 required for setting the second length L2 to about 1 ⁇ m is about 20 degrees. Therefore, the gate insulating film 30 is prepared from the relationship with the inclination angle (taper angle) of the end portion of the resist pattern that is prepared in advance as a mask when the gate electrode 40 and the gate insulating film 30 are formed by etching. The inclination angle of the end portion of the resist pattern at which the inclination angle of the side surface is about 20 degrees is selected, and the set temperature of the post bake at which the selected inclination angle is obtained is determined.
- the TFT 100 having an overlap length D of about 0.5 ⁇ m can be formed. Thereby, it is possible to form the TFT 100 in which the parasitic capacitance between the gate electrode 40 and the source region 20s of the semiconductor layer 20 is reduced to such an extent that the driving of the scanning signal line is not affected.
- the first length L1 is about 1.5 ⁇ m and the second length L2 is about 1 ⁇ m.
- the first length L1 is 0.5-2. Since it changes in the range of 5 ⁇ m, the overlap length D can be set to 0 to 0.5 ⁇ m by changing the second length L2 in the range of 0.5 to 2 ⁇ m accordingly. Further, the overlap length D can be adjusted not only in the case of a positive value but also in the case of a negative value.
- FIG. 5 is a cross-sectional view of the TFT 100 when the overlapping length D of the source region 20s and drain region 20d and the gate electrode 40 is 0 to 0.5 ⁇ m. Since each component shown in FIG. 5 is the same as each component shown in FIG. 1 (B), the same reference numerals are given to them and the description thereof is omitted. As shown in FIG. 5, the length D of overlap between the source region 20s and the drain region 20d and the gate electrode 40 is 0 ⁇ m or more and 0.5 ⁇ m or less, whereby the gate electrode 40 and the source region 20s or The parasitic capacitance of the TFT 100 caused by the overlap with the drain region 20d can be minimized.
- FIG. 6 is a diagram showing the relationship between the overlap length D of the gate electrode 40 and the source region 20s of the semiconductor layer 20 in the TFT 100, the parasitic capacitance, and the length (channel length) of the channel region 20c of the TFT 100.
- the parasitic capacitance is “0” and the channel length is “K”.
- the overlap length D becomes “0” or more, the parasitic capacitance increases in proportion to the length D, and conversely the channel length decreases.
- the overlap length D is “K / 2” which is 1 ⁇ 2 of the channel length
- the low resistance region extending from the source region 20s side and the low resistance region extending from the drain region 20d side are the center of the channel region 20c.
- the parasitic capacitance becomes the maximum value and the channel length becomes “0”.
- Hydrogen content in silicon nitride film The spread of the source region 20s and the drain region 20d formed in the semiconductor layer 20 is determined by the amount of hydrogen diffused from the silicon nitride film 50 into the semiconductor layer 20, and the amount of hydrogen diffused into the semiconductor layer 20 is the silicon nitride film 50. Depending on the hydrogen content. Therefore, a method for evaluating the hydrogen content of the silicon nitride film 50 will be described.
- the hydrogen content of the silicon nitride film 50 is evaluated by a thermal desorption gas analysis method (Thermal Desorption Spectroscopy: TDS analysis method).
- TDS analysis method a sample (silicon nitride film in this embodiment) is irradiated with infrared light in a vacuum to raise the temperature of the sample from 80 ° C. to 700 ° C. at a rate of 1 ° C./sec.
- the partial pressure of hydrogen gas desorbed from the gas is measured using a quadrupole mass spectrometer (QMS).
- QMS quadrupole mass spectrometer
- the partial pressure of hydrogen gas obtained by QMS is converted into the number of hydrogen molecules based on a known relational expression.
- the number of hydrogen molecules thus obtained is defined as the amount of hydrogen desorbed from the sample.
- the amount of hydrogen desorbed from the silicon nitride film 50 is measured using “TDS1200” manufactured by Electronic Science Co., Ltd. Since the measured hydrogen desorption amount is considered to be approximately proportional to the hydrogen content of the silicon nitride film 50, it can be used as a measure of the hydrogen content of the silicon nitride film 50.
- the silicon nitride film 50 for supplying hydrogen to the semiconductor layer 20 a film in which the number of hydrogen molecules desorbed under the above conditions is 1 ⁇ 10 17 to 5 ⁇ 10 17 molecules / cm 3 is used. To do.
- the preferable range of the number of hydrogen molecules desorbed from the silicon nitride film 50 is set to the above range for the following reason. If the number of molecules is less than 1 ⁇ 10 17 molecules / cm 3 , the amount of hydrogen diffusing from the silicon nitride film 50 to the semiconductor layer 20 is reduced, so that the source region 20 s and the drain region 20 d formed in the semiconductor layer 20 are reduced. Low resistance is insufficient.
- the silicon nitride film 50 in which the number of hydrogen molecules desorbed by TSD analysis is 1 ⁇ 10 17 to 5 ⁇ 10 17 molecules / cm 3 is formed.
- the source region 20s and the drain region 20d formed in the semiconductor layer 20 expand, that is, from the position P0 on the semiconductor layer 20 corresponding to the end portion of the gate insulating film 30, the end portions of the source region 20s and the drain region 20d.
- the length L1 up to the position P1 can be controlled so as to reduce variation.
- the overlapping length D of the low resistance region and the gate electrode 40 can be controlled to a desired length.
- FIGS. 7A to 7C and FIGS. 8A to 8C are process cross-sectional views showing each manufacturing process of the TFT 100.
- FIG. A manufacturing method of the TFT 100 will be described with reference to these process cross-sectional views.
- a semiconductor film 21 having a thickness of 50 to 150 nm made of an In—Ga—Zn—O-based semiconductor is formed over an insulating substrate 10 such as a glass plate by a sputtering method.
- a resist pattern (not shown) is formed on the semiconductor film 21 using a photolithography method, and the semiconductor film 21 is dry-etched using the resist pattern as a mask to form the semiconductor layer 20.
- a silicon oxide film having a thickness of 40 to 60 nm and a nitridation having a thickness of 300 to 400 nm are formed on the insulating substrate 10 including the semiconductor layer 20 by plasma CVD (Chemical Vapor Deposition) method. Silicon films are sequentially formed to form the gate insulating film 30. Further, a metal film 41 is formed on the gate insulating film 30 by sequentially forming a tantalum nitride film having a thickness of 20 to 50 nm and a tungsten film having a thickness of 200 to 450 nm by sputtering.
- a photoresist is applied on the metal film 41 and patterned using a photomask to form a resist pattern 42 on the metal film 41, and further post-baked.
- a photoresist to be used a novolak resist is used, and the set temperature for post-baking is set to 100 to 150 ° C. When post-baking is performed under these conditions, the inclination angle of the end portion of the resist pattern 42 becomes 60 to 80 degrees.
- the tungsten film and the tantalum nitride film constituting the metal film 41 are sequentially etched using an inductively coupled plasma (ICP mode) dry etching apparatus. Further, the silicon nitride film and the silicon oxide film constituting the gate insulating film 30 are etched in order.
- the gas used is a mixed gas of sulfur hexafluoride gas (SF 6 ), chlorine gas (Cl 2 ), and oxygen gas (O 2 ), and the bias power is set to 1500 to 4500 W. At this time, the ratio of the flow rate of oxygen gas to the total gas flow rate of the mixed gas is set to about 40%.
- the end portion of the resist pattern 42 serving as a mask is formed to have an inclination angle of 60 to 80 degrees, the end portion of the resist pattern 42 gradually recedes by etching. As the end portion of the resist pattern 42 recedes, the area of the metal film 41 and the gate insulating film 30 to be etched increases, and their side surfaces become tapered. In this way, the gate electrode 40 and the gate insulating film 30 whose side surfaces are tapered are formed.
- the tilt angle of the side surfaces of the gate electrode 40 and the gate insulating film 30 is determined by the tilt angle of the end portion of the resist pattern 42, and the tilt angle of the end portion of the resist pattern 42 is determined by the set temperature of the post bake. The higher the temperature is, the smaller the inclination angle of the resist pattern 42 is. As the inclination angle of the resist pattern 42 becomes smaller, the inclination angles of the side surfaces of the gate electrode 40 and the gate insulating film 30 become smaller.
- the first length L1 is predicted from the heat treatment conditions after the silicon nitride film 50 described later is formed, and the second length L2 at which the overlap length D becomes a desired value is obtained.
- the post-baking process is performed so that the distance between the position P0 corresponding to the end portion of the gate insulating film 30 after etching and the position P2 corresponding to the end portion of the gate electrode 40 becomes the calculated second length L2. Select the set temperature. Thereby, the overlap length D can be set to a desired value.
- a silicon nitride film 50 having a thickness of 100 to 300 nm is formed on at least the gate electrode 40 and the semiconductor layer 20 by plasma CVD.
- the silicon nitride film 50 is formed under the condition that the number of hydrogen molecules desorbed by the TDS method is 1 ⁇ 10 17 to 5 ⁇ 10 17 molecules / cm 3.
- the flow rate of silane gas is 200 to 400 sccm
- the flow rate of ammonia (NH 3 ) gas is 300 to 2000 sccm
- the flow rate of nitrogen (N 2 ) gas is 5000 to 10,000 sccm
- the RF power is 1000 to 5000 W
- the substrate temperature is 200 to 400 sccm
- the flow rate of ammonia (NH 3 ) gas is 300 to 2000 sccm
- the flow rate of nitrogen (N 2 ) gas is 5000 to 10,000 sccm
- the RF power is 1000 to 5000 W
- the substrate temperature is 1000 to 5000 W.
- the silicon nitride film 50 After the formation of the silicon nitride film 50, hydrogen contained in the silicon nitride film 50 is diffused into the semiconductor layer 20, for example, in order to set the first length L1 to about 1 ⁇ m, a processing temperature of 220 ° C. and a processing time of 40 Anneal in minutes. Further, an interlayer insulating film 60 made of silicon oxide having a thickness of 200 to 400 nm is formed on the silicon nitride film 50 by plasma CVD. The annealing of the silicon nitride film 50 can also be performed in combination with other heat treatment processes such as annealing when forming the pixel electrode. In that case, the manufacturing process can be simplified.
- a resist pattern (not shown) for forming the contact hole 70 is formed by photolithography, and the interlayer insulating film 60 and the silicon nitride film 50 are formed using the resist pattern as a mask. Etch. Thereby, contact holes 70 reaching the surface of the semiconductor layer 20 are formed on both sides of the gate electrode 40, respectively.
- a laminated metal film 81 in which a titanium film and a copper film are sequentially formed is formed by sputtering in the contact hole 70 and on the interlayer insulating film 60.
- a resist pattern (not shown) is formed on the titanium film using a photolithography method, and the laminated metal film 81 is dry-etched in the order of the titanium film and the copper film using the resist pattern as a mask. To do.
- a source electrode layer 80s that is ohmically connected to the source region 20s through the contact hole 70 and a drain electrode layer 80d that is ohmically connected to the drain region 20d are formed on the interlayer insulating film 60.
- the source electrode layer 80s and the drain electrode layer 80d are formed so as to extend in directions away from each other (the left-right direction in FIG. 8C). In this way, the TFT 100 according to this embodiment is formed.
- the first length L1 from the position P0 of the end portion of the gate insulating film 30 to the position P1 of the end portions of the source region 20s and the drain region 20d and the position P0 of the end portion of the gate insulating film 30 are used.
- the inclination angle of the side surface of the gate insulating film 30 is controlled so that the second length L2 up to the position P2 of the end portion of the gate electrode 40 is substantially equal.
- the absolute value of the difference between the first length L1 and the second length L2 is set to 0.5 ⁇ m. More preferably, the overlap length D of the source region 20s and drain region 20d and the gate electrode 40 is set to 0 to 0.5 ⁇ m. Thereby, the parasitic capacitance can be reduced without reducing the on-current.
- the inclination angle of the side surface of the gate insulating film 30 such that the second length L2 is substantially the same as the first length L1 determined by the heat treatment after the silicon nitride film 50 is formed.
- the gate insulating film 30 is formed using an optimum process condition selected from a plurality of process conditions for forming the inclination angle of the side surface of the gate insulating film 30 obtained in advance. Thereby, the length D of the overlap between the gate electrode 40 and the low resistance region can be set to a desired value, and the parasitic capacitance can be reduced.
- a post-baking set temperature is selected in order to change the inclination angle of the end portion of the resist pattern 42 that becomes an etching mask when the gate electrode 40 and the gate insulating film 30 are formed. Thereby, the inclination angle of the side surface of the gate insulating film 30 can be easily controlled.
- FIG. 9 is a block diagram illustrating a configuration of the liquid crystal display device 200.
- the liquid crystal display device 200 is an active matrix display device including a display unit 210, a display control circuit 215, a scanning signal line driving circuit 216, and a data signal line driving circuit 217.
- the display unit 210 includes n scanning signal lines G1 to Gn, m data signal lines S1 to Sm, and (m ⁇ n) pixel forming units 220 (where m is 2 or more). Integer, j is an integer from 1 to m).
- the scanning signal lines G1 to Gn are arranged in parallel to each other, and the data signal lines S1 to Sm are arranged in parallel to each other so as to be orthogonal to the scanning signal lines G1 to Gn.
- a pixel forming unit 220 is disposed near the intersection of the scanning signal line Gi and the data signal line Sj. In this way, the (m ⁇ n) pixel forming units 220 are arranged two-dimensionally, m in the row direction and n in the column direction.
- the scanning signal line Gi is connected in common to the pixel formation unit 220 arranged in the i-th row, and the data signal line Sj is connected in common to the pixel formation unit 220 arranged in the j-th column.
- Control signals such as a horizontal synchronization signal HSYNC and a vertical synchronization signal VSYNC and display data DT are supplied from the outside of the liquid crystal display device 200. Based on these signals, the display control circuit 215 outputs clock signals CK1 and CK2 and a start pulse ST to the scanning signal line drive circuit 216, and supplies a control signal SC and display data to the data signal line drive circuit 217. DT is output.
- the scanning signal line driving circuit 216 sequentially selects the scanning signal lines G1 to Gn one by one and selects the pixel forming portions 220 for one row at a time.
- the data signal line driving circuit 217 applies a voltage corresponding to the display data DT to the data signal lines S1 to Sm based on the control signal SC and the display data DT. As a result, a voltage corresponding to the display data DT is written to the selected pixel forming section 220 for one row. In this way, the liquid crystal display device 200 displays an image on the display unit 210.
- FIG. 10 is a perspective view showing the configuration of the display unit 210 of the liquid crystal display device 200 shown in FIG.
- the display unit 210 is disposed so that two substrates 211 and 212 face each other, and a liquid crystal (not shown) is sandwiched between them.
- the periphery of the substrates 211 and 212 is sealed with a sealant (not shown) so that the liquid crystal does not leak.
- the two substrates 211 and 212 are respectively an active matrix substrate 211 on which a plurality of pixel forming portions 220 and wirings for driving each pixel forming portion 220 are formed, and a color filter substrate 212 on which color filters and the like are formed. It is.
- FIG. 11 is a diagram showing a configuration of the pixel formation unit 220 formed on the active matrix substrate 211 that constitutes the display unit 210 shown in FIG.
- each pixel formation unit 220 includes a TFT 100 and a pixel capacitor 230 connected to the drain electrode layer 80 d of the TFT 100.
- the TFT 100 has the same configuration as the TFT 100 described in the first embodiment shown in FIG.
- a high level signal is applied to the scanning signal line G
- the TFT 100 is turned on, and the image signal applied to the data signal line S is written and held in the pixel capacitor 230.
- each pixel forming unit 220 displays an image corresponding to the image signal held in the pixel capacitor 230.
- FIG. 12 is a cross-sectional view showing a cross section of the pixel forming portion 220 formed on the active matrix substrate 211 of the liquid crystal display device 200 according to the present embodiment. Since the TFT included in the pixel formation unit 220 shown in FIG. 12 has the same configuration as the TFT 100 described in the first embodiment shown in FIG. 1, the same reference numerals as those in FIG. Those descriptions are omitted. In order to make it easier to form a pixel capacitor 230 on the source electrode layer 80s, the drain electrode layer 80d of the TFT, and the interlayer insulating film 60 that is not covered by the photosensitive layer made of an acrylic organic material. An organic interlayer film 90 is formed.
- the organic interlayer film 90 is an insulating film having a film thickness of 1.5 to 3 ⁇ m formed by spin coating with an acrylic organic material
- the organic interlayer film 90 is patterned by exposure and development using a photolithography method. To do. Thereby, the organic interlayer film 90 on the drain electrode layer 80d is removed, and the surface of the drain electrode layer 80d is exposed.
- a common electrode 231 having a thickness of 50 to 150 nm, a pixel insulating film 232 having a thickness of 50 to 250 nm, and a pixel electrode 233 having a thickness of 50 to 250 nm are sequentially formed on the organic interlayer film 90.
- the common electrode 231 is formed by patterning a transparent conductive film made of indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide, or the like formed by a sputtering method using a photolithography method.
- the pixel insulating film 232 is made of silicon oxide or silicon nitride formed by plasma CVD.
- the pixel electrode 233 is formed by patterning a transparent conductive film made of indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide, or the like formed by a sputtering method using a photolithography method. One end of the pixel electrode 233 is electrically connected to the exposed drain electrode layer 80d by removing the pixel insulating film 232 that covers the drain electrode layer 80d when the pixel insulating film 232 is patterned. Thereby, the image signal given from the data signal line S is written into the pixel capacitor 230 via the TFT. In this way, the active matrix substrate 211 that constitutes the liquid crystal display device 200 is manufactured.
- ITO indium tin oxide
- IZO indium zinc oxide
- zinc oxide or the like formed by a sputtering method using a photolithography method.
- One end of the pixel electrode 233 is electrically connected to the exposed drain electrode layer 80d by removing the pixel insulating film 232 that covers the drain electrode layer 80d when the
- the TFT 100 described in the first embodiment there is almost no overlap between the gate electrode 40 and the low resistance region of the semiconductor layer 20, so that the parasitic capacitance Cgd is reduced. Therefore, by using the TFT 100 as a switching element of the pixel formation portion 220, it is not necessary to consider the ratio between the pixel capacitance 230 and the parasitic capacitance Cgd at the time of design, and the degree of design freedom increases. Thereby, it is possible to increase the aperture ratio and the contrast of the liquid crystal display device 200, thereby improving the display quality.
- FIG. 13 is a cross-sectional view showing a cross section of the pixel forming portion 220 formed on the active matrix substrate 211 of the liquid crystal display device 200 according to the present embodiment.
- the pixel formation unit 220 includes a TFT and a pixel capacitor 230. Since the TFT included in the pixel formation portion 220 shown in FIG. 13 has the same configuration as the TFT 100 described in the first embodiment shown in FIG. 1 except for the semiconductor layer 20, the same reference numerals as those in FIG. A description of these components will be omitted.
- the low resistance region formed in the semiconductor layer 20 of the TFT not only functions as the drain region 20d but also functions as the drain electrode layer 80d and the pixel electrode 233 of the pixel capacitor 230. Therefore, the drain electrode layer 80d of the TFT and the pixel electrode 233 of the pixel capacitor 230 are electrically connected without newly forming the drain electrode layer 80d and the pixel electrode 233.
- the common electrode 231 of the pixel capacitor 230 is formed on the interlayer insulating film 60 so as to face the low resistance region of the semiconductor layer 20 with the silicon nitride film 50 and the interlayer insulating film 60 interposed therebetween.
- the common electrode 231 is made of an oxide conductor such as indium tin oxide (ITO), indium zinc oxide (IZO), or zinc oxide formed by sputtering. It is formed of a 5-150 nm transparent conductive film.
- the degree of freedom in design is increased, so that the liquid crystal display device 200 can have a high aperture ratio and a high contrast, and consequently display quality. Can be improved.
- the organic interlayer film 90, the pixel insulating film 232, and the pixel electrode 233 need to be formed. However, in the present embodiment, these are unnecessary or the semiconductor layer 20 is used. Is possible. For this reason, the liquid crystal display device 200 according to the present embodiment shortens the manufacturing process and the manufacturing cost.
- the present invention is applied to a semiconductor device having a top gate type structure in which parasitic capacitance is difficult to be formed, and a display device capable of high-speed driving and high-definition image display by including the semiconductor device.
- SYMBOLS 10 Insulating substrate 20 ... Semiconductor layer 20s ... Source region (low resistance region) 20d ... Drain region (low resistance region) 20c ... Channel region 30 ... Gate insulating film 41 ... Metal film 42 ... Resist pattern 40 ... Gate electrode 50 ... Silicon nitride film 55 ... Hydrogen 60 ... Interlayer insulating film 80s ... Source electrode layer 80d ... Drain electrode layer 100 ... TFT (semiconductor device) ) DESCRIPTION OF SYMBOLS 200 ... Liquid crystal display device 220 ... Pixel formation part 230 ... Pixel capacity
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Abstract
半導体層に形成された低抵抗領域とゲート電極との間に寄生容量が形成されにくいトップゲート型構造の半導体装置、その製造方法、および半導体装置を備えた表示装置を提供する。 TFT(100)の低抵抗領域のうちゲート絶縁膜の端部に対応する第1の位置(P1)からゲート電極(40)の下方に向かって延びる低抵抗領域の第1の長さ(L1)と、第1の位置(P1)からゲート電極(40)の端部に対応する第2の位置(P2)までの第2の長さ(L2)を略等しくする。これにより、ソース領域(20s)およびドレイン領域(20d)と、ゲート電極(40)との重なりが低減されるので、寄生容量を小さくすることができる。
Description
本発明は、半導体装置、その製造方法、および半導体装置を備えた表示装置に関し、特に、トップゲート型構造の半導体装置、その製造方法、および半導体装置を備えた表示装置に関する。
液晶表示装置の各画素形成部に形成されるスイッチング素子として、トップゲート型構造の薄膜トランジスタ(Thin Film Transistor:TFT)が使用される場合も多く見られる。トップゲート型構造のTFTでは、ゲート電極およびゲート酸化膜の側面は半導体層に対してほぼ垂直に形成されている。例えば、特許文献1には、酸化物半導体からなる半導体層に対してゲート電極の側面がほぼ垂直になるように形成されたTFTが開示されている。この場合、半導体層上に形成された窒化シリコン膜(SiNx)に含まれる水素が半導体層に拡散することによって、半導体層にTFTのソース領域およびドレイン領域となる低抵抗領域が形成される。また、特許文献2には、側面がテーパー状に形成されたゲート電極を有するトップゲート型構造のTFTが記載されている。
半導体層上に窒化シリコン膜を成膜するための原料ガスとして、水素原子を多く含むシラン(SiH4)ガスやアンモニア(NH3)ガスが使用される。これらのガスに含まれる水素の一部は、成膜後の窒化シリコン膜内に水素ラジカルまたは水素イオンとして含まれていると考えられているが、詳しいことはまだ解明されていない。そこで、本明細書では、窒化シリコン膜に含まれている水素ラジカルや水素イオンなどをまとめて「水素」という。窒化シリコン膜に含まれている水素は、窒化シリコン膜を成膜した後の熱処理工程において窒化シリコン膜から半導体層に拡散する。半導体層に拡散した水素は、半導体層を構成する酸化物半導体を還元することによりキャリアを生成し、半導体層に低抵抗領域を形成する。
図14は、特許文献1に記載された従来のTFT500の断面図である。窒化シリコン膜550に含まれている水素は、窒化シリコン膜550と接している半導体層520に拡散して低抵抗領域であるソース領域520sおよびドレイン領域520dを形成し、さらにゲート電極540の下方の半導体層520に拡散する。その結果、図14に示すように、ソース領域520sおよびドレイン領域520dはゲート電極540の下方の半導体層520の位置P1まで拡がる。このようにして、ゲート電極540の下方の半導体層520に拡がったソース領域520sおよびドレイン領域520dは、ゲート絶縁膜530を間に挟んで対向するゲート電極540との間でそれぞれ寄生容量を形成する。すなわち、ゲート電極540とソース領域520sおよびドレイン領域520dがそれぞれ重なっている長さDの各領域において、寄生容量が形成される。
このようなTFT500を液晶表示装置の各画素形成部に設けられたスイッチング素子として使用すれば、走査信号線を駆動する際の負荷が大きくなるので、液晶表示装置を高速駆動したり、液晶表示装置に高精細な画像を表示したりすることが難しくなる。また、ソース領域520sおよびドレイン領域520dがゲート電極540の下方にさらに拡がれば、チャネル領域520cの長さ(チャネル長)が短くなるので、TFT500の動作が不安定になる。さらに、ソース領域520sおよびドレイン領域520dがゲート電極540の下方全体に拡がれば、これにより、チャネル領域520cが消滅し、TFT500は正常に動作しなくなる。
また、特許文献2に記載されたトップゲート構造のTFTでは、半導体層はシリコンからなり、半導体層に形成されたソース領域およびドレイン領域にはLDD(Lightly doped drain)領域が設けられている。しかし、ゲート電極とLDD領域とが重なることによって形成される寄生容量については言及されていない。
そこで、本発明は、半導体層に形成された低抵抗領域とゲート電極との間に寄生容量が形成されにくいトップゲート型構造の半導体装置、その製造方法、および半導体装置を備えた表示装置を提供することを目的とする。
本発明の第1の局面は、半導体装置であって、
絶縁基板上に形成された、酸化物半導体からなる半導体層と、
側面がテーパー状の形状であって、前記半導体層上に形成されたゲート絶縁膜と、
側面がテーパー状の形状であって、前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極を挟んで前記半導体層の両側にそれぞれ形成されたソース領域およびドレイン領域と、
前記半導体層のソース領域およびドレイン領域上に形成された窒化シリコン膜と、
前記ソース領域および前記ドレイン領域とそれぞれオーミック接続されたソース電極層およびドレイン電極層とを備え、
前記ソース領域および前記ドレイン領域は、前記窒化シリコン膜に含まれる水素によって前記酸化物半導体が還元されることにより形成された低抵抗領域からなり、
前記低抵抗領域のうち前記ゲート絶縁膜の端部に対応する前記半導体層上の第1の位置から前記ゲート電極の下方に向かって延びる前記低抵抗領域の第1の長さと、前記第1の位置から前記ゲート電極の端部に対応する前記半導体層上の第2の位置までの第2の長さとが略等しいことを特徴とする。
絶縁基板上に形成された、酸化物半導体からなる半導体層と、
側面がテーパー状の形状であって、前記半導体層上に形成されたゲート絶縁膜と、
側面がテーパー状の形状であって、前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極を挟んで前記半導体層の両側にそれぞれ形成されたソース領域およびドレイン領域と、
前記半導体層のソース領域およびドレイン領域上に形成された窒化シリコン膜と、
前記ソース領域および前記ドレイン領域とそれぞれオーミック接続されたソース電極層およびドレイン電極層とを備え、
前記ソース領域および前記ドレイン領域は、前記窒化シリコン膜に含まれる水素によって前記酸化物半導体が還元されることにより形成された低抵抗領域からなり、
前記低抵抗領域のうち前記ゲート絶縁膜の端部に対応する前記半導体層上の第1の位置から前記ゲート電極の下方に向かって延びる前記低抵抗領域の第1の長さと、前記第1の位置から前記ゲート電極の端部に対応する前記半導体層上の第2の位置までの第2の長さとが略等しいことを特徴とする。
本発明の第2の局面は、本発明の第1の局面において、
前記第1の長さと前記第2の長さとの差の絶対値は、0μm以上であって0.5μm以下であることを特徴とする。
前記第1の長さと前記第2の長さとの差の絶対値は、0μm以上であって0.5μm以下であることを特徴とする。
本発明の第3の局面は、本発明の第1の局面において、
前記第1の長さは、前記第2の長さと同じ、または0.5μm以下の範囲で長いことを特徴とする。
前記第1の長さは、前記第2の長さと同じ、または0.5μm以下の範囲で長いことを特徴とする。
本発明の第4の局面は、本発明の第1の局面において、
前記半導体層は、酸化物半導体を含むことを特徴とする。
前記半導体層は、酸化物半導体を含むことを特徴とする。
本発明の第5の局面は、本発明の第4の局面において、
前記酸化物半導体は、酸化インジウムガリウム亜鉛であることを特徴とする。
前記酸化物半導体は、酸化インジウムガリウム亜鉛であることを特徴とする。
本発明の第6の局面は、本発明の第5の局面において、
前記酸化インジウムガリウム亜鉛は結晶性を有することを特徴とする。
前記酸化インジウムガリウム亜鉛は結晶性を有することを特徴とする。
本発明の第7の局面は、
絶縁基板上に形成された、酸化物半導体からなる半導体層と、
側面がテーパー状の形状であって、前記半導体層上に形成されたゲート絶縁膜と、
側面がテーパー状の形状であって、前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極を挟んで前記半導体層の両側にそれぞれ形成された低抵抗領域からなるソース領域およびドレイン領域と、
前記半導体層のソース領域およびドレイン領域上に形成された窒化シリコン膜と、
前記ソース領域および前記ドレイン領域にそれぞれオーミック接続されたソース電極層およびドレイン電極層とを備える半導体装置の製造方法であって、
前記窒化シリコン膜の成膜後の熱処理条件に基づき、前記低抵抗領域が前記ゲート絶縁膜の端部に対応する位置から前記ゲート電極の下方のチャネル領域に向かって延びる第1の長さを求めるステップと、
前記第1の長さと、前記第1の位置から前記ゲート電極の端部に対応する前記半導体層上の第2の位置までの第2の長さとが略等しくなるように、エッチングにより前記ゲート電極および前記ゲート絶縁膜を形成するためのプロセス条件を、予め求めておいた複数のプロセス条件の中から選択するステップと、
前記絶縁基板上に前記半導体層を形成するステップと、
前記半導体層上に前記ゲート絶縁膜および前記ゲート電極となる金属膜を順に成膜するステップと、
前記金属膜上にレジストパターンを形成するステップと、
前記レジストパターンをマスクとして、選択したプロセス条件に基づいて前記金属膜および前記ゲート絶縁膜をエッチングすることにより、前記ゲート電極および前記ゲート絶縁膜を形成するステップと、
前記ソース領域および前記ドレイン領域上に前記窒化シリコン膜を成膜するステップと、
前記窒化シリコン膜に含まれる水素を前記半導体層に拡散させるために熱処理をするステップとを含むことを特徴とする。
絶縁基板上に形成された、酸化物半導体からなる半導体層と、
側面がテーパー状の形状であって、前記半導体層上に形成されたゲート絶縁膜と、
側面がテーパー状の形状であって、前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極を挟んで前記半導体層の両側にそれぞれ形成された低抵抗領域からなるソース領域およびドレイン領域と、
前記半導体層のソース領域およびドレイン領域上に形成された窒化シリコン膜と、
前記ソース領域および前記ドレイン領域にそれぞれオーミック接続されたソース電極層およびドレイン電極層とを備える半導体装置の製造方法であって、
前記窒化シリコン膜の成膜後の熱処理条件に基づき、前記低抵抗領域が前記ゲート絶縁膜の端部に対応する位置から前記ゲート電極の下方のチャネル領域に向かって延びる第1の長さを求めるステップと、
前記第1の長さと、前記第1の位置から前記ゲート電極の端部に対応する前記半導体層上の第2の位置までの第2の長さとが略等しくなるように、エッチングにより前記ゲート電極および前記ゲート絶縁膜を形成するためのプロセス条件を、予め求めておいた複数のプロセス条件の中から選択するステップと、
前記絶縁基板上に前記半導体層を形成するステップと、
前記半導体層上に前記ゲート絶縁膜および前記ゲート電極となる金属膜を順に成膜するステップと、
前記金属膜上にレジストパターンを形成するステップと、
前記レジストパターンをマスクとして、選択したプロセス条件に基づいて前記金属膜および前記ゲート絶縁膜をエッチングすることにより、前記ゲート電極および前記ゲート絶縁膜を形成するステップと、
前記ソース領域および前記ドレイン領域上に前記窒化シリコン膜を成膜するステップと、
前記窒化シリコン膜に含まれる水素を前記半導体層に拡散させるために熱処理をするステップとを含むことを特徴とする。
本発明の第8の局面は、本発明の第7の局面において、
前記複数のプロセス条件の中から前記ゲート電極および前記ゲート絶縁膜を形成するためのプロセス条件を選択するステップは、前記金属膜上に塗布されたフォトレジストをパターニングしてレジストパターンを形成するステップにおいて、予め求めておいた複数のポストベーク設定温度の中から、前記ゲート絶縁膜の側面の傾斜角を前記第1の長さに応じた角度にするために必要なポストベーク設定温度を選択するステップを含み、
前記レジストパターンを形成するステップは、
前記金属膜上にフォトレジストを塗布するステップと、
前記フォトレジストをパターニングして前記レジストパターンを形成するステップと、
前記レジストパターンを前記選択したポストベーク設定温度でポストベークするステップとを含むことを特徴とする。
前記複数のプロセス条件の中から前記ゲート電極および前記ゲート絶縁膜を形成するためのプロセス条件を選択するステップは、前記金属膜上に塗布されたフォトレジストをパターニングしてレジストパターンを形成するステップにおいて、予め求めておいた複数のポストベーク設定温度の中から、前記ゲート絶縁膜の側面の傾斜角を前記第1の長さに応じた角度にするために必要なポストベーク設定温度を選択するステップを含み、
前記レジストパターンを形成するステップは、
前記金属膜上にフォトレジストを塗布するステップと、
前記フォトレジストをパターニングして前記レジストパターンを形成するステップと、
前記レジストパターンを前記選択したポストベーク設定温度でポストベークするステップとを含むことを特徴とする。
本発明の第9の局面は、
絶縁基板上に形成された複数本の走査信号線と、前記複数本の走査信号線とそれぞれ交差する複数本のデータ信号線と、前記走査信号線と前記データ信号線の交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部とを含む表示部と、前記走査信号線を順にアクティブにして選択する走査信号線駆動回路と、前記データ信号線に対して画像データに応じた電圧を印加するデータ信号線駆動回路とを備える表示装置であって、
前記表示部に形成された各画素形成部は、
本発明の第1の局面に係る半導体装置と、
前記半導体装置のオン/オフ状態を切り換えることにより前記データ信号線から与えられた前記画像データを保持する画素容量とを含み、
前記画素容量は、前記半導体装置を介して前記データ信号線と接続された第1電極、前記第1電極と対向するように配置された第2電極、および、前記第1電極と前記第2電極とによって挟まれた絶縁層からなり、前記半導体装置の上方に形成されていることを特徴とする。
絶縁基板上に形成された複数本の走査信号線と、前記複数本の走査信号線とそれぞれ交差する複数本のデータ信号線と、前記走査信号線と前記データ信号線の交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部とを含む表示部と、前記走査信号線を順にアクティブにして選択する走査信号線駆動回路と、前記データ信号線に対して画像データに応じた電圧を印加するデータ信号線駆動回路とを備える表示装置であって、
前記表示部に形成された各画素形成部は、
本発明の第1の局面に係る半導体装置と、
前記半導体装置のオン/オフ状態を切り換えることにより前記データ信号線から与えられた前記画像データを保持する画素容量とを含み、
前記画素容量は、前記半導体装置を介して前記データ信号線と接続された第1電極、前記第1電極と対向するように配置された第2電極、および、前記第1電極と前記第2電極とによって挟まれた絶縁層からなり、前記半導体装置の上方に形成されていることを特徴とする。
本発明の第10の局面は、
絶縁基板上に形成された複数本の走査信号線と、前記複数本の走査信号線とそれぞれ交差する複数本のデータ信号線と、前記走査信号線と前記データ信号線の交差点にそれぞれ対応してマトリクス状に配置された複数個の画素形成部とを含む表示部と、前記走査信号線を順にアクティブにして選択する走査信号線駆動回路と、前記データ信号線に対して画像データに応じた電圧を印加するデータ信号線駆動回路とを備える表示装置であって、
前記表示部に形成された各画素形成部は、
本発明の第1の局面に係る半導体装置と、
前記半導体装置のオン/オフ状態を切り換えることにより前記データ信号線から与えられた前記画像データを保持する画素容量とを含み、
前記画素容量は、前記半導体装置を介して前記データ信号線と接続された第1電極、前記第1電極と対向するように配置された第2電極、および、前記第1電極と前記第2電極とによって挟まれた絶縁層からなり、前記第1電極は前記半導体装置のドレイン領域が形成された半導体層のうち前記ドレイン領域よりも外側に形成され、前記第2電極は前記半導体層上に積層された絶縁膜上に前記第1電極と対向するように形成されていることを特徴とする。
絶縁基板上に形成された複数本の走査信号線と、前記複数本の走査信号線とそれぞれ交差する複数本のデータ信号線と、前記走査信号線と前記データ信号線の交差点にそれぞれ対応してマトリクス状に配置された複数個の画素形成部とを含む表示部と、前記走査信号線を順にアクティブにして選択する走査信号線駆動回路と、前記データ信号線に対して画像データに応じた電圧を印加するデータ信号線駆動回路とを備える表示装置であって、
前記表示部に形成された各画素形成部は、
本発明の第1の局面に係る半導体装置と、
前記半導体装置のオン/オフ状態を切り換えることにより前記データ信号線から与えられた前記画像データを保持する画素容量とを含み、
前記画素容量は、前記半導体装置を介して前記データ信号線と接続された第1電極、前記第1電極と対向するように配置された第2電極、および、前記第1電極と前記第2電極とによって挟まれた絶縁層からなり、前記第1電極は前記半導体装置のドレイン領域が形成された半導体層のうち前記ドレイン領域よりも外側に形成され、前記第2電極は前記半導体層上に積層された絶縁膜上に前記第1電極と対向するように形成されていることを特徴とする。
上記本発明の第1の局面によれば、ゲート電極およびゲート絶縁膜の側面はテーパー状に形成されている。低抵抗領域のうちゲート絶縁膜の端部に対応する第1の位置からゲート電極の下方に向かって延びる低抵抗領域の第1の長さと、第1の位置から前記ゲート電極の端部に対応する第2の位置までの第2の長さが略等しくなるように形成されている。これにより、低抵抗領域とゲート電極との重なりが低減されるので、重なりによって生じる寄生容量を小さくすることができる。
上記本発明の第2の局面によれば、第1の長さと第2の長さとの差の絶対値は0μm以上であって0.5μm以下であれば、寄生容量を低減させた状態で半導体装置を動作させることができる。
上記本発明の第3の局面によれば、第1の長さは第2の長さと同じ、または0.5μm以下の範囲で長いので、半導体装置のオン電流を低下させることなく寄生容量を低減することができる。
上記本発明の第4の局面によれば、半導体層は酸化物半導体層を有するので、半導体装置のリーク電流を低減することができる。
上記本発明の第5の局面によれば、酸化物半導体は、酸化インジウムガリウム亜鉛であるので、本発明の第4の局面と同様の効果を奏する。
上記本発明の第6の局面によれば、酸化インジウムガリウム亜鉛は結晶性を有するので、半導体装置の閾値電圧のばらつきを抑えることによって特性を安定させることができる。
上記本発明の第7の局面によれば、窒化シリコン膜を形成後の熱処理条件から、ゲート絶縁膜の端部に対応する第1の位置から低抵抗領域の端部までの第1の長さを求め、ゲート絶縁膜のエッチング条件の中から、第1の位置からゲート絶縁膜の端部に対応する第2の位置までの第2の長さが第1の長さと略等しくなるエッチング条件を選択する。次に、選択した条件でゲート電極およびゲート絶縁膜をエッチングする。これにより、ゲート電極と低抵抗領域との重なりが低減されるので、寄生容量を小さくすることができる。
上記本発明の第8の局面によれば、ゲート電極およびゲート絶縁膜をエッチングする際に使用するレジストパターンのポストベーク設定温度の中から、ゲート絶縁膜の傾斜角が所望の角度になるようなポストベーク設定温度を選択する。これにより、ゲート電極と低抵抗領域との重なりが低減されるので、寄生容量を小さくすることができる。
上記本発明の第9の局面によれば、寄生容量を低減した半導体装置を画素形成部のスイッチング素子として使用した表示装置では、設計時に寄生容量を考慮する必要がなくなるので、表示装置の高開口率化および高コントラスト化を図ることが可能になり、ひいては表示品位の向上を図ることができる。
上記本発明の第10の局面によれば、本発明の第9の局面の場合と同様に、高開口率化および高コントラスト化を図り、ひいては表示品位の向上を図ることができる。また、画素容量を形成するために、新たに有機層間膜、画素絶縁膜、および画素電極を形成する必要がないので、表示装置の製造工程が短縮されるとともに、製造コストも削減される。
<1.第1の実施形態>
本発明の第1の実施形態に係るTFTの構成およびその製造方法について、図面を参照して説明する。
本発明の第1の実施形態に係るTFTの構成およびその製造方法について、図面を参照して説明する。
<1.1 TFTの構成>
図1は、本発明の第1の実施形態に係るTFT100の構成を示す上面図および断面図であり、より詳しくは、図1(A)はTFT100の上面図であり、図1(B)は図1(A)に示す1点鎖線A-A’に沿ったTFT100の断面図である。なお、図1(A)では、見やすくするために、図1(B)に記載されているゲート絶縁膜30、ゲート電極40と半導体層20とを覆う窒化シリコン膜50、および層間絶縁膜60が省略されている。
図1は、本発明の第1の実施形態に係るTFT100の構成を示す上面図および断面図であり、より詳しくは、図1(A)はTFT100の上面図であり、図1(B)は図1(A)に示す1点鎖線A-A’に沿ったTFT100の断面図である。なお、図1(A)では、見やすくするために、図1(B)に記載されているゲート絶縁膜30、ゲート電極40と半導体層20とを覆う窒化シリコン膜50、および層間絶縁膜60が省略されている。
図1(A)および図1(B)に示すように、ガラス基板などの絶縁基板10上に、半導体層20が形成されている。半導体層20は酸化物半導体からなり、例えば膜厚50~150nmのIn-Ga-Zn-O系半導体からなる。In-Ga-Zn-O系半導体は、インジウム(In)、ガリウム(Ga)、亜鉛(Zn)の三元系酸化物であって、インジウム、ガリウムおよび亜鉛の割合(組成比)は特に限定されず、例えばIn:Ga:Zn=2:2:1、In:Ga:Zn=1:1:1、In:Ga:Zn=1:1:2などであってもよい。本明細書では、酸化物半導体として、In、GaおよびZnを1:1:1の割合で含むIn-Ga-Zn-O系半導体を用いる場合について説明する。
In-Ga-Zn-O系半導体からなる半導体層20を有するTFT100は、高移動度(a-SiTFTに比べ20倍超)および低リーク電流(a-SiTFTの100分の1未満)を示す特性を有している。このため、TFT100は、表示装置のソースドライバやゲートドライバを構成する駆動用TFTおよび各画素形成部のスイッチング素子を構成する画素用TFTとして好適に用いられる。In-Ga-Zn-O系半導体からなる半導体層20を有するTFT100を表示装置に用いることにより、表示装置の消費電力を大幅に削減することが可能になる。
In-Ga-Zn-O系半導体は、アモルファスでもよく、あるいは結晶質部分を含んでいてもよい。結晶質In-Ga-Zn-O系半導体としては、c軸が層面に概ね垂直に配向した結晶質In-Ga-Zn-O系半導体が好ましい。このような結晶質In-Ga-Zn-O系半導体の結晶構造は、例えば、特開2012-134475号公報に開示されている。参考のため、特開2012-134475号公報の開示内容の全てを本明細書に援用する。TFT100の半導体層20に、結晶質In-Ga-Zn-O系半導体を用いれば、リーク電流をより一層抑制することができる。
酸化物半導体は、In-Ga-Zn-O系半導体の代わりに、他の酸化物半導体であってもよい。例えばZn-O系半導体(ZnO)、In-Zn-O系半導体(IZO(登録商標))、Zn-Ti-O系半導体(ZTO)、Cd-Ge-O系半導体、Cd-Pb-O系半導体、CdO(酸化カドミウム)、Mg-Zn-O系半導体、In-Sn-Zn-O系半導体(例えばIn2O3-SnO2-ZnO)、In-Ga-Sn-O系半導体などを含んでいてもよい。また、半導体層20は、これらの酸化物半導体からなる複数の半導体層を積層した積層膜によって構成されていてもよい。
半導体層20上にゲート絶縁膜30が形成されている。ゲート絶縁膜30は、例えば2層の絶縁膜からなり、半導体層20側から膜厚40~60nmの酸化シリコン膜(SiO2)、膜厚300~400nmの窒化シリコン膜50を順に積層した積層膜によって構成されている。半導体層20と接する絶縁膜を酸化シリコン膜としたのは、窒化シリコン膜に含まれる水素が半導体層20に拡散して、後述するゲート電極40の下方の酸化物半導体を還元することにより、半導体層20のチャネル領域20cが消滅することを防止するためである。なお、酸化シリコン膜上に窒化シリコン膜を積層する代わりに、酸化シリコン膜上に酸化窒化シリコン膜(SiONx)を積層してもよい。
ゲート絶縁膜30上にゲート電極40が形成されている。ゲート電極40は、半導体層20の中央部において、その長手方向と直交するように延び、例えば2層の金属積層膜からなる。具体的には、ゲート電極40は、ゲート絶縁膜30側から膜厚20~50nmの窒化タンタル膜(TaN)、200~450nmのタングステン膜(W)を順に積層した積層膜によって構成されている。なお、ゲート電極40は、チタン膜(Ti)、アルミニウム膜(Al)およびチタン膜を順に積層した金属積層膜、モリブデン膜(Mo)、タンタル膜(Ta)、タングステン膜、銅膜(Cu)のいずれかからなる単層膜、または、これらの単層膜の合金膜によって構成されていてもよい。
ゲート絶縁膜30およびゲート電極40の側面のうち、少なくとも半導体層20と直交する側面はテーパー状になっており、ゲート電極40からゲート絶縁膜30にかけて連続する1つの斜面を構成している。
ゲート電極40および半導体層20上に、膜厚100~300nmの窒化シリコン膜50が形成されている。半導体層20と接している窒化シリコン膜50から水素が半導体層20に拡散し、酸化物半導体を還元してキャリアを生成する。これにより、半導体層20に低抵抗領域が形成される。このようにしてゲート電極40の両側に形成された低抵抗領域はそれぞれソース領域20sおよびドレイン領域20dになり、ゲート電極40の下方のソース領域20sとドレイン領域20dとに挟まれた領域はチャネル領域20cになる。なお、ソース領域20sおよびドレイン領域20dの拡がりを制御するために、窒化シリコン膜50の水素含有量を所定の範囲に制御する必要があるが、その詳細については後述する。
窒化シリコン膜50上に、膜厚200~400nmの酸化シリコン(SiO2)からなる層間絶縁膜60が積層されている。なお、層間絶縁膜60として、酸化シリコン膜の代わりに窒化シリコン膜を積層してもよい。
ゲート電極40を挟んでその両側に層間絶縁膜60および窒化シリコン膜50を貫通して半導体層20のソース領域20sおよびドレイン領域20dにそれぞれ到達するコンタクトホール70が開穴されている。各コンタクトホール70には、ソース領域20sおよびドレイン領域20dとそれぞれオーミック接続され、互いに遠ざかる方向(図1(B)の左右方向)に向かって延びるソース電極層80sとドレイン電極層80dが形成されている。ソース電極層80sおよびドレイン電極層80dは、例えば膜厚40~60nmのチタン膜、膜厚150~250nmのアルミニウム膜、膜厚40~60nmのチタン膜をこの順に積層した積層金属膜からなる。なお、ソース電極層80sおよびドレイン電極層80dは、チタン膜と銅膜を積層した積層膜、タングステン膜、モリブデン膜、アルミニウム膜、チタン膜、銅膜のいずれかからなる単層膜、それらの合金膜、またはそれらの積層膜によって構成されていてもよい。
<1.2 寄生容量>
図2は、寄生容量が形成されない場合のゲート電極40と半導体層20のソース領域20sとの位置関係を示すTFT100の断面図である。図3は、寄生容量が形成される場合のゲート電極40と半導体層20のソース領域20sとの位置関係を示すTFT100の断面図である。窒化シリコン膜50から半導体層20に水素55が拡散し、さらに水素55が半導体層20内に拡がることによって低抵抗領域が形成される。図2には、低抵抗領域のうちソース領域20sが示されており、ソース領域20sは位置P1まで拡がっている。なお、以下ではソース領域20sについて説明するが、ドレイン領域20dについても同様である。
図2は、寄生容量が形成されない場合のゲート電極40と半導体層20のソース領域20sとの位置関係を示すTFT100の断面図である。図3は、寄生容量が形成される場合のゲート電極40と半導体層20のソース領域20sとの位置関係を示すTFT100の断面図である。窒化シリコン膜50から半導体層20に水素55が拡散し、さらに水素55が半導体層20内に拡がることによって低抵抗領域が形成される。図2には、低抵抗領域のうちソース領域20sが示されており、ソース領域20sは位置P1まで拡がっている。なお、以下ではソース領域20sについて説明するが、ドレイン領域20dについても同様である。
図2に示す場合には、ソース領域20sの端部の位置を示す位置P1は、テーパー状に形成されたゲート絶縁膜30の側面の端部に対応する半導体層20上の位置P0と、ゲート電極40の側面の端部に対応する半導体層20上の位置P2との間にある。このため、ゲート電極40の下方の半導体層20は高抵抗領域として、TFT100のチャネル領域20cになっている。平面視においてゲート電極40とソース領域20sとの重なりの長さDは、位置P0から位置P1までの長さL1(第1の長さL1)と、位置P0から位置P2までの間の長さL2(第2の長さL2)とから、次式(1)で表される。
D=L1-L2 … (1)
この場合には、第2の長さL2は第1の長さL1よりも長いので、上式(1)により重なりの長さDは負の値になり、ソース領域20sとゲート電極40との重なりがなく、寄生容量は形成されない。しかし、ソース領域20sとゲート電極40との重なりの長さDが負の値でTFT100がオフセット状態であっても、その絶対値が0.5μm以下であれば、TFT100は正常に動作する。ただし、TFT100がオン状態のときに流れるドレイン電流(オン電流)は、重なりの長さDが正の値の場合に比べて小さくなる。
D=L1-L2 … (1)
この場合には、第2の長さL2は第1の長さL1よりも長いので、上式(1)により重なりの長さDは負の値になり、ソース領域20sとゲート電極40との重なりがなく、寄生容量は形成されない。しかし、ソース領域20sとゲート電極40との重なりの長さDが負の値でTFT100がオフセット状態であっても、その絶対値が0.5μm以下であれば、TFT100は正常に動作する。ただし、TFT100がオン状態のときに流れるドレイン電流(オン電流)は、重なりの長さDが正の値の場合に比べて小さくなる。
図3に示すように、水素がさらに拡散することによってソース領域20sの端部の位置P1がゲート電極40の側面の端部に対応する半導体層20上の位置P2よりも内側(図3の左側)になれば、第1の長さL1は第2の長さL2よりも長くなる。その結果、上式(1)から重なりの長さDは正の値になるので、平面視においてソース領域20sとゲート電極40との間で重なりが生じ、寄生容量が形成される。
ゲート電極40とソース領域20sとの重なりが生じれば、TFT100は正常に動作し、オン電流も大きくなる。しかし、重なりの長さDが0.5μmよりも大きくなれば寄生容量が大きくなりすぎる。このため、TFT100を液晶表示装置の画素形成部のスイッチング素子として使用すれば、走査信号線の駆動時の負荷が大きくなり、高速駆動が困難になる。そこで、重なりの長さDは0.5μm以下にする必要がある。また、第1の長さL1と第2の長さL2が等しい場合には、重なりの長さDが0μmになるが、TFT100は正常に動作し、オン電流の大きさも、重なりの長さDが正の値の場合と同程度である。
このように、TFT100における第1の長さL1と第2の長さL2との差を-0.5μ以上であって0.5μm以下(以下では「-0.5~0.5μm」と記載する)の範囲の値にする。すなわち絶対値が0.5μm以下にすることにより、寄生容量を生じさせなくしたり、生じた場合でもその影響をほとんどなくしたりすることができる。さらに、重なりの長さDは0μm以上であって0.5μm以下(以下では「0~0.5μm」と記載する)にすれば、オン電流が低下しないのでより好ましい。なお、本明細書では、重なりの長さDが0μmになる場合だけでなく、重なりの長さDが-0.5~0.5μmの範囲の値になる場合も含めて、第1の長さL1と第2の長さL2が略等しいという場合がある。
図4は、TFT100において重なりの長さDを0.5μmに調整する方法を説明するための断面図である。図4に示すように、ゲート絶縁膜30の側面の端部に対応する半導体層20の位置P0からソース領域20sの端部の位置P1までの第1の長さL1は、窒化シリコン膜50を成膜した後の熱処理条件によって決まる。窒化シリコン膜50の成膜後に、例えば220度で40分間のアニールをすることにより、第1の長さL1は約1.5μmになる。
また、位置P0からゲート電極の側面の端部に対応する位置P2までの第2の長さL2は、ゲート絶縁膜30の膜厚とゲート絶縁膜30の側面の傾斜角(テーパー角)とによって決まる。例えば、ゲート絶縁膜30の膜厚は上記記載から340~460nmである。第1の長さL1が約1.5μmの場合に、重なりの長さDを約0.5μmとすれば、第2の長さL2は約1μmにする必要がある。そこで、ゲート絶縁膜30の膜厚を考慮し、その側面の傾斜角が20度になるプロセス条件でエッチングしてゲート絶縁膜30を形成する。これにより、第1の長さL1を第2の長さL2よりも約0.5μmだけ長くすることができる。なお、具体的なエッチング条件は後述する。また、傾斜角(テーパー角)とは、ゲート絶縁膜30のテーパー状の側面と半導体層20の表面がなす角度をいう。
上記説明では、第1の長さL1が約1.5μm、第2の長さL2が約1μmの場合について記載した。しかし、窒化シリコン膜50の熱処理条件により第1の長さL1は0.5~2.5μmの範囲で変化するので、それに応じて第2の長さL2を0.5~2μmの範囲で変化させることにより、重なりの長さDを0~0.5μmにすることができる。また、重なりの長さDが正の値の場合だけでなく、負の値の場合であっても同様に調整することができる。このように、第1の長さL1および重なりの長さDを変更する場合には、それに応じて上述の方法で第2の長さL2を調整する。そのために、次のようなデータを予め求めておく必要がある。第1の長さL1は、窒化シリコン膜50の成膜後の熱処理工程の温度と時間によって決まるので、熱処理工程の温度および時間を変えて、熱処理条件と第1の長さL1との関係を示すデータを求めておく。第2の長さL2は、ゲート絶縁膜30の膜厚とゲート絶縁膜30の側面の傾斜角によって決まるので、ゲート絶縁膜30の膜厚と、ゲート絶縁膜30を形成する際のプロセス条件を変えて、第2の長さL2との関係を示すデータを求めておく。窒化シリコン膜50の熱処理工程の温度と時間が決まれば、これらのデータの中からゲート絶縁膜30の膜厚と、ゲート絶縁膜30を形成する際のプロセス条件とを選択することにより、重なりの長さDが所望の値になるように調整することができる。
このようにして、第2の長さL2を約1μmにするために必要なゲート電極40およびゲート絶縁膜30の側面の求めた傾斜角は約20度になる。そこで、予め準備しておいた、ゲート電極40およびゲート絶縁膜30をエッチングによって形成する際のマスクになるレジストパターンの端部の傾斜角(テーパー角)との関係の中から、ゲート絶縁膜30の側面の傾斜角が約20度になるレジストパターンの端部の傾斜角を選択し、選択した傾斜角になるポストベークの設定温度を決定する。このようにして、形成したレジストパターンをマスクにしてエッチングすることにより、重なりの長さDが約0.5μmであるようなTFT100を形成することができる。これにより、ゲート電極40と半導体層20のソース領域20sとの間の寄生容量を走査信号線の駆動に影響がない程度にまで低減したTFT100を形成することができる。
上記説明では、第1の長さL1を約1.5μm、第2の長さL2を約1μmとしたが、窒化シリコン膜50の熱処理条件により第1の長さL1は0.5~2.5μmの範囲で変化するので、それに応じて第2の長さL2を0.5~2μmの範囲で変化させることにより、重なりの長さDを0~0.5μmにすることができる。また、重なりの長さDは正の値の場合だけでなく、負の値の場合であっても同様に調整することができる。
図5は、ソース領域20sおよびドレイン領域20dと、ゲート電極40との重なりの長さDが0~0.5μmである場合のTFT100の断面図である。図5に示す各構成要素は、図1(B)に示す各構成要素と同じであるので、それらに同じ参照符号を付して説明を省略する。図5に示すように、ソース領域20sおよびドレイン領域20dと、ゲート電極40との重なりの長さDを0μm以上であって0.5μm以下にすることにより、ゲート電極40と、ソース領域20sまたはドレイン領域20dとの重なりによって生じるTFT100の寄生容量を最小にすることができる。
図6は、TFT100におけるゲート電極40と半導体層20のソース領域20sとの重なりの長さDと、寄生容量およびTFT100のチャネル領域20cの長さ(チャネル長)との関係を示す図である。図6に示すように、TFT100において、ゲート電極40とソース領域20sが全く重なっていないとき、寄生容量は“0”であり、チャネル長は“K”である。重なりの長さDが“0”以上になると、長さDに比例して寄生容量が増加し、逆にチャネル長は減少する。重なりの長さDがチャネル長の1/2である“K/2”になったとき、ソース領域20s側から延びる低抵抗領域とドレイン領域20d側から延びる低抵抗領域とがチャネル領域20cの中央で接するようになるので、寄生容量は最大値になり、チャネル長は“0”になる。
<1.3 窒化シリコン膜内の水素含有量>
半導体層20に形成されるソース領域20sおよびドレイン領域20dの拡がりは、窒化シリコン膜50から半導体層20に拡散する水素の量によって決まり、半導体層20に拡散する水素の量は、窒化シリコン膜50の水素含有量によって決まる。そこで、窒化シリコン膜50の水素含有量を評価する方法について説明する。
半導体層20に形成されるソース領域20sおよびドレイン領域20dの拡がりは、窒化シリコン膜50から半導体層20に拡散する水素の量によって決まり、半導体層20に拡散する水素の量は、窒化シリコン膜50の水素含有量によって決まる。そこで、窒化シリコン膜50の水素含有量を評価する方法について説明する。
本発明では、窒化シリコン膜50の水素含有量を昇温脱離ガス分析法(Thermal Desorption Spectroscopy:TDS分析法)によって評価する。TDS分析法は、真空中で試料(本実施形態では窒化シリコン膜)に赤外光を照射することによって試料の温度を80℃から700℃まで1℃/secの速度で昇温させながら、試料から脱離する水素ガスの分圧を四重極型質量分析計(Quadrupole Mass Spectrometer:QMS)を用いて測定する。QMSにより求めた水素ガスの分圧を公知の関係式に基づき水素分子の分子数に変換する。このようにして求めた水素分子の分子数を試料からの水素の脱離量とする。本明細書では、窒化シリコン膜50からの水素の脱離量は、電子科学株式会社製の「TDS1200」を用いて測定する。測定された水素の脱離量は、窒化シリコン膜50の水素含有量に概ね比例していると考えられるので、窒化シリコン膜50の水素含有量の目安として使用することができる。
本実施形態では、半導体層20に水素を供給する窒化シリコン膜50として、上記条件下で脱離する水素分子の分子数が1×1017~5×1017分子/cm3である膜を使用する。窒化シリコン膜50から脱離する水素分子の分子数の好ましい範囲を上記範囲とするのは以下の理由による。分子数が1×1017分子/cm3よりも少なければ、窒化シリコン膜50から半導体層20に拡散する水素の量が少なくなるので、半導体層20に形成されるソース領域20sおよびドレイン領域20dの低抵抗化が不十分となる。分子数が5×1017分子/cm3よりも多くなれば、ソース領域20sおよびドレイン領域20dの拡がりにばらつきが生じることによりTFT毎に寄生容量のばらつきが生じたり、ソース領域20sとドレイン領域20dがチャネル領域20cの中央で接することによりTFT100が常に導通状態になったりする。
本実施形態では、TSD分析法によって脱離する水素分子の分子数が1×1017~5×1017分子/cm3である窒化シリコン膜50を形成する。これにより、半導体層20に形成されるソース領域20sおよびドレイン領域20dの拡がり、すなわちゲート絶縁膜30の端部に対応する半導体層20上の位置P0からソース領域20sおよびドレイン領域20dの端部の位置P1までの長さL1をばらつきが少なくなるように制御することができる。その結果、低抵抗領域とゲート電極40との重なりの長さDを所望の長さに制御することができる。
<1.4 TFTの製造方法>
図7(A)~図7(C)および図8(A)~図8(C)はTFT100の各製造工程を示す工程断面図である。これらの工程断面図を参照して、TFT100の製造方法を説明する。図7(A)に示すように、ガラス板などの絶縁基板10上に、スパッタ法を用いてIn-Ga-Zn-O系半導体からなる膜厚50~150nmの半導体膜21を成膜する。半導体膜21上に、フォトリソグラフィ法を用いてレジストパターン(図示しない)を形成し、レジストパターンをマスクにして半導体膜21をドライエッチングし、半導体層20を形成する。
図7(A)~図7(C)および図8(A)~図8(C)はTFT100の各製造工程を示す工程断面図である。これらの工程断面図を参照して、TFT100の製造方法を説明する。図7(A)に示すように、ガラス板などの絶縁基板10上に、スパッタ法を用いてIn-Ga-Zn-O系半導体からなる膜厚50~150nmの半導体膜21を成膜する。半導体膜21上に、フォトリソグラフィ法を用いてレジストパターン(図示しない)を形成し、レジストパターンをマスクにして半導体膜21をドライエッチングし、半導体層20を形成する。
図7(B)に示すように、半導体層20を含む絶縁基板10上に、プラズマCVD(Chemical Vapor Deposition)法を用いて膜厚40~60nmの酸化シリコン膜、および膜厚300~400nmの窒化シリコン膜を順に成膜して、ゲート絶縁膜30を形成する。さらに、ゲート絶縁膜30上に、スパッタ法を用いて、膜厚が20~50nmの窒化タンタル膜、および200~450nmのタングステンム膜を順に成膜して、金属膜41を形成する。
次に、金属膜41上にフォトレジストを塗布し、フォトマスクを用いてパターニングして、金属膜41上にレジストパターン42を形成し、さらにポストベークを行う。使用するフォトレジストはノボラック系のレジストを使用し、ポストベークの設定温度を100~150℃に設定する。この条件でポストベークを行うと、レジストパターン42の端部の傾斜角は60~80度になる。なお、後述する窒化シリコン膜50の成膜後の熱処理条件によって決まる第1の長さL1と、ゲート絶縁膜30の膜厚およびゲート絶縁膜の側面の傾斜角によって決まる第2の長さL2との差が所望の長さになるように、予め求めておいたレジストパターン42の端部の傾斜角の中から最適な傾斜角を選択すれば、それに応じてポストベークの設定温度が決まる。
図7(C)に示すように、レジストパターン42をマスクとして、誘導結合方式(Inductively Coupled Plasma:ICPモード)のドライエッチング装置を用いて金属膜41を構成するタングステン膜、窒化タンタル膜を順にエッチングし、さらにゲート絶縁膜30を構成する窒化シリコン膜および酸化シリコン膜を順にエッチングする。使用するガスは六フッ化硫黄ガス(SF6)、塩素ガス(Cl2)、および酸素ガス(O2)の混合ガスを使用し、バイアスパワーを1500~4500Wとする。このとき、混合ガスの全ガス流量に占める酸素ガスの流量の割合を約40%にする。マスクとなるレジストパターン42の端部は、傾斜角が60~80度になるように形成されているので、エッチングによってレジストパターン42の端部が徐々に後退する。レジストパターン42の端部が後退するのに伴って、エッチングされる金属膜41およびゲート絶縁膜30の面積が広くなり、それらの側面はテーパー状の形状になる。このようにして、側面がテーパー状になったゲート電極40およびゲート絶縁膜30が形成される。
ゲート電極40およびゲート絶縁膜30を形成する際に、それらの側面の傾斜角を調整して、重なりの長さDを所望の値にする方法を説明する。ゲート電極40およびゲート絶縁膜30の側面の傾斜角は、レジストパターン42の端部の傾斜角によって決まり、レジストパターン42の端部の傾斜角はポストベークの設定温度によって決まるので、ポストベークの設定温度を高温にすればするほどレジストパターン42の傾斜角は小さくなる。レジストパターン42の傾斜角が小さくなればなるほど、ゲート電極40およびゲート絶縁膜30の側面の傾斜角も小さくなる。すなわち、ポストベークの設定温度を高温にすれば、ゲート電極40およびゲート絶縁膜30の側面の傾斜角が小さくなる。そこで、後述の窒化シリコン膜50を形成後の熱処理条件から第1の長さL1を予測し、重なりの長さDが所望の値になる第2の長さL2を求める。次に、エッチング後のゲート絶縁膜30の端部に対応する位置P0とゲート電極40の端部に対応する位置P2との距離が求めた第2の長さL2になるように、ポストベークの設定温度を選択する。これにより、重なりの長さDを所望の値にすることができる。
図8(A)に示すように、プラズマCVD法を用いて、少なくともゲート電極40および半導体層20上に膜厚100~300nmの窒化シリコン膜50を成膜する。このとき、窒化シリコン膜50は、TDS法により脱離する水素分子の分子数が1×1017~5×1017分子/cm3となる条件で成膜される。具体的には、例えばシランガスの流量を200~400sccm、アンモニア(NH3)ガスの流量を300~2000sccm、窒素(N2)ガスの流量を5000~10000sccmとし、RFパワーを1000~5000W、基板温度を200~400℃、圧力を500~3000mTorrとする。窒化シリコン膜50の成膜後に、窒化シリコン膜50に含まれている水素を半導体層20に拡散させ、例えば第1の長さL1を約1μmにするために、処理温度220℃、処理時間40分でアニールを行う。さらにプラズマCVD法を用いて、膜厚200~400nmの酸化シリコンからなる層間絶縁膜60を窒化シリコン膜50上に成膜する。なお、窒化シリコン膜50のアニールは、画素電極を形成する際のアニールなど、他の熱処理工程と兼ねて行うことも可能であり、その場合には製造工程の簡略化を図ることができる。
図8(B)に示すように、フォトリソグラフィ法を用いて、コンタクトホール70を形成するためのレジストパターン(図示しない)を形成し、レジストパターンをマスクにして層間絶縁膜60および窒化シリコン膜50をエッチングする。これにより、半導体層20の表面に到達するコンタクトホール70が、ゲート電極40を挟んでその両側にそれぞれ形成される。コンタクトホール70内および層間絶縁膜60上に、スパッタ法を用いて、チタン膜および銅膜を順に成膜した積層金属膜81を成膜する。
図8(C)に示すように、フォトリソグラフィ法を用いてチタン膜上にレジストパターン(図示しない)を形成し、レジストパターンをマスクとして、チタン膜、銅膜の順に積層金属膜81をドライエッチングする。これにより、層間絶縁膜60上に、コンタクトホール70を介してソース領域20sとオーミック接続されたソース電極層80sと、ドレイン領域20dとオーミック接続されたドレイン電極層80dとが形成される。ソース電極層80sとドレイン電極層80dとは、互いに遠ざかる方向(図8(C)の左右方向)に延びるように形成される。このようにして、本実施形態に係るTFT100が形成される。
<1.5 効果>
本実施形態では、ゲート絶縁膜30の端部の位置P0からソース領域20sやドレイン領域20dの端部の位置P1までの第1の長さL1と、ゲート絶縁膜30の端部の位置P0からゲート電極40の端部の位置P2までの第2の長さL2とがほぼ等しくなるように、ゲート絶縁膜30の側面の傾斜角を制御する。これにより、酸化物半導体からなる半導体層20を有するTFT100では、リーク電流を低減することができるとともに、ゲート電極40と低抵抗領域の重なりがほとんどなくなるので、寄生容量を小さくすることができる。具体的には、第1の長さL1と第2の長さL2の差の絶対値が0.5μmになるようにする。また、より好ましくは、ソース領域20sおよびドレイン領域20dとゲート電極40との重なりの長さDを0~0.5μmにする。これにより、オン電流を低下させることなく寄生容量を小さくすることができる。
本実施形態では、ゲート絶縁膜30の端部の位置P0からソース領域20sやドレイン領域20dの端部の位置P1までの第1の長さL1と、ゲート絶縁膜30の端部の位置P0からゲート電極40の端部の位置P2までの第2の長さL2とがほぼ等しくなるように、ゲート絶縁膜30の側面の傾斜角を制御する。これにより、酸化物半導体からなる半導体層20を有するTFT100では、リーク電流を低減することができるとともに、ゲート電極40と低抵抗領域の重なりがほとんどなくなるので、寄生容量を小さくすることができる。具体的には、第1の長さL1と第2の長さL2の差の絶対値が0.5μmになるようにする。また、より好ましくは、ソース領域20sおよびドレイン領域20dとゲート電極40との重なりの長さDを0~0.5μmにする。これにより、オン電流を低下させることなく寄生容量を小さくすることができる。
また、TFT100の製造工程において、第2の長さL2が、窒化シリコン膜50の成膜後の熱処理によって決まる第1の長さL1と略同じになるようなゲート絶縁膜30の側面の傾斜角を求め、予め求めておいたゲート絶縁膜30の側面の傾斜角を形成するための複数のプロセス条件の中から選択した最適なプロセス条件を用いてゲート絶縁膜30を形成する。これにより、ゲート電極40と低抵抗領域との重なりの長さDを所望の値にして、寄生容量を小さくすることができる。さらに、選択可能なプロセス条件として、ゲート電極40およびゲート絶縁膜30を形成する際のエッチングマスクとなるレジストパターン42の端部の傾斜角を変えるために、ポストベークの設定温度を選択する。これにより、ゲート絶縁膜30の側面の傾斜角を容易に制御することができる。
<2.第2の実施形態>
本発明の第2の実施形態に係る液晶表示装置200について説明する。図9は、液晶表示装置200の構成を示すブロック図である。図9に示すように、液晶表示装置200は、表示部210、表示制御回路215、走査信号線駆動回路216、およびデータ信号線駆動回路217を備えたアクティブマトリクス型の表示装置である。
本発明の第2の実施形態に係る液晶表示装置200について説明する。図9は、液晶表示装置200の構成を示すブロック図である。図9に示すように、液晶表示装置200は、表示部210、表示制御回路215、走査信号線駆動回路216、およびデータ信号線駆動回路217を備えたアクティブマトリクス型の表示装置である。
表示部210は、n本の走査信号線G1~Gn、m本のデータ信号線S1~Sm、および、(m×n)個の画素形成部220を含んでいる(ただし、mは2以上の整数、jは1以上m以下の整数)。走査信号線G1~Gnは互いに平行に配置され、データ信号線S1~Smは走査信号線G1~Gnと直交するように互いに平行に配置される。走査信号線Giとデータ信号線Sjの交点近傍には、画素形成部220が配置される。このように(m×n)個の画素形成部220は、行方向にm個ずつ、列方向にn個ずつ、2次元状に配置される。走査信号線Giはi行目に配置された画素形成部220に共通して接続され、データ信号線Sjはj列目に配置された画素形成部220に共通して接続される。
液晶表示装置200の外部からは、水平同期信号HSYNC、垂直同期信号VSYNCなどの制御信号と表示データDTが供給される。表示制御回路215は、これらの信号に基づき、走査信号線駆動回路216に対してクロック信号CK1、CK2、およびスタートパルスSTを出力し、データ信号線駆動回路217に対して制御信号SCと表示データDTを出力する。
走査信号線駆動回路216は、走査信号線G1~Gnを1本ずつ順に選択し、1行分の画素形成部220を一括して選択する。データ信号線駆動回路217は、制御信号SCと表示データDTに基づき、データ信号線S1~Smに対して表示データDTに応じた電圧を与える。これにより、表示データDTに応じた電圧が選択された1行分の画素形成部220に書き込まれる。このようにして、液晶表示装置200は表示部210に画像を表示する。
<2.1 液晶パネルの構成>
図10は、図9に示す液晶表示装置200の表示部210の構成を示す斜視図である。図10に示すように、表示部210は、2枚の基板211、212が対向するように配置され、それらの間に液晶(図示しない)が挟持されている。基板211、212の周囲は、液晶が漏れないように封止剤(図示しない)により封止されている。2枚の基板211、212はそれぞれ、複数の画素形成部220および各画素形成部220を駆動するための配線などが形成されたアクティブマトリクス基板211と、カラーフィルタなどが形成されたカラーフィルタ基板212である。
図10は、図9に示す液晶表示装置200の表示部210の構成を示す斜視図である。図10に示すように、表示部210は、2枚の基板211、212が対向するように配置され、それらの間に液晶(図示しない)が挟持されている。基板211、212の周囲は、液晶が漏れないように封止剤(図示しない)により封止されている。2枚の基板211、212はそれぞれ、複数の画素形成部220および各画素形成部220を駆動するための配線などが形成されたアクティブマトリクス基板211と、カラーフィルタなどが形成されたカラーフィルタ基板212である。
図11は、図10に示す表示部210を構成するアクティブマトリクス基板211に形成された画素形成部220の構成を示す図である。図11に示すように、各画素形成部220は、TFT100と、TFT100のドレイン電極層80dに接続された画素容量230とを含む。TFT100は、図1に示す第1の実施形態で説明したTFT100と同じ構成である。走査信号線Gにハイレベルの信号が印加されれば、TFT100はオン状態になり、データ信号線Sに与えられた画像信号が画素容量230に書き込まれ、保持される。これにより、各画素形成部220は画素容量230に保持された画像信号に応じた画像を表示する。
図12は、本実施形態に係る液晶表示装置200のアクティブマトリクス基板211に形成された画素形成部220の断面を示す断面図である。図12に示す画素形成部220に含まれるTFTは、図1に示す第1の実施形態で説明したTFT100と同じ構成であるので、図1の場合と同じ参照符号を各構成要素に付してそれらの説明を省略する。TFTのソース電極層80s、ドレイン電極層80d、およびそれらに覆われていない層間絶縁膜60上に、表面を平坦化して画素容量230を形成しやすくするために、アクリル系の有機材料からなる感光性の有機層間膜90が形成されている。有機層間膜90は、アクリル系の有機材料をスピンコートなどにより形成された膜厚1.5~3μmの絶縁膜であるため、フォトリソグラフィ法を用いて露光・現像して有機層間膜90をパターニングする。これにより、ドレイン電極層80d上の有機層間膜90が除去され、ドレイン電極層80dの表面が露出される。
有機層間膜90上に、膜厚50~150nmの共通電極231、膜厚50~250nmの画素絶縁膜232、および膜厚50~250nmの画素電極233が順に形成されている。共通電極231は、スパッタリング法によって成膜された酸化インジウム錫(ITO)、酸化インジウム亜鉛(IZO)、酸化亜鉛などからなる透明導電膜を、フォトリソグラフィ法を用いてパターニングすることにより形成される。画素絶縁膜232は、プラズマCVD法によって成膜された酸化シリコンまたは窒化シリコンからなる。画素電極233は、スパッタリング法によって成膜された酸化インジウム錫(ITO)、酸化インジウム亜鉛(IZO)、酸化亜鉛などからなる透明導電膜を、フォトリソグラフィ法を用いてパターニングすることにより形成される。画素電極233の一端は、画素絶縁膜232をパターニングする際にドレイン電極層80dを覆う画素絶縁膜232が除去され、露出されたドレイン電極層80dと電気的に接続される。これにより、データ信号線Sから与えられた画像信号はTFTを介して画素容量230に書き込まれる。このようにして、液晶表示装置200を構成するアクティブマトリクス基板211が製造される。
<2.2 効果>
酸化物半導体からなる半導体層20を有するTFTを画素形成部220のスイッチング素子として使用した液晶表示装置200では、間欠的に駆動する休止駆動が行われている。このとき、ゲート電極40とドレイン領域20dとの間に形成される寄生容量Cgdが大きい場合には、TFTをオフしたときに生じる寄生容量Cgdによる引き込みのために、画素容量230に充電された電荷による電位にばらつきが生じる。このばらつきは、観察者には表示むらとして視認されるので、表示品位が低下する。このため、従来、画素容量230と寄生容量Cgdの比率を考慮して設計していたが、高精細化の進展とともに、画素容量230が小さくなるために、寄生容量との比率を調整することが困難になり、設計の自由度が少なくなっていた。
酸化物半導体からなる半導体層20を有するTFTを画素形成部220のスイッチング素子として使用した液晶表示装置200では、間欠的に駆動する休止駆動が行われている。このとき、ゲート電極40とドレイン領域20dとの間に形成される寄生容量Cgdが大きい場合には、TFTをオフしたときに生じる寄生容量Cgdによる引き込みのために、画素容量230に充電された電荷による電位にばらつきが生じる。このばらつきは、観察者には表示むらとして視認されるので、表示品位が低下する。このため、従来、画素容量230と寄生容量Cgdの比率を考慮して設計していたが、高精細化の進展とともに、画素容量230が小さくなるために、寄生容量との比率を調整することが困難になり、設計の自由度が少なくなっていた。
しかし、第1の実施形態で説明したTFT100では、ゲート電極40と半導体層20の低抵抗領域との重なりがほとんどないので、寄生容量Cgdが小さくなる。そこで、画素形成部220のスイッチング素子としてTFT100を用いることにより、設計時に画素容量230と寄生容量Cgdとの比率を考慮する必要がなくなり、設計の自由度が大きくなる。これにより、液晶表示装置200の高開口率化、高コントラスト化を図ることができ、ひいては表示品位の向上を図ることができる。
<3.第3の実施形態>
本発明の第3の実施形態に係る液晶表示装置200および表示部210の構成は、第2の実施形態に係る液晶表示装置200および表示部210の構成とそれぞれ同じであるので、それらの図面および説明を省略する。
本発明の第3の実施形態に係る液晶表示装置200および表示部210の構成は、第2の実施形態に係る液晶表示装置200および表示部210の構成とそれぞれ同じであるので、それらの図面および説明を省略する。
図13は、本実施形態に係る液晶表示装置200のアクティブマトリクス基板211に形成された画素形成部220の断面を示す断面図である。図13に示すように、画素形成部220は、TFTと画素容量230とを含む。図13に示す画素形成部220に含まれるTFTは、半導体層20を除いて、図1に示す第1の実施形態で説明したTFT100と同じ構成であるので、図1の場合と同じ参照符号を各構成要素に付してそれらの説明を省略する。TFTの半導体層20に形成された低抵抗領域は、ドレイン領域20dとして機能するだけでなく、ドレイン電極層80dおよび画素容量230の画素電極233としても機能する。このため、ドレイン電極層80dおよび画素電極233を新たに形成しなくても、TFTのドレイン電極層80dと画素容量230の画素電極233は電気的に接続される。
本実施形態では、画素容量230の共通電極231は、窒化シリコン膜50および層間絶縁膜60を間に挟んで、半導体層20の低抵抗領域と対向するように層間絶縁膜60上に形成されている。共通電極231は、第2の実施形態の場合と同様に、スパッタリング法によって成膜された酸化インジウム錫(ITO)、酸化インジウム亜鉛(IZO)、酸化亜鉛などの酸化物導電体からなり、膜厚5~150nmの透明導電膜によって形成されている。これにより、画素容量230では、データ信号線Sから与えられた画像信号がTFT100を介して充電され、保持される。このようにして、液晶表示装置200を構成するアクティブマトリクス基板211が製造される。
<3.1 効果>
本実施形態によれば、第2の実施形態の場合と同様に、設計上の自由度が大きくなるので、液晶表示装置200の高開口率化、高コントラスト化を図ることができ、ひいては表示品位の向上を図ることができる。
本実施形態によれば、第2の実施形態の場合と同様に、設計上の自由度が大きくなるので、液晶表示装置200の高開口率化、高コントラスト化を図ることができ、ひいては表示品位の向上を図ることができる。
また、第2の実施形態の液晶表示装置200では、有機層間膜90、画素絶縁膜232、および画素電極233を形成する必要があったが、本実施形態ではこれらは不要または半導体層20を使用することが可能である。このため、本実施形態の液晶表示装置200は、製造工程が短縮されるとともに、製造コストも削減される。
本発明は、寄生容量が形成されにくいトップゲート型構造の半導体装置、および当該半導体装置を備えることにより高速駆動 および高精細の画像表示が可能な表示装置に適用される。
10 … 絶縁基板
20 … 半導体層
20s … ソース領域(低抵抗領域)
20d … ドレイン領域(低抵抗領域)
20c … チャネル領域
30 … ゲート絶縁膜
41 … 金属膜
42 … レジストパターン
40 … ゲート電極
50 … 窒化シリコン膜
55 … 水素
60 … 層間絶縁膜
80s … ソース電極層
80d … ドレイン電極層
100 … TFT(半導体装置)
200 … 液晶表示装置
220 … 画素形成部
230 … 画素容量
231 … 共通電極(第1電極)
232 … 画素絶縁膜(絶縁層)
233 … 画素電極(第2電極)
P1 … 第1の位置
P2 … 第2の位置
L1 … 第1の長さ
L2 … 第2の長さ
D … 重なりの長さ
20 … 半導体層
20s … ソース領域(低抵抗領域)
20d … ドレイン領域(低抵抗領域)
20c … チャネル領域
30 … ゲート絶縁膜
41 … 金属膜
42 … レジストパターン
40 … ゲート電極
50 … 窒化シリコン膜
55 … 水素
60 … 層間絶縁膜
80s … ソース電極層
80d … ドレイン電極層
100 … TFT(半導体装置)
200 … 液晶表示装置
220 … 画素形成部
230 … 画素容量
231 … 共通電極(第1電極)
232 … 画素絶縁膜(絶縁層)
233 … 画素電極(第2電極)
P1 … 第1の位置
P2 … 第2の位置
L1 … 第1の長さ
L2 … 第2の長さ
D … 重なりの長さ
Claims (10)
- 絶縁基板上に形成された半導体層と、
側面がテーパー状の形状であって、前記半導体層上に形成されたゲート絶縁膜と、
側面がテーパー状の形状であって、前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極を挟んで前記半導体層の両側にそれぞれ形成されたソース領域およびドレイン領域と、
前記半導体層のソース領域およびドレイン領域上に形成された窒化シリコン膜と、
前記ソース領域および前記ドレイン領域とそれぞれオーミック接続されたソース電極層およびドレイン電極層とを備える半導体装置であって、
前記ソース領域および前記ドレイン領域は、前記窒化シリコン膜に含まれる水素によって還元されることにより形成された低抵抗領域からなり、
前記低抵抗領域のうち前記ゲート絶縁膜の端部に対応する前記半導体層上の第1の位置から前記ゲート電極の下方に向かって延びる前記低抵抗領域の第1の長さと、前記第1の位置から前記ゲート電極の端部に対応する前記半導体層上の第2の位置までの第2の長さとが略等しいことを特徴とする、請求項1に記載の半導体装置。 - 前記第1の長さと前記第2の長さとの差の絶対値は、0μm以上であって0.5μm以下であることを特徴とする、請求項1に記載の半導体装置。
- 前記第1の長さは、前記第2の長さと同じ、または0.5μm以下の範囲で長いことを特徴とする、請求項1に記載の半導体装置。
- 前記半導体層は、酸化物半導体を含むことを特徴とする、請求項1に記載の半導体装置。
- 前記酸化物半導体は、酸化インジウムガリウム亜鉛であることを特徴とする、請求項4に記載の半導体装置。
- 前記酸化インジウムガリウム亜鉛は結晶性を有することを特徴とする、請求項5に記載の半導体装置。
- 絶縁基板上に形成された、酸化物半導体からなる半導体層と、
側面がテーパー状の形状であって、前記半導体層上に形成されたゲート絶縁膜と、
側面がテーパー状の形状であって、前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極を挟んで前記半導体層の両側にそれぞれ形成された低抵抗領域からなるソース領域およびドレイン領域と、
前記半導体層のソース領域およびドレイン領域上に形成された窒化シリコン膜と、
前記ソース領域および前記ドレイン領域にそれぞれオーミック接続されたソース電極層およびドレイン電極層とを備える半導体装置の製造方法であって、
前記窒化シリコン膜の成膜後の熱処理条件に基づき、前記低抵抗領域が前記ゲート絶縁膜の端部に対応する位置から前記ゲート電極の下方のチャネル領域に向かって延びる第1の長さを求めるステップと、
前記第1の長さと、前記第1の位置から前記ゲート電極の端部に対応する前記半導体層上の第2の位置までの第2の長さとが略等しくなるように、エッチングにより前記ゲート電極および前記ゲート絶縁膜を形成するためのプロセス条件を、予め求めておいた複数のプロセス条件の中から選択するステップと、
前記絶縁基板上に前記半導体層を形成するステップと、
前記半導体層上に前記ゲート絶縁膜および前記ゲート電極となる金属膜を順に成膜するステップと、
前記金属膜上にレジストパターンを形成するステップと、
前記レジストパターンをマスクとして、選択したプロセス条件に基づいて前記金属膜および前記ゲート絶縁膜をエッチングすることにより、前記ゲート電極および前記ゲート絶縁膜を形成するステップと、
前記ソース領域および前記ドレイン領域上に前記窒化シリコン膜を成膜するステップと、
前記窒化シリコン膜に含まれる水素を前記半導体層に拡散させるために熱処理をするステップとを含むことを特徴とする、半導体装置の製造方法。 - 前記複数のプロセス条件の中から前記ゲート電極および前記ゲート絶縁膜を形成するためのプロセス条件を選択するステップは、前記金属膜上に塗布されたフォトレジストをパターニングしてレジストパターンを形成するステップにおいて、予め求めておいた複数のポストベーク設定温度の中から、前記ゲート絶縁膜の側面の傾斜角を前記第1の長さに応じた角度にするために必要なポストベーク設定温度を選択するステップを含み、
前記レジストパターンを形成するステップは、
前記金属膜上にフォトレジストを塗布するステップと、
前記フォトレジストをパターニングして前記レジストパターンを形成するステップと、
前記レジストパターンを前記選択したポストベーク設定温度でポストベークするステップとを含むことを特徴とする、請求項7に記載の半導体装置の製造方法。 - 絶縁基板上に形成された複数本の走査信号線と、前記複数本の走査信号線とそれぞれ交差する複数本のデータ信号線と、前記走査信号線と前記データ信号線の交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部とを含む表示部と、前記走査信号線を順にアクティブにして選択する走査信号線駆動回路と、前記データ信号線に対して画像データに応じた電圧を印加するデータ信号線駆動回路とを備える表示装置であって、
前記表示部に形成された各画素形成部は、
請求項1に記載の半導体装置と、
前記半導体装置のオン/オフ状態を切り換えることにより前記データ信号線から与えられた前記画像データを保持する画素容量とを含み、
前記画素容量は、前記半導体装置を介して前記データ信号線と接続された第1電極、前記第1電極と対向するように配置された第2電極、および、前記第1電極と前記第2電極とによって挟まれた絶縁層からなり、前記半導体装置の上方に形成されていることを特徴とする、表示装置。 - 絶縁基板上に形成された複数本の走査信号線と、前記複数本の走査信号線とそれぞれ交差する複数本のデータ信号線と、前記走査信号線と前記データ信号線の交差点にそれぞれ対応してマトリクス状に配置された複数個の画素形成部とを含む表示部と、前記走査信号線を順にアクティブにして選択する走査信号線駆動回路と、前記データ信号線に対して画像データに応じた電圧を印加するデータ信号線駆動回路とを備える表示装置であって、
前記表示部に形成された各画素形成部は、
請求項1に記載の半導体装置と
前記半導体装置のオン/オフ状態を切り換えることにより前記データ信号線から与えられた前記画像データを保持する画素容量とを含み、
前記画素容量は、前記半導体装置を介して前記データ信号線と接続された第1電極、前記第1電極と対向するように配置された第2電極、および、前記第1電極と前記第2電極とによって挟まれた絶縁層からなり、前記第1電極は前記半導体装置のドレイン領域が形成された半導体層のうち前記ドレイン領域よりも外側に形成され、前記第2電極は前記半導体層上に積層された絶縁膜上に前記第1電極と対向するように形成されていることを特徴とする、表示装置。
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