WO2014071634A1 - 一种自对准金属氧化物薄膜晶体管器件及制造方法 - Google Patents

一种自对准金属氧化物薄膜晶体管器件及制造方法 Download PDF

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gate
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metal oxide
drain
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刘自鸿
余晓军
魏鹏
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深圳市柔宇科技有限公司
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Definitions

  • the invention belongs to the technical field of electronic devices, and in particular relates to a self-aligned metal oxide thin film transistor device and a method for fabricating the same.
  • TFT Metal oxide thin film transistor
  • the gate 101 of the TFT device is aligned with the source 102 and the drain 103 by two different masks. Manual or mechanical optical alignment is achieved. Due to factors such as the accuracy of the alignment device, this method causes a certain overlap between the source 102, the drain 103 and the gate 101, thereby generating a large gate-source parasitic capacitance (Cgs) and gate-drain parasitics. Capacitance (Cgd).
  • the cutoff frequency is inversely proportional to the parasitic capacitance
  • the larger parasitic capacitance also causes the display electrode voltage to deviate from the design requirements, requiring complex gates
  • the drive circuit compensates for the deviation, which increases the complexity of the circuit design.
  • the parasitic capacitance that cannot be precisely controlled also increases the complexity and uncertainty of the circuit design; the gate and the overlap of the source and drain cannot be precisely controlled.
  • the minimum size of the channel cannot be accurate, which limits the minimization of the channel size, making it difficult to improve the performance of the device.
  • the use of multi-layer masks in conventional devices also increases process complexity and increases cost, which is not conducive to improving production efficiency.
  • the prior art has appeared a self-aligned device, which is a device designed by a specific process to automatically align the source, the drain and the gate during the process manufacturing process, without manual or through
  • the alignment of the source, drain and gate can be achieved by mechanically optically aligning two different masks.
  • This self-aligned device is widely used in the fabrication of conventional single crystal silicon (MOSFET) transistors, but the self-aligned process of transistors in conventional silicon chips cannot be directly applied to metal oxide TFTs.
  • MOSFET single crystal silicon
  • the prior art proposes a self-aligned process of a metal oxide TFT, which uses a bottom gate metal electrode as a mask to expose from the back surface of the transparent substrate, and automatically aligns to form a source and a drain, but The accuracy of the reverse exposure is difficult to control, and the position of the source and drain relative to the gate cannot be precisely controlled.
  • the prior art also proposes another self-aligning process, that is, using the top gate as a mask, automatically aligning the source and the drain, and treating the metal oxide by Ar plasma or NH3 plasma containing more hydrogen.
  • the surface of indium gallium zinc oxide (IGZO) reduces the contact resistance of the source and drain, but the Ar plasma only partially improves the surface resistance of the source and drain regions in contact with the metal.
  • the source and drain regions are still very large, and the plasma is still plasma.
  • the body needs an extra process to increase the cost, and hydrogen can diffuse into the channel, causing the source and drain regions to extend to the channel, resulting in an increase in the overlap between the gate and the source and drain, and a large parasitic capacitance. Reduce the performance of metal oxide TFT devices.
  • the present invention is achieved by a method of fabricating a self-aligned metal oxide thin film transistor device comprising the steps of:
  • the source conductor, the drain conductor and the gate metal layer are led out to the outside of the passivation layer by conductive leads;
  • the alignment of the conductor and the drain conductor with the gate metal layer avoids overlapping of the source conductor and the drain conductor with the gate metal layer, thereby avoiding parasitic capacitance, thereby improving the operating speed of the circuit and simplifying the complexity of the circuit design; It also helps to precisely control the minimum size of the channel and effectively improve the performance of the device.
  • the process does not require the use of a multi-layer mask, which simplifies the process complexity and reduces the cost, and is beneficial to improve production efficiency; further, The method directly converts a portion of the semiconductor metal oxide layer not covered by the gate insulating layer into a source conductor and a drain conductor, effectively reducing the source conductor and Conductor electrode contact resistance, to further improve the performance of thin film transistor device.
  • FIGS. 3-1 to 3-7 are schematic structural diagrams corresponding to the manufacturing method, for convenience of description. Only parts related to the present embodiment are shown.
  • the semiconductor metal oxide layer 12 can be specifically converted into the source conductor 121 and the drain conductor 122 by the following method.
  • the height of the gate spacer 151 may be lower than the height of the gate insulating layer 13 or higher than the height of the gate insulating layer 13, thereby surrounding the gate insulating layer 13 and the side surface of the gate metal layer 14, thereby effectively preventing the hole from being in the hole.
  • the conductive material contacts the gate metal layer 14 to disable the TFT device.

Abstract

提供一种自对准金属氧化物薄膜晶体管器件及其制造方法，方法包括：在衬底（11）上制备半导体金属氧化物层（12）、栅绝缘层（13）及栅金属层（14）；去除部分栅绝缘层（13）及栅金属层（14）；在半导体金属氧化物层（12）、栅绝缘层（13）及栅金属层（14）之外设置绝缘薄膜（15）；去除部分绝缘薄膜（15），保留至少包覆于栅绝缘层（13）侧面的部分形成栅极侧墙（151）；将半导体金属氧化物层（12）未被栅绝缘层（13）覆盖的部分转化为源极导体（121）和漏极导体（122），使源极导体（121）和漏极导体（122）的内边缘与栅金属层（14）的外边缘对准。通过氢化或等离子体过程将部分半导体金属氧化物层（12）转化为源极导体（121）和漏极导体（122），减小了源极导体（121）和漏极导体（122）的接触电阻，并由于栅极侧墙（151）的存在，避免源、漏极与栅极的重叠而产生寄生电容，提高了器件的性能。

Description

一种自对准金属氧化物薄膜晶体管器件及制造方法 技术领域
本发明属于电子器件技术领域，特别涉及一种自对准金属氧化物薄膜晶体管器件及其制造方法。
 背景技术
金属氧化物薄膜晶体管(TFT)是一种可广泛用于各种电子系统的基本电路组成器件，其具有多种优势，如高电子迁移率、低温制造工艺、较高的稳定性、透明度高等等。如图1所示，在传统的TFT制造工艺中，TFT器件的栅极(Gate)101与源极(Source)102、漏极(Drain)103的对准是采用两层不同的掩膜版通过手动或者机械的光学对准方式实现的。 由于对准设备的精度等因素的限制，这种方式会导致源极102、漏极103与栅极101之间存在一定的重叠，因而产生较大的栅源寄生电容(Cgs)及栅漏寄生电容（Cgd）。 较大的寄生电容通常会降低器件的截止频率(截止频率反比于寄生电容)，从而降低电路的运行速度；并且，较大的寄生电容也导致显示电极电压偏离设计要求，从而需要复杂的栅极驱动电路来补偿偏差，增加了电路设计的复杂性；此外，无法精确控制的寄生电容也增加了电路设计的复杂性和不确定性；无法精确控制栅极和源、漏极的重叠也使沟道(Channel)的最小尺寸无法精确，进而限制了沟道尺寸的最小化，从而难以提高器件的性能。另外，传统器件中使用多层掩膜版也会增加工艺复杂度并增加成本，不利于提高生产效率。
为了解决上述问题，现有技术出现了自对准器件，它是一种通过特定的工艺设计、可以在工艺制造过程中自动将源极、漏极与栅极相对准的器件，无需手动或者通过机械光学对准两层不同掩膜版即可实现源极、漏极与栅极的对准。这种自对准器件广泛应用于传统的单晶硅芯片（MOSFET）的制造过程中，但是，传统硅芯片中的晶体管的自对准工艺却无法直接应用于金属氧化物TFT上。
为解决上述问题，现有技术提出一种金属氧化物TFT的自对准工艺，利用底栅极金属电极作为掩膜版，从透明衬底的背面曝光，自动对准形成源、漏极，但反面曝光的精度较难控制，无法精确控制源、漏极相对栅极的位置。
现有技术还提出了另一种自对准工艺，即利用顶栅极作为掩膜，自动对准形成源、漏极，并通过Ar等离子体或者含氢较多的NH3等离子体处理金属氧化物氧化铟镓锌（IGZO）的表面，以降低源、漏极的接触电阻，但是Ar等离子体只是部分改善了源、漏区与金属接触的表面电阻，源、漏区电阻仍然很大，而且等离子体需要一道额外工艺处理，增加了成本，而氢则能扩散到沟道，导致源、漏区延伸到沟道，导致栅极和源、漏极的重叠区域增大，寄生电容变大，进而减低金属氧化物TFT器件的性能。
 技术问题
本发明的目的在于提供一种自对准金属氧化物薄膜晶体管器件的制造方法，旨在解决传统方法容易导致栅极和源、漏极重叠而产生寄生电容，以及源、漏极的接触电阻较大而影响其工作性能的问题。
 技术解决方案
本发明是这样实现的，一种自对准金属氧化物薄膜晶体管器件的制造方法，包括下述步骤：
在一衬底上依次叠层制备半导体金属氧化物层、栅绝缘层及栅金属层；
去除部分所述栅绝缘层及栅金属层，保留预设宽度的栅绝缘层及栅金属层；
在所述半导体金属氧化物层、栅绝缘层及栅金属层的外表面设置绝缘薄膜；
去除部分所述绝缘薄膜，保留至少包覆于所述栅绝缘层侧面的绝缘薄膜，形成栅极侧墙；
将所述半导体金属氧化物层未被所述栅绝缘层覆盖的部分转化为源极导体和漏极导体，使所述源极导体和漏极导体的内边缘与所述栅金属层的外边缘对准。
本发明的另一目的在于提供一种自对准金属氧化物薄膜晶体管器件，包括衬底及设置于所述衬底之上的源极导体、漏极导体和半导体层，在所述半导体层之上依次设有栅绝缘层以及栅金属层，在所述衬底之上还设有用于包封所述源极导体、漏极导体、栅绝缘层以及栅金属层的钝化层；
所述源极导体、漏极导体及栅金属层通过导电引线引出至所述钝化层之外；
至少在所述栅绝缘层的侧面包覆有绝缘的栅极侧墙，所述源极导体和漏极导体的内边缘与所述栅金属层的外边缘对准。
 有益效果
本发明在栅绝缘层（和栅金属层）的周围设置绝缘的栅极侧墙，将所述半导体金属氧化物层未被所述栅绝缘层覆盖的部分转化为源极导体和漏极导体，由于栅极侧墙的存在，在将半导体金属氧化物层转化为源极导体和漏极导体的过程中，可以避免源极导体和漏极导体过度转化而延伸到沟道中，进而实现了源极导体和漏极导体与栅金属层的对准，避免了源极导体和漏极导体与栅金属层重叠，进而避免产生寄生电容，从而提高了电路的运行速度，简化了电路设计的复杂性；并有利于精确控制沟道的最小尺寸，有效提高器件的性能；并且，该工艺不需使用多层掩膜版，也简化了工艺复杂度并降低了成本，有利于提高生产效率；进一步的，该方法直接将未被所述栅绝缘层覆盖的部分半导体金属氧化物层转化为源极导体和漏极导体，有效的减小了源极导体和漏极导体的接触电阻，进一步提高了薄膜晶体管器件的性能。
 附图说明
图1是现有金属氧化物薄膜晶体管器件的结构示意图；
图2是本发明实施例提供的自对准金属氧化物薄膜晶体管器件的制造方法流程图；
图3-1至图3-7是本发明实施例提供的自对准金属氧化物薄膜晶体管器件的制造方法中各步骤对应的结构示意图。
 本发明的实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
以下结合具体实施例对本发明的具体实现进行详细描述：
图2示出了本发明实施例提供的自对准金属氧化物薄膜晶体管器件的制造方法流程图，图3-1~3-7示出了与该制造方法相对应的结构示意图，为了便于说明，仅示出了与本实施例相关的部分。
如图2，该方法包括下述步骤：
在步骤S101中，在一衬底11上依次叠层制备半导体金属氧化物层12、栅绝缘层13及栅金属层14；如图3-1。
在本实施例中，可以制作衬底，或直接选取成型的衬底，然后在衬底之上沉积半导体金属氧化物层，具体可以是氧化铟镓锌In-Ga-Zn-O (IGZO)层，待半导体金属氧化物层成型后，在其表面沉积栅绝缘层及栅金属层。
进一步的，在设置好衬底之后，可以先在衬底的表面敷设一层保护层，然后再设置半导体金属氧化物层。
在步骤S102中，去除部分栅绝缘层13及栅金属层14，保留预设宽度的栅绝缘层13及栅金属层14；如图3-2。
在本实施例中，可以根据预先设计好的栅金属层14的宽度对栅绝缘层13和栅金属层14进行加工，去除两侧的部分，保留中间部分，保留的栅绝缘层13和栅金属层14的宽度等于预设的栅金属层14的宽度。
在步骤S103中，在半导体金属氧化物层12、栅绝缘层13及栅金属层14的外表面设置绝缘薄膜15；如图3-3。
在步骤S104中，去除部分绝缘薄膜15，保留至少包覆于栅绝缘层13侧面的绝缘薄膜，形成栅极侧墙151；如图3-4。
在步骤S105中，将半导体金属氧化物层12未被栅绝缘层13覆盖的部分转化为源极导体121和漏极导体122，使源极导体121和漏极导体122的内边缘与栅金属层14的外边缘对准。如图3-5。
在本实施例中，具体可以通过下述方法将半导体金属氧化物层12转化为源极导体121和漏极导体122。
作为第一种方法，可以在衬底11之上沉淀氢化的钝化层16，如氢化的氮化硅等，通过氢化过程将半导体金属氧化物层12未被栅绝缘层13覆盖的部分转化为源极导体121和漏极导体122。
作为第二种方法，可以通过等离子体过程将半导体金属氧化物层12未被栅绝缘层13覆盖的部分转化为源极导体121和漏极导体122，然后再淀积一钝化层16，将衬底11之上的结构密封。
在本实施例中，为了避免源极导体121和漏极导体122与栅金属层14发生重叠，该方法在半导体金属氧化物层12、栅绝缘层13及栅金属层14的外表面设置一层绝缘薄膜15，然后去除部分绝缘薄膜，将包覆于栅绝缘层13或者栅绝缘层13和栅金属层14侧面的绝缘薄膜15保留，保留的部分形成一栅极侧墙151。然后，可以在衬底11之上沉淀氢化的钝化层16，通过氢化过程将半导体金属氧化物层12直接转化为导体，进而将半导体金属氧化物层12未被栅绝缘层13覆盖的部分转化为源极导体121和漏极导体122，由于栅极侧墙151的存在，氢不会扩散到栅绝缘层13正下方的沟道123中，进而使源极导体121和漏极导体122的内边缘与栅金属层14的外边缘对齐，实现源极导体121、漏极导体122与栅金属层14对准。或者，还可以通过等离子体的方式将半导体金属氧化物层12未被栅绝缘层13覆盖的部分转化为源极导体121和漏极导体122，同样由于栅极侧墙151的存在，保证了源极导体121和漏极导体122不会与栅金属层14重叠。本实施例具体可以通过合理设计绝缘薄膜15的厚度使源极导体121和漏极导体122恰好与栅金属层14对准。
进一步的，该方法还可以包括下述步骤：
将栅金属层14、源极导体121及漏极导体122通过导电引线17引出至钝化层16之外。如图3-6、3-7。
在本实施例中，具体可以通过下述方法将源极导体121、漏极导体122及栅金属层14引出。首先，自钝化层16的上表面向栅金属层14、源极导体121及漏极导体122分别开孔18；然后，向孔18中注入导电材料，进而形成导电引线17，将栅金属层14、源极导体121及漏极导体122引出。当然，该方法仅是一种可行的实现方式，本发明不仅局限于该方法。
进一步的，在步骤S104中，保留的绝缘薄膜15可以仅将栅绝缘层13的部分或全部侧面包围，只要使栅极侧墙151能够限制氢扩散到沟道即可。当然，优选的，还可以将栅绝缘层13的全部侧面及栅金属层14的部分或全部侧面包围，这样将栅金属层14的侧面包围也可以更好的保证导电引线17与栅金属层14之间绝缘。
本发明在栅绝缘层13（和栅金属层14）的周围设置绝缘的栅极侧墙151，并在栅金属层14、栅绝缘层13及半导体金属氧化物层12之外封装氢化的钝化层16，通过氢化过程将未被栅绝缘层13覆盖的部分半导体金属氧化物层12直接转化为源极导体121和漏极导体122，或通过等离子体过程将未被栅绝缘层13覆盖的部分半导体金属氧化物层12直接转化为源极导体121和漏极导体122再沉积钝化层16，由于栅极侧墙151的存在，使源极导体121和漏极导体122与栅金属层14实现了对准，避免源极导体121和漏极导体122与栅金属层14重叠，进而避免产生寄生电容，从而提高了电路的运行速度，并且简化了电路设计的复杂性；另外，有利于精确控制沟道123的最小尺寸，有效提高器件的性能；并且，该工艺不需使用多层掩膜版，也简化了工艺复杂度并降低了成本，有利于提高生产效率；进一步的，该方法直接将未被栅绝缘层13覆盖的半导体金属氧化物层12转化为源极导体121和漏极导体122，有效的减小了源极导体121和漏极导体122的接触电阻，进一步提高了薄膜晶体管器件的性能。
本发明进一步提供一种自对准金属氧化物薄膜晶体管器件，如图3-7，该器件主要包括衬底11及设置于衬底11之上的源极导体121和漏极导体122和半导体金属氧化物层123，在半导体金属氧化物层123之上依次设有栅绝缘层13以及栅金属层14，在源极导体121、漏极导体122、栅绝缘层13以及栅金属层14之外包封有钝化层16。其中，至少在栅绝缘层13的侧面包覆有绝缘的栅极侧墙151，且源极导体121和漏极导体122的内边缘与栅金属层14的外边缘对齐。另外，源极导体121、漏极导体122及栅金属层14均通过导电引线17引出至钝化层16之外。
该器件可通过本发明提供的制造方法获得，结合上述的制造方法，源极导体121和漏极导体122由上述方法中的半导体金属氧化物层12直接转化而成，具体可以是通过在衬底11之上沉积氢化的钝化层16，通过氢化作用将半导体金属氧化物层12直接转化而成，还可以是通过等离子体过程转化而成。其中，半导体金属氧化物层12未被栅绝缘层13覆盖的部分被转化为源极导体121和漏极导体122，而栅绝缘层13下方的部分未被转化，直接作为半导体金属氧化物沟道层。栅极侧墙151则是通过在栅金属层14、栅绝缘层13和半导体金属氧化物层12之上设置绝缘薄膜15并进行再次加工得到的，其至少可以将栅绝缘层13的侧面包围。
同上所述，由于栅极侧墙151的存在，实现了源极导体121、漏极导体122和栅金属层14的对准，并避免产生寄生电容，也由于源极导体121和漏极导体122是由半导体金属氧化物层12直接转化而来的，也减小了源极导体121和漏极导体122的接触电阻，因此该自对准金属氧化物薄膜晶体管器件的性能得以大幅度改善，并且其制造成本得以降低，生产效率更高。
进一步的，可以在钝化16上开设三个孔18，使其分别通向源极导体121、漏极导体122及栅金属层14，并向孔18中填充导电材料，以将源极导体121、漏极导体122及栅金属层14引出。
进一步的，栅极侧墙151的高度可以低于栅绝缘层13的高度，也可以高于栅绝缘层13的高度，进而将栅绝缘层13和栅金属层14的侧面包围，有效防止孔中的导电材料与栅金属层14接触而使TFT器件失效。
可以理解，以上仅对自对准金属氧化物薄膜晶体管器件的主体结构进行了说明，该器件还可以包括其他常规的功能结构，本发明不再赘述。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (13)

  1. 一种自对准金属氧化物薄膜晶体管器件的制造方法，其特征在于，包括下述步骤：
    在一衬底上依次叠层制备半导体金属氧化物层、栅绝缘层及栅金属层；
    去除部分所述栅绝缘层及栅金属层，保留预设宽度的栅绝缘层及栅金属层；
    在所述半导体金属氧化物层、栅绝缘层及栅金属层的外表面设置绝缘薄膜；
    去除部分所述绝缘薄膜，保留至少包覆于所述栅绝缘层侧面的绝缘薄膜，形成栅极侧墙；
    将所述半导体金属氧化物层未被所述栅绝缘层覆盖的部分转化为源极导体和漏极导体，使所述源极导体和漏极导体的内边缘与所述栅金属层的外边缘对准。
  2. 如权利要求1所述的制造方法，其特征在于，将所述半导体金属氧化物层未被所述栅绝缘层覆盖的部分转化为源极导体和漏极导体的步骤具体为：
    在所述衬底之上沉淀氢化的钝化层，通过氢化过程将所述半导体金属氧化物层未被所述栅绝缘层覆盖的部分转化为源极导体和漏极导体。
  3. 如权利要求1所述的制造方法，其特征在于，将所述半导体金属氧化物层未被所述栅绝缘层覆盖的部分转化为源极导体和漏极导体的步骤具体为：
    通过等离子体过程将所述半导体金属氧化物层未被所述栅绝缘层覆盖的部分转化为源极导体和漏极导体，然后淀积钝化层。
  4. 如权利要求2或3所述的制造方法，其特征在于，所述制造方法还包括：将所述栅金属层、源极导体及漏极导体通过导电引线引出至所述钝化层之外。
  5. 如权利要求4所述的制造方法，其特征在于，将所述栅金属层、源极导体及漏极导体通过导电引线引出至所述钝化层之外的步骤具体为：
    自所述钝化层的上表面向所述栅金属层、源极导体及漏极导体分别开孔；
    向所述孔中注入导电材料，将所述栅金属层、源极导体及漏极导体引出。
  6. 如权利要求1至3、5任一项所述的制造方法，其特征在于，所述栅极侧墙包覆于所述栅绝缘层的部分侧面。
  7. 如权利要求1至3、5任一项所述的制造方法，其特征在于，所述栅极侧墙包覆于所述栅绝缘层的全部侧面及栅金属层的部分或全部侧面。
  8. 如权利要求1至3、5任一项所述的制造方法，其特征在于，在所述衬底上依次叠层制备半导体金属氧化物层、栅绝缘层及栅金属层之前，进行下述步骤：
    在衬底之上设置一保护层。
  9. 一种自对准金属氧化物薄膜晶体管器件，其特征在于，包括衬底及设置于所述衬底之上的源极导体、漏极导体和半导体层，在所述半导体层之上依次设有栅绝缘层以及栅金属层，在所述衬底之上还设有用于包封所述源极导体、漏极导体、栅绝缘层以及栅金属层的钝化层；
    所述源极导体、漏极导体及栅金属层通过导电引线引出至所述钝化层之外；
    至少在所述栅绝缘层的侧面包覆有绝缘的栅极侧墙，所述源极导体和漏极导体的内边缘与所述栅金属层的外边缘对准。
  10. 如权利要求9所述的自对准金属氧化物薄膜晶体管器件，其特征在于，在所述源极导体和漏极导体之间具有半导体金属氧化物沟道层。
  11. 如权利要求9所述的自对准金属氧化物薄膜晶体管器件，其特征在于，自所述钝化层的上表面向所述源极导体、漏极导体及栅金属层开设有孔，所述孔中填充有导电材料，用于将所述源极导体、漏极导体及栅金属层引出。
  12. 如权利要求9、10或11所述的自对准金属氧化物薄膜晶体管器件，其特征在于，所述栅极侧墙将所述栅绝缘层的部分侧面包覆。
  13. 如权利要求9、10或11所述的自对准金属氧化物薄膜晶体管器件，其特征在于，所述栅极侧墙将所述栅绝缘层的全部侧面及栅金属层的部分或全部侧面包覆。
PCT/CN2012/084466 2012-11-12 2012-11-12 一种自对准金属氧化物薄膜晶体管器件及制造方法 WO2014071634A1 (zh)

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