KR101970540B1 - 유기 발광 표시 장치 및 이의 제조 방법 - Google Patents
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Abstract
유기 발광 표시 장치는 베이스 기판 상에 배치되고, 반도체 활성층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터와, 상기 드레인 전극에 접속하는 제1 전극, 상기 제1 전극 상에 배치되는 유기막, 상기 유기막 상에 배치되는 제2 전극을 포함하는 유기 발광 소자를 포함하며, 상기 드레인 전극의 면적은 상기 제1 전극의 면적보다 크다.
Description
본 발명은 유기 발광 표시 장치 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 표시 품질이 향상된 유기 발광 표시 장치 및 이의 제조 방법에 관한 것이다.
일반적으로 유기 발광 표시 장치는 화소 정의막에 의하여 일부가 노출된 애노드 전극 상에 유기막이 배치되며, 상기 유기막 상에 캐소드 전극이 배치된 구조를 가진다. 상기 유기 발광 표시 장치는 상기 애노드 전극 및 상기 캐소드 전극으로부터 각각 정공(hole) 및 전자(electron)를 상기 유기막으로 주입시키며, 상기 유기막에서는 주입된 전자와 정공이 재결합하여 여기자(exciton)를 생성한다. 상기 여기자는 여기 상태(excited state)로부터 기저(ground) 상태로 떨어질 때 방출되는 에너지를 광의 형태로 방출한다.
최근에는 상기 유기 발광 표시 장치가 풀 컬러를 구현하는 상기 유기막을 프린팅하는 기술이 연구되고 있다. 그러나, 상기 프린팅에 의해 형성되는 상기 유기막은 에지 영역의 두께가 중심부의 두께보다 클 수 있다. 따라서, 상기 유기 발광 표시 장치는 각 화소에서 상기 에지 영역의 발광 특성 및 상기 중심부의 발광 특성이 서로 다를 수 있으며, 불균일한 광을 출사시킨다. 따라서, 상기 유기 발광 표시 장치의 표시 품질이 저하될 수 있다.
본 발명의 일 목적은 표시 품질이 향상된 유기 발광 표시 장치를 제공하는 데에 있다.
본 발명의 다른 목적은 상기 유기 발광 표시 장치의 제조 방법을 제공하는 데에 있다.
상술한 본 발명의 일 목적을 달성하기 위한 유기 발광 표시 장치는 베이스 기판 상에 배치되고, 반도체 활성층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터와, 상기 드레인 전극에 접속하는 제1 전극, 상기 제1 전극 상에 배치되는 유기막, 상기 유기막 상에 배치되는 제2 전극을 포함하는 유기 발광 소자를 포함하며, 상기 드레인 전극의 면적은 상기 제1 전극의 면적보다 크다.
상기 제1 전극이 상기 드레인 전극에 접속하는 영역에 대응하는 유기막의 두께는 상기 제1 전극이 상기 드레인 전극에 접속하지 않는 영역에 대응하는 유기막의 두께보다 작을 수 있다.
상기 드레인 전극은 광을 반사시킬 수 있다.
또한, 본 발명의 일 목적을 달성하기 위한 상기 유기 발광 표시 장치는 베이스 기판 상에 배치되고, 소스 영역 및 드레인 영역을 포함하는 반도체 활성층과, 상기 반도체 활성층과 절연되는 게이트 전극과, 상기 소스 영역에 접속하는 소스 전극 및 상기 드레인 영역에 접속하는 드레인 전극과, 상기 드레인 전극을 노출시키는 제1 개구부를 구비하는 보호막과, 상기 드레인 전극과 접속하고, 상기 제1 개구부 내부 및 상기 보호막 상에 배치되는 제1 전극과, 상기 제1 전극을 노출시키며, 오픈된 영역의 면적이 상기 제1 개구부에 의하여 오픈된 영역의 면적보다 큰 제2 개구부를 구비하는 화소 정의막과, 상기 제1 전극 상에 배치되는 유기막과, 상기 유기막 상에 배치되는 제2 전극을 포함한다.
상기 화소 정의막의 표면은 발액 특성을 가질 수 있다.
또한, 본 발명의 다른 목적을 달성하기 위한 상기 유기 발광 표시 장치의 제조 방법은 베이스 기판 상에 배치되고, 반도체 활성층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터를 형성하는 단계, 상기 박막 트랜지스터를 커버하고, 상기 드레인 전극을 노출시키는 개구부를 구비하는 보호막을 형성하는 단계, 및 상기 드레인 전극과 접속하는 제1 전극, 상기 제1 전극 상에 배치되는 유기막, 상기 유기막 상에 배치되는 제2 전극을 포함하는 유기 발광 소자를 형성하는 단계를 포함하고, 상기 드레인 전극의 면적은 상기 제1 전극의 면적보다 클 수 있다.
또한, 본 발명의 다른 목적을 달성하기 위한 상기 유기 발광 표시 장치의 제조 방법은 베이스 기판 상에 반도체 활성층을 형성하는 단계, 상기 반도체 활성층과 절연되는 게이트 전극을 형성하는 단계, 상기 반도체 활성층의 소스 영역 및 드레인 영역에 접속하는 소스 전극 및 드레인 전극을 형성하는 단계, 상기 드레인 전극을 노출시키는 제1 개구부를 구비하는 보호막을 형성하는 단계, 상기 드레인 전극과 접속하고, 상기 제1 개구부 내부 및 상기 보호막 상에 배치되는 제1 전극을 형성하는 단계, 상기 제1 전극을 노출시키며, 오픈된 영역의 면적이 상기 제1 개구부에 의하여 오픈된 영역의 면적보다 큰 제2 개구부를 구비하는 화소 정의막을 형성하는 단계, 상기 제1 전극 상에 배치되는 유기막을 형성하는 단계, 및 상기 유기막 상에 배치되는 제2 전극을 형성하는 단계를 포함한다.
상기 화소 정의막을 표면 처리하여 상기 화소 정의막의 표면이 발액 특성을 가지도록 하는 단계를 더 포함할 수 있다.
상술한 바와 같은 본 발명의 유기 발광 표시 장치 및 이의 제조 방법은 하나의 각 화소에서 균일한 광이 출사될 수 있도록 한다. 따라서, 상기 유기 발광 표시 장치의 표시 품질이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 기판이 적용된 평판 표시 장치를 설명하기 위한 개념 회로도이다.
도 2는 도 1의 어느 하나 화소를 설명하기 위한 평면도이다.
도 3은 도 2의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.
도 4 내지 도 9는 도 1 내지 도 3에 도시된 유기 발광 표시 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 2는 도 1의 어느 하나 화소를 설명하기 위한 평면도이다.
도 3은 도 2의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.
도 4 내지 도 9는 도 1 내지 도 3에 도시된 유기 발광 표시 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 기판이 적용된 평판 표시 장치를 설명하기 위한 개념 회로도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 기판(DS)은 액정 표시 장치 및 유기 전계 발광 표시 장치와 같은 평판 표시 장치에 사용 가능하다. 본 실시예에서는 상기 표시 기판(DS)이 상기 유기 전계 발광 표시 장치에 적용되는 경우를 예로서 설명한다.
상기 유기 전계 발광 표시 장치는, 영상을 표시하기 위한 표시부(10)을 구비하는 표시 기판(DS), 스캔 드라이브(scan drive, 20) 및 데이터 드라이브(data drive, 30)를 포함할 수 있다.
상기 스캔 드라이브(20) 및 상기 데이터 드라이브(30)는 각각 신호 배선들과 접속되어 상기 표시부(10)와 전기적으로 연결될 수 있다. 여기서, 상기 신호 배선은 스캔 라인(SL1, SL2, SLn), 데이터 라인(DL1, DL2, DLm) 및 전원 공급 라인(VL)을 포함하며, 어느 하나의 신호 배선은 타 신호 배선과 교차할 수 있다.
이를 보다 상세히 설명하면, 상기 스캔 드라이브(20)는 다수의 상기 스캔 라인(SL1, SL2, SLn)들에 의해 상기 표시부(10)와 전기적으로 연결될 수 있다. 상기 스캔 드라이브(20)는 상기 스캔 라인(SL1, SL2, SLn)들을 통해 상기 표시부(10)로 스캔 신호를 보낼 수 있다. 상기 스캔 라인(SL1, SL2, SLn)들은 상기 표시 기판(DS) 상에서 일 방향, 예를 들면, 제1 방향으로 연장될 수 있다.
상기 데이터 드라이브(30)는 상기 표시 기판(DS)의 패드 영역(PA)에 배치되느 패드(미도시)를 통하여 상기 데이터 라인(DL1, DL2, DLm)들에 전기적으로 연결된다. 따라서, 상기 데이터 드라이브(30)는 다수의 상기 데이터 라인(DL1, DL2, DLm)들에 의해 상기 표시부(10)와 전기적으로 연결될 수 있다. 상기 데이터 드라이브(30)는 상기 데이터 라인(DL1, DL2, DLm)들을 통해 상기 표시부(10)로 데이터 신호를 보낼 수 있다.
상기 데이터 라인(DL1, DL2, DLm)들은 상기 스캔 라인(SL1, SL2, SLn)들과 다른 방향, 예를 들면, 제2 방향으로 연장되어 상기 스캔 라인(SL1, SL2, SLn)과 교차할 수 있다. 상기 데이터 라인(DL1, DL2, DLm)들 및 상기 스캔 라인(SL1, SL2, SLn)들은 서로 교차할 수 있다.
상기 전원 공급 라인(VL)들은 상기 표시부(10)로 전원을 인가할 수 있다. 상기 전원 공급 라인(VL)들은 상기 데이터 라인(DL1, DL2, DLm)들 및 상기 스캔 라인(SL1, SL2, SLn)들과 서로 교차할 수 있다.
상기 표시부(10)는 다수의 화소(PX)들을 포함할 수 있다. 각 화소(PX)는 상기 데이터 라인(DL1, DL2, DLm)들 중 대응되는 데이터 라인, 상기 스캔 라인(SL1, SL2, SLn)들 중 대응되는 스캔 라인, 및 상기 전원 공급 라인(VL)들 중 대응되는 전원 공급 라인(VL)과 각각 전기적으로 연결될 수 있다. 상기 각 화소(PX)는 스위칭 박막 트랜지스터(TRs), 구동 박막 트랜지스터(TRd), 캐패시터(C) 및 유기 발광 소자(OLED)를 포함할 수 있다.
상기 스위칭 박막 트랜지스터(TRs) 및 상기 구동 박막 트랜지스터(TRd)는 상기 스캔 라인(SL1, SL2, SLn)들 및 상기 데이터 라인(DL1, DL2, DLm)들 중 대응하는 상기 스캔 라인 및 상기 데이터 라인에 접속한다. 상기 스위칭 박막 트랜지스터(TRs) 및 상기 구동 박막 트랜지스터(TRd)는 반도체 활성층, 상기 반도체 활성층에 절연된 게이트 전극, 및 상기 반도체 활성층에 접속하는 소스 전극 및 드레인 전극을 구비한다.
한편, 상기 유기 전계 발광 표시 장치의 구동을 간략하게 설명하면, 상기 스캔 드라이브(20)로부터 스캔 신호가, 상기 데이터 드라이브(30)로부터 데이터 신호가 상기 스캔 라인(SL1, SL2, SLn)들 및 상기 데이터 라인(DL1, DL2, DLm)들을 따라 상기 각 화소(PX)로 전달된다. 상기 스캔 신호 및 상기 데이터 신호를 받는 상기 각 화소(PX)의 스위칭 박막 트랜지스터(TRs)는 상기 구동 박막 트랜지스터(TRd)를 온/오프할 수 있다. 상기 구동 박막 트랜지스터(TRd)는 상기 데이터 신호에 따른 구동 전류를 상기 유기 발광 소자(OLED)에 공급한다. 상기 구동 전류를 공급받은 유기 발광 소자(OLED)는 상기 구동 전류를 이용하여 광을 생성할 수 있다.
한편, 상기 데이터 신호를 일정기간 저장하기 위한 캐패시터(C)가 상기 스위칭 박막 트랜지스터(TRs)의 상기 드레인 전극 및 상기 구동 박막 트랜지스터(TRd)의 상기 게이트 전극 사이에 연결되어 위치한다. 상기 캐패시터(C)에 저장된 데이터 신호는 상기 스위칭 박막 트랜지스터(TRs)가 오프된 상태에서도 상기 구동 박막 트랜지스터(TRd)의 상기 게이트 전극에 일정한 데이터 신호를 인가할 수 있다.
상세하게 도시되어 있지는 않지만, 상기 유기 전계 발광 표시 장치는 상기 구동 박막 트랜지스터의 문턱 전압을 보상하기 위하여, 추가적으로 다수의 박막 트랜지스터들 및 캐패시터들을 더 포함할 수 있다.
이하, 도 2 및 도 3을 이용하여 상기 표시 기판(DS)의 구조를 보다 구체적으로 설명하며, 상기 표시 기판(DS)에서 상기 스위칭 박막 트랜지스터(TRs), 상기 구동 박막 트랜지스터(TRd) 및 상기 유기 발광 소자(OLED)가 배치되는 방향을 "상부"로 가정하여 설명한다.
도 2는 도 1의 어느 하나 화소를 설명하기 위한 평면도이며, 도 3은 도 2의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.
도 2 및 도 3을 참조하면, 상기 표시 기판(DS)의 상기 각 화소(PX)는 상기 데이터 라인(DL1, DL2, DLm)들 중 대응되는 데이터 라인, 상기 스캔 라인(SL1, SL2, SLn)들 중 대응되는 스캔 라인, 및 상기 전원 공급 라인(VL)들 중 대응되는 전원 공급 라인(VL)과 각각 전기적으로 연결될 수 있다. 또한, 상기 각 화소(PX)는 스위칭 박막 트랜지스터(TRs), 구동 박막 트랜지스터(TRd), 상기 스위칭 박막 트랜지스터(TRs) 및 상기 구동 박막 트랜지스터(TRd)에 전기적으로 접속하는 캐패시터(C), 및 상기 유기 발광 소자(OLED)를 포함할 수 있다.
이하에서는 제1 스캔 라인(SL1) 및 제1 데이터 라인(DL1)에 접속하는 화소(PX)를 예로서 설명한다.
상기 스위칭 박막 트랜지스터(TRs) 및 상기 구동 박막 트랜지스터(TRd)는 상기 제1 스캔 라인(SL1) 및 상기 제1 데이터 라인(DL1)에 접속한다. 상기 스위칭 박막 트랜지스터(TRs) 및 상기 구동 박막 트랜지스터(TRd)는 반도체 활성층(SA), 상기 반도체 활성층(SA)에 절연된 게이트 전극(GE), 및 상기 반도체 활성층(SA)에 접속하는 소스 전극(SE) 및 드레인 전극(DE)을 구비한다.
이를 보다 상세히 설명하면, 상기 스위칭 박막 트랜지스터(TRs) 및 상기 구동 박막 트랜지스터(TRd)는 광 투과가 가능한 유리 또는 투명 플라스틱 재질의 베이스 기판(100) 상에 배치된 반도체 활성층(SA), 상기 반도체 활성층(SA)에 절연된 게이트 전극(GE), 및 상기 반도체 활성층(SA)에 접속하는 소스 전극(SE) 및 드레인 전극(DE)을 구비한다.
상기 반도체 활성층(SA)은 비정질 실리콘(a-Si), 다결정 실리콘(p-Si) 및 산화물 반도체 중 어느 하나를 포함할 수 있다. 또한, 상기 반도체 활성층(SA)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 접속하는 영역은 불순물이 도핑 또는 주입된 소스 영역 및 드레인 영역일 수 있으며, 상기 소스 영역 및 상기 드레인 영역 사이의 영역은 채널 영역일 수 있다. 여기서, 상기 산화물 반도체는 Zn, In, Ga, Sn 및 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 산화물 반도체는 IGZO(Indium-Gallium-Zinc Oxide)를 포함할 수 있다.
한편, 도면 상에는 도시하지 않았으나, 상기 반도체 활성층(SA)이 산화물 반도체를 포함하는 경우, 상기 산화물 반도체 활성층(SA)의 상부 및 하부에 상기 산화물 반도체 활성층(SA)으로 유입되는 광을 차단하기 위한 광 차단막을 배치할 수도 있다.
상기 반도체 활성층(SA) 및 상기 베이스 기판(100) 사이에는 버퍼층(110)이 배치될 수 있다. 상기 버퍼층(110)은 실리콘 산화막 및 실리콘 질화막 중 어느 하나일 수 있으며, 상기 실리콘 산화막 및 상기 실리콘 질화막을 포함하는 다중막 구조일 수 있다. 상기 버퍼층(110)은 상기 스위칭 박막 트랜지스터(TRs), 상기 구동 박막 트랜지스터(TRd) 및 상기 유기 발광 소자(OLED)로 불순물이 확산되는 것을 방지하고, 수분 및 산소의 침투를 방지한다. 또한, 상기 버퍼층(110)은 상기 베이스 기판(100)의 표면을 평탄화할 수 있다.
상기 반도체 활성층(SA) 및 상기 베이스 기판(100) 상에는 상기 반도체 활성층(SA)을 커버하여, 상기 반도체 활성층(SA) 및 상기 게이트 전극(GE)을 절연시키는 게이트 절연막(120)이 배치된다. 상기 게이트 절연막(120)은 실리콘 산화물(SiO2) 및 실리콘 질화물(SiNx) 중 적어도 하나를 포함한다.
상기 게이트 절연막(120)의 상에는 일방향으로 연장된 상기 제1 스캔 라인(SL1) 및 제1 캐패시터 전극(C1)이 배치된다. 상기 제1 스캔 라인(SL1)의 일부는 상기 화소(PX)로 연장되어 상기 반도체 활성층(SA)의 상기 채널 영역과 중첩하는 상기 게이트 전극(GE)일 수 있다.
상기 게이트 절연막(120) 및 상기 게이트 전극(GE) 상에는 층간 절연막(130)이 배치될 수 있다. 상기 층간 절연막(130)은 상기 게이트 절연막(120)과 같이 실리콘 산화물 및 실리콘 질화물 중 적어도 하나을 포함할 수 있다. 또한, 상기 층간 절연막(130)은 상기 반도체 활성층(SA)의 상기 소스 영역 및 상기 드레인 영역의 일부를 노출시키는 콘택 홀을 구비한다.
상기 층간 절연막(130) 상에는 상기 제1 스캔 라인(SL1)과 절연되어 교차하는 상기 제1 데이터 라인(DL1), 상기 전원 공급 라인(VL), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 배치된다. 상기 소스 전극(SE), 상기 드레인 전극(DE), 상기 제2 캐패시터 전극(C2), 상기 제1 데이터 라인(DL1) 및 상기 전원 공급 라인(VL)은 광을 반사시킬 수 있는 물질을 포함할 수 있다. 예를 들면, 상기 소스 전극(SE), 상기 드레인 전극(DE), 상기 제2 캐패시터 전극(C2), 상기 제1 데이터 라인(DL1) 및 상기 전원 공급 라인(VL)은 알루미늄(Al) 또는 알루미늄 합금(Al-alloy)를 포함할 수 있다.
또한, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 층간 절연막에 의해 상기 게이트 전극(GE)과 절연될 수 있다. 또한, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 각각 상기 콘택 홀을 통하여 상기 소스 영역 및 상기 드레인 영역과 접속한다.
또한, 상기 각 화소(PX)에서, 상기 구동 박막 트랜지스터(TRd)의 상기 드레인 전극(DE)은 상기 스위칭 박막 트랜지스터(TRs), 상기 캐패시터(C), 및 상기 구동 박막 트랜지스터(TRd)이 배치되지 않은 영역까지 확장될 수 있다.
한편, 상기 캐패시터(C)는 제1 캐패시터 전극(C1) 및 제2 캐패시터 전극(C2)을 구비한다. 상기 제 1 캐패시터 전극(C1)은 상기 제1 스캔 라인(Sl1) 및 상기 게이트 전극(GE)과 동일한 물질로 이루어질 수 있으며, 동일층 상에 배치될 수 있다. 즉, 상기 제1 캐패시터 전극(C1)은 상기 게이트 절연막(120) 상에 배치될 수 있다. 상기 제2 캐패시터 전극(C2)은 상기 제1 데이터 라인(DL1), 상기 전원 공급 라인(VL), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 동일한 물질로 이루어질 수 있으며, 동일층 상에 배치될 수 있다.
상기 스위칭 박막 트랜지스터(TRs), 상기 구동 박막 트랜지스터(TRd) 및 상기 캐패시터(C)가 배치된 상기 베이스 기판(100) 상에는 보호막(150)이 배치된다. 상기 보호막(150)는 상기 드레인 전극(DE)의 일부를 노출시키는 제1 개구부(OP1)를 구비한다.
또한, 상기 보호막(150)은 적어도 하나의 막을 포함할 수 있다. 예를 들면, 상기 보호막(150)은 무기 보호막 및 상기 무기 보호막 상에 배치되는 유기 보호막을 포함할 수 있다. 상기 무기 보호막은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 또한, 상기 유기 보호막은 아크릴(Acryl), PI(Polyimide), PA(Polyamide) 및 BCB(Benzocyclobutene) 중 어느 하나를 포함할 수 있다. 즉, 상기 유기 보호막은 투명하고, 유동성이 있어 하부 구조의 굴곡을 완화시켜 평탄화시킬 수 있는 평탄화막일 수 있다.
상기 유기 발광 소자(OLED)는 상기 제1 개구부(OP1)에 의하여 노출된 상기 드레인 전극(DE)과 접속한다. 또한, 상기 유기 발광 소자(OLED)는 제1 전극(160), 상기 제1 전극(160) 상에 배치되는 유기막(170), 및 상기 유기막(170) 상에 배치되는 제2 전극(180)을 포함한다. 여기서, 상기 제1 전극(160) 및 상기 제2 전극(180) 중 어느 하나는 애노드(anode) 전극일 수 있으며, 다른 하나는 캐소드(cathode) 전극일 수 있다. 본 실시예에서는 상기 제1 전극(160)이 애노드 전극이며, 상기 제2 전극(180)이 캐소드 전극인 경우를 예로써 설명한다.
상기 제1 전극(160)은 상기 보호막(150)에 의하여 노출된 상기 드레인 전극(DE)과 접속한다. 이를 보다 상세히 설명하면, 상기 제1 전극(160)의 일부는 상기 제1 개구부(OP1)에 의해 노출된 상기 드레인 전극(DE) 상에 배치되어 상기 드레인 전극(DE)과 접속한다. 또한, 상기 제1 전극(160)의 나머지는 상기 제1 개구부(OP1)의 측면을 따라 연장되어 상기 보호막(150)의 상부까지 배치될 수 있다.
상기 제1 전극(160)은 투명 도전성 산화물을 포함할 수 있다. 예를 들면, 상기 제1 전극(160)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(aluminum Zinc Oxide), GZO(gallium doped zinc oxide), ZTO(zinc tin oxide), GTO(Gallium tin oxide) 및 FTO(fluorine doped tin oxide) 중 어느 하나를 포함할 수 있다.
상기 제1 전극(160)의 면 저항은 10Ω/㎠ 내지 300Ω/㎠일 수 있다.
또한, 상기 각 화소(PX)에서, 상기 제1 전극(160)이 차지하는 면적은 상기 구동 박막 트랜지스터(TRd)의 상기 드레인 전극(DE)이 차지하는 면적 이하일 수 있다.
상기 제1 전극(160)은 화소 정의막(PDL)의 제2 개구부(OP2)에 의하여 그 일부가 노출될 수 있다. 여기서, 상기 화소 정의막(PDL)의 표면은 발액 특성을 가질 수 있다.
상기 화소 정의막(PDL)은 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 화소 정의막(PDL)은 폴리스티렌(polystylene), 폴리메틸메타아크릴레이트(PMMA), 폴리아크릴로니트릴(PAN), 폴리아미드(polyamide), 폴리이마이드(polyimide), 폴리아릴에테르(polyarylether), 헤테로사이클릭 폴리머(heterocyclic polymer), 파릴렌(parylene), 불소계 고분자, 에폭시 수지(epoxy resin), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 실록세인계 수지(siloxane series resin) 및 실란 수지(silane) 중 적어도 하나를 포함할 수 있다.
또한, 상기 각 화소(PX)에서, 상기 제2 개구부(OP2)에 의하여 오픈된 영역이 차지하는 면적은 상기 제1 개구부(OP1)에 의하여 오픈된 영역이 차지하는 면적 이상일 수 있다. 따라서, 상기 제2 개구부(OP2)에 의하여, 상기 제1 전극(160)은 상기 보호막(150) 상에 배치된 영역의 일부까지 노출될 수 있다.
상기 유기막(170)은 상기 제2 개구부(OP2)에 의하여 노출된 상기 제1 전극(160) 상에 배치된다. 즉, 상기 유기막(170)은 상기 제1 전극(160)의 상기 드레인 전극(DE) 상에 배치된 영역뿐만 아니라, 상기 보호막(150) 상에 배치된 영역까지 배치될 수 있다. 여기서, 상기 제1 개구부(OP1)에 대응하는 영역에 배치된 상기 유기막(170)의 두께는 상기 제1 개구부(OP1) 외부의 상기 제2 개구부(OP2)에 대응하는 영역에 배치된 상기 유기막(170)의 두께보다 작을 수 있다. 즉, 상기 유기막(170)의 에지 영역의 두께가 타 영역의 두께보다 클 수 있다. 이는 상기 화소 정의막(PDL) 표면이 발액 특성을 가지기 때문이다.
또한, 상기 유기막(170)은 적어도 발광층(EML)을 포함하며, 일반적으로 다층 박막 구조를 가질 수 있다. 예를 들면, 상기 유기막(170)은 정공을 주입하는 정공 주입층(hole injection layer, HIL), 정공의 수송성이 우수하고 상기 발광층(EML)에서 결합하지 못한 전자의 이동을 억제하여 정공과 전자의 재결합 기회를 증가시키기 위한 정공 수송층(hole transport layer, HTL), 주입된 전자와 정공의 재결합에 의하여 빛을 발하는 상기 발광층(EML), 상기 발광층(EML)에서 결합하지 못한 정공의 이동을 억제하기 위한 정공 억제층(hole blocking layer, HbL), 전자를 상기 발광층(EML)으로 원활히 수송하기 위한 전자 수송층(electron transport layer, ETL), 및 전자를 주입하는 전자 주입층(electron injection layer, EIL)을 구비할 수 있다.
상기 제2 전극(180)은 상기 유기막(170)에서 발생한 광을 투과시킬 수 있으며, 상기 구동 박막 트랜지스터(TRd)의 드레인 전극(DE)에서 반사된 광을 투과시킬 수 있다. 예를 들면, 상기 제2 전극(180)은 일함수가 작은 금속 즉, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca 및 이들의 합금 중 적어도 하나를 포함하고, 상기 유기막(170) 상에 광이 투과할 수 있을 정도의 두께로 형성된 금속 박막을 포함할 수 있다. 또한, 상기 제2 전극(230)은 상기 금속 박막의 전압 강하(IR-drop)를 방지하기 위하여 상기 금속 박막 상에 투명 도전성 산화물을 포함하는 투명 도전막을 더 포함할 수 있다.
상기 유기 발광 표시 장치에서, 투명 도전성 산화물을 포함하는 상기 제1 전극(160)의 면 저항이 10Ω/㎠ 내지 300Ω/㎠으로, 상기 구동 박막 트랜지스터(TRd)의 상기 드레인 전극(DE)에 접속하지 않는 상기 제1 전극(160)의 영역, 즉, 상기 보호막(150) 상에 배치되는 상기 제1 전극(160)으로는 전원이 원활하게 공급되지 않을 수 있다. 따라서, 타 영역보다 두껍게 형성된, 즉, 상기 제1 개구부(OP1) 외부의 상기 제2 개구부(OP2)에 대응하는 영역에 배치된 상기 유기막(170)으로 정공이 공급되지 않아, 상기 유기 발광 소자(OLED)는 상기 제1 개구부(OP1) 외부의 상기 제2 개구부(OP2)에 대응하는 영역에서는 광이 생성되지 않으며, 상기 제1 개구부(OP1)에 대응하는 영역에서만 광이 생성될 수 있다. 따라서, 상기 유기 발광 표시 장치는 각 화소에서, 상기 제1 개구부(OP1)에 대응하는 영역에서 생성된 광만이 출사되어 균일한 광을 출사시킬 수 있다. 따라서, 상기 유기 발광 표시 장치는 표시 품질이 향상될 수 있다.
도 4 내지 도 9는 도 1 내지 도 3에 도시된 유기 발광 표시 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 4를 참조하면, 우선, 베이스 기판(100)을 준비한다.
상기 베이스 기판(100)은 투명한 절연체로 이루어질 수 있다. 예를 들면, 상기 절연 기판(100)은 유리 또는 투명 플라스틱과 같은 고분자로 이루어지는 리지드 타입(rigid type)의 절연 기판일 수 있다. 여기서, 상기 절연 기판(100)이 플라스틱 기판으로 이루어지는 경우, 상기 절연 기판(100)은 폴리에틸렌 텔레프탈레이트(Polyethylene Terephthalate, PET), 섬유강화 플라스틱(fiber reinforced plastic), 또는 폴리에틸렌 나프탈레이트(Polyethylene Naphthalate, PEN) 등으로 이루어질 수 있다. 또한, 상기 베이스 기판(100)은 투명 플렉시블 타입(flexible type)의 절연 기판일 수 있다.
그런 다음, 상기 베이스 기판(100) 상에 버퍼층(110)을 형성한다. 상기 버퍼층(110)은 실리콘 산화막 및 실리콘 질화막 중 어느 하나일 수 있으며, 상기 실리콘 산화막 및 상기 실리콘 질화막을 포함하는 다중막 구조일 수 있다. 상기 버퍼층(110)은 상기 베이스 기판(100)에 포함되어 있는 불순물이 확산되는 것을 방지한다. 또한, 상기 버퍼층(110)은 수분 및 산소가 외부로부터 침투하는 것을 방지한다. 또한, 상기 버퍼층(110)은 상기 베이스 기판(100)의 표면을 평탄화할 수 있다.
상기 버퍼층(110)을 형성한 후, 상기 버퍼층(110) 상에 반도체 활성층(SA)을 형성한다. 상기 반도체 활성층(SA)은 비정질 실리콘(a-Si), 다결정 실리콘(p-Si) 및 산화물 반도체 중 어느 하나를 포함할 수 있다. 여기서, 상기 반도체 활성층(SA)이 상기 다결정 실리콘을 포함하는 경우에는, 상기 버퍼층(110) 상에 비정질 실리콘(a-Si)을 증착한 후, 상기 비정질 실리콘을 결정화하고 패터닝하여 상기 반도체 활성층(SA)을 형성할 수 있다.
상기 반도체 활성층(SA)을 형성한 후, 상기 반도체 활성층(SA) 및 상기 버퍼층(110) 상에 게이트 절연막(120)을 형성한다. 상기 게이트 절연막(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다.
상기 게이트 절연막(120)을 형성한 후, 상기 게이트 절연막(120) 상에 게이트 전극(GE), 스캔 라인(SL) 및 제1 캐패시터 전극(C1)을 형성한다. 상기 게이트 전극(GE)은 상기 반도체 활성층(SA)과 중첩될 수 있다. 여기서, 상기 게이트 전극(GE)과 중첩하는 상기 반도체 활성층(SA)의 영역은 채널 영역일 수 있으며, 상기 채널 영역 양측의 영역은 소스 영역 및 드레인 영역일 수 있다.
상기 게이트 전극(GE), 상기 스캔 라인(SL) 및 상기 제1 캐패시터 전극(C1)을 형성한 후, 층간 절연막(130)을 형성한다. 상기 층간 절연막(130)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
도 5를 참조하면, 상기 층간 절연막(130)을 형성한 후, 상기 층간 절연막(130)을 패터닝하여 상기 소스 영역 및 상기 드레인 영역을 노출시킨다. 이와 동시에, 상기 제1 캐패시터 전극(C1)의 일부를 노출시킨다.
그런 다음, 상기 소스 영역에 접속하는 소스 전극(SE), 상기 드레인 영역에 접속하는 드레인 전극(DE), 상기 제1 캐패시터 전극(C1)과 절연되는 제2 캐패시터 전극(C2), 데이터 라인(DL) 및 전원 공급 라인(VL)을 형성하여, 스위칭 박막 트랜지스터(TRs), 캐패시터(C), 및 구동 박막 트랜지스터(TRd)를 형성한다.
즉, 상기 스위칭 박막 트랜지스터(TRs) 및 상기 구동 박막 트랜지스터(TRd)는 각각 상기 반도체 활성층(SA), 상기 게이트 전극(GE), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 포함한다. 또한, 상기 캐패시터(C)는 상기 제1 캐패시터 전극(C1) 및 상기 제2 캐패시터 전극(C2)을 포함한다. 여기서, 상기 스위칭 박막 트랜지스터(TRs)의 드레인 전극(DE)은 상기 제1 캐패시터 전극(C1)에 접속할 수 있다.
한편, 상기 소스 전극(SE), 상기 드레인 전극(DE), 상기 제2 캐패시터 전극(C2), 상기 데이터 라인(DL) 및 상기 전원 공급 라인(VL)은 광을 반사시킬 수 있는 물질을 포함할 수 있다. 예를 들면, 상기 소스 전극(SE), 상기 드레인 전극(DE), 상기 제2 캐패시터 전극(C2), 상기 데이터 라인(DL) 및 상기 전원 공급 라인(VL)은 알루미늄(Al) 또는 알루미늄 합금(Al-alloy)를 포함할 수 있다.
또한, 상기 각 화소(PX)에서 상기 구동 박막 트랜지스터(TRd)의 상기 드레인 전극(DE)은 상기 스위칭 박막 트랜지스터(TRs), 상기 캐패시터(C), 및 상기 구동 박막 트랜지스터(TRd)이 배치되지 않은 영역까지 확장될 수 있다.
도 6을 참조하면, 상기 스위칭 박막 트랜지스터(TRs), 상기 캐패시터(C), 및 상기 구동 박막 트랜지스터(TRd)가 형성된 상기 베이스 기판(100) 상에 보호막(150)을 형성한다. 상기 보호막(150)은 적어도 하나의 막을 포함할 수 있다. 예를 들면, 상기 보호막(150)은 무기 보호막 및 상기 무기 보호막 상에 배치되는 유기 보호막을 포함할 수 있다. 상기 무기 보호막은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 또한, 상기 유기 보호막은 아크릴(Acryl), PI(Polyimide), PA(Polyamide) 및 BCB(Benzocyclobutene) 중 어느 하나를 포함할 수 있다. 즉, 상기 유기 보호막은 투명하고, 유동성이 있어 하부 구조의 굴곡을 완화시켜 평탄화시킬 수 있는 평탄화막일 수 있다.
그런 다음, 상기 보호막(150)을 패터닝하여, 상기 구동 박막 트랜지스터(TRd)의 상기 드레인 전극(DE)의 일부를 노출시키는 제1 개구부(OP1)를 형성한다.
상기 제1 개구부(OP1)를 형성한 후, 상기 구동 박막 트랜지스터(TRd)의 상기 드레인 전극(DE)과 접속하는 제1 전극(160)을 형성한다. 여기서, 상기 제1 전극(160)의 일부는 상기 제1 개구부(OP1)에 의해 노출된 상기 드레인 전극(DE) 상에 배치되어 상기 드레인 전극(DE)과 접속한다. 또한, 상기 제1 전극(160)의 나머지는 상기 제1 개구부(OP1)의 측면을 따라 연장되어 상기 보호막(150)의 상부까지 배치될 수 있다.
또한, 상기 제1 전극(160)은 투명 도전막일 수 있다. 예를 들면, 상기 제1 전극(160)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(aluminum Zinc Oxide), GZO(gallium doped zinc oxide), ZTO(zinc tin oxide), GTO(Gallium tin oxide) 및 FTO(fluorine doped tin oxide) 중 어느 하나의 투명 도전성 산화물을 포함할 수 있다. 상기 제1 전극(160)의 면저항은 10Ω/㎠ 내지 300Ω/㎠일 수 있다.
도 7을 참조하면, 상기 제1 전극(160)을 형성한 후, 상기 제1 전극(160)의 일부를 노출시키는 제2 개구부(OP2)를 구비하는 화소 정의막(PDL)을 형성한다.
여기서, 제2 개구부(OP2)에 의해 오픈된 영역은 상기 제1 개구부(OP1)에 의해 오픈된 영역보다 넓다.
상기 화소 정의막(PDL)을 형성한 후, 상기 화소 정의막(PDL)을 표면 처리하여 상기 화소 정의막(PDL)의 표면이 발액 특성을 가지도록 할 수 있다. 여기서, 상기 표면 처리는 산소 플라즈마 처리일 수 있다.
도 8을 참조하면, 상기 표면 처리 이후에, 상기 제1 전극(160) 상에 유기막(170)을 형성할 수 있다. 상기 유기막(170)은 잉크젯 프린팅을 통하여 형성될 수 있다.
여기서, 상기 화소 정의막(PDL)이 발액 특성을 가지므로, 상기 유기막(170)은 상기 제2 개구부(OP2)에 의하여 오픈된 영역에만 한정되어 배치될 수 있다. 즉, 상기 유기막(170)은 상기 제1 전극(160)의 상기 드레인 전극(DE) 상에 배치된 영역뿐만 아니라, 상기 보호막(150) 상에 배치된 영역까지 배치될 수 있다.
또한, 상기 유기막(170)은 표면 에너지에 의하여 상기 화소 정의막(PDL)에 인접한 에지 영역의 타 영역보다 두껍게 형성될 수 있다. 특히, 상기 보호막(150) 상의 제1 전극(160) 상부에 형성된 상기 유기막(170)이 타 영역에 형성된 상기 유기막(170)보다 두꺼울 수 있다.
또한, 상기 유기막(170)은 적어도 발광층(EML)을 포함하며, 일반적으로 다층 박막 구조를 가질 수 있다. 예를 들면, 상기 유기막(170)은 정공을 주입하는 정공 주입층(hole injection layer, HIL), 정공의 수송성이 우수하고 상기 발광층(EML)에서 결합하지 못한 전자의 이동을 억제하여 정공과 전자의 재결합 기회를 증가시키기 위한 정공 수송층(hole transport layer, HTL), 주입된 전자와 정공의 재결합에 의하여 빛을 발하는 상기 발광층(EML), 상기 발광층(EML)에서 결합하지 못한 정공의 이동을 억제하기 위한 정공 억제층(hole blocking layer, HbL), 전자를 상기 발광층(EML)으로 원활히 수송하기 위한 전자 수송층(electron transport layer, ETL), 및 전자를 주입하는 전자 주입층(electron injection layer, EIL)을 구비할 수 있다.
도 9를 참조하면, 상기 유기막(170)을 형성한 후, 상기 유기막(170) 상에 제2 전극(180)을 형성하여 유기 발광 소자(OLED)를 제조한다. 여기서, 상기 제2 전극(180)은 일함수가 작은 금속 즉, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca 및 이들의 합금 중 적어도 하나를 포함하고, 상기 유기막(170) 상에 광이 투과할 수 있을 정도의 두께로 형성된 금속 박막을 포함할 수 있다. 또한, 상기 제2 전극(180)은 상기 금속 박막의 전압 강하(IR-drop)를 방지하기 위하여 상기 금속 박막 상에 투명 도전성 산화물을 포함하는 투명 도전막을 더 포함할 수 있다.
상기 제2 전극(180)을 형성한 후, 일반적인 봉지 공정을 통하여 유기 발광 표시 장치를 제조할 수 있다. 예를 들면, 상기 제2 전극(180) 상부에 투명 절연 물질을 포함하는 봉지 기판(미도시)을 배치하고, 상기 유기 발광 소자(OLED)가 배치된 상기 베이스 기판(100) 및 상기 봉지 기판을 합착하여 상기 유기 발광 표시 장치를 제조할 수 있다.
또한, 상기 제2 전극(180) 상부에 투명 절연막(미도시)을 형성하여 상기 유기 발광 소자(OLED)가 외부 환경과 격리되도록 하여 상기 유기 발광 표시 장치를 제조할 수도 있다.
이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한, 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
10; 표시부 20; 스캔 드라이브
30; 데이터 드라이브 100; 베이스 기판
110; 버퍼층 120; 게이트 절연막
130; 층간 절연막 141; 제1 도전막
145; 제2 도전막 147; 제3 도전막
150; 보호막 160; 제1 전극
170; 유기막 180; 제 2 전극
DS; 표시 기판 PX; 화소
SL1, SL2, SLn; 스캔 라인 DL1, DL2, DLm; 데이터 라인
VL; 전원 공급 라인 TRs; 스위칭 박막 트랜지스터
TRd; 구동 박막 트랜지스터 OLED; 유기 전계 발광 소자
C; 캐패시터 C1; 제 1 캐패시터 전극
C2; 제2 캐패시터 전극 SA; 반도체 활성층
GE; 게이트 전극 SE; 소스 전극
DE; 드레인 전극
30; 데이터 드라이브 100; 베이스 기판
110; 버퍼층 120; 게이트 절연막
130; 층간 절연막 141; 제1 도전막
145; 제2 도전막 147; 제3 도전막
150; 보호막 160; 제1 전극
170; 유기막 180; 제 2 전극
DS; 표시 기판 PX; 화소
SL1, SL2, SLn; 스캔 라인 DL1, DL2, DLm; 데이터 라인
VL; 전원 공급 라인 TRs; 스위칭 박막 트랜지스터
TRd; 구동 박막 트랜지스터 OLED; 유기 전계 발광 소자
C; 캐패시터 C1; 제 1 캐패시터 전극
C2; 제2 캐패시터 전극 SA; 반도체 활성층
GE; 게이트 전극 SE; 소스 전극
DE; 드레인 전극
Claims (20)
- 베이스 기판 상에 배치되고, 반도체 활성층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터;
상기 드레인 전극을 노출시키는 제1 개구부를 구비하는 보호막;
상기 제1 개구부 내부에 배치되어 상기 드레인 전극에 접속하는 제1 부분 및 상기 제1 부분과 연결되며 상기 보호막의 상면에 배치된 제2 부분을 포함하는 제1 전극, 상기 제1 전극 상에 배치되는 유기막, 상기 유기막 상에 배치되는 제2 전극을 포함하는 유기 발광 소자; 및
상기 제1 전극을 노출시키며, 상기 보호막의 상면의 일부를 노출시키는 제2개구부를 구비하는 화소 정의막을 포함하고
상기 제2 부분은 상기 화소 정의막에 의해 일부가 노출되고,
상기 드레인 전극의 면적은 상기 제1 전극의 면적보다 큰 유기 발광 표시 장치. - 제1 항에 있어서,
상기 유기막은
상기 제1 전극이 상기 드레인 전극에 접속하는 영역에 대응하는 유기막의 두께는 상기 제1 전극이 상기 드레인 전극에 접속하지 않는 영역에 대응하는 유기막의 두께보다 작은 유기 발광 표시 장치. - 제2 항에 있어서,
상기 제1 전극은 투명 도전성 산화물을 포함하고, 상기 제1 전극의 면저항은 10Ω/㎠ 내지 300Ω/㎠인 유기 발광 표시 장치. - 제3 항에 있어서,
상기 드레인 전극은 광을 반사시킬 수 있는 유기 발광 표시 장치. - 베이스 기판 상에 배치되고, 소스 영역 및 드레인 영역을 포함하는 반도체 활성층;
상기 반도체 활성층과 절연되는 게이트 전극;
상기 소스 영역에 접속하는 소스 전극 및 상기 드레인 영역에 접속하는 드레인 전극;
상기 드레인 전극을 노출시키는 제1 개구부를 구비하는 보호막;
상기 드레인 전극과 접속하고, 상기 제1 개구부 내부에 배치되는 제1 부분 및 상기 제1 부분과 연결되고 상기 보호막 상에 배치되는 제2 부분을 포함하는 제1 전극;
상기 제1 전극을 노출시키며, 오픈된 영역의 면적이 상기 제1 개구부에 의하여 오픈된 영역의 면적보다 큰 제2 개구부를 구비하는 화소 정의막;
상기 제1 전극 상에 배치되는 유기막; 및
상기 유기막 상에 배치되는 제2 전극을 포함하고,
상기 제2 부분 상에 배치된 유기막 중 상기 화소 정의막에 접촉된 유기막의 높이는 상기 제2 부분 상에 배치된 유기막의 최대 높이보다 작 은 유기 발광 표시 장치. - 제5 항에 있어서,
상기 유기막에서, 상기 제1 개구부에 대응하여 배치된 영역의 두께가 상기 제1 개구부 외부의 상기 제2 개구부에 대응하여 배치된 영역의 두께보다 작은 유기 발광 표시 장치. - 제6 항에 있어서,
상기 제1 전극은 투명 도전성 산화물을 포함하고, 상기 제1 전극의 면저항은 10Ω/㎠ 내지 300Ω/㎠인 유기 발광 표시 장치. - 제7 항에 있어서,
상기 드레인 전극은 광을 반사시킬 수 있는 유기 발광 표시 장치. - 제7 항에 있어서,
상기 화소 정의막의 표면은 발액 특성을 가지는 유기 발광 표시 장치. - 제5 항에 있어서,
상기 드레인 전극의 면적은 상기 제1 전극의 면적보다 큰 유기 발광 표시 장치. - 베이스 기판 상에 배치되고, 반도체 활성층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터를 형성하는 단계;
상기 박막 트랜지스터를 커버하고, 상기 드레인 전극을 노출시키는 제1 개구부를 구비하는 보호막을 형성하는 단계; 및
상기 제1 개구부의 내부에 형성되어 상기 드레인 전극과 접속하는 제1 부분 및 상기 제1 부분과 연결되며 상기 보호막의 상면에 형성된 제2 부분을 포함하는 제1 전극, 상기 제1 전극 상에 배치되는 유기막, 상기 유기막 상에 배치되는 제2 전극을 포함하는 유기 발광 소자를 형성하는 단계를 포함하고,
상기 제1 전극을 노출시키며, 상기 상면의 일부를 노출시키는 제2개구부를 구비하는 화소 정의막을 형성하는 단계를 포함하고,
상기 제2 부분은 상기 화소 정의막에 의해 일부가 노출되고,
상기 드레인 전극의 면적은 상기 제1 전극의 면적보다 큰 유기 발광 표시 장치의 제조 방법. - 제11 항에 있어서,
상기 유기막은
상기 제1 전극이 상기 드레인 전극에 접속하는 영역에 대응하는 유기막의 두께는 상기 제1 전극이 상기 드레인 전극에 접속하지 않는 영역에 대응하는 유기막의 두께보다 작은 유기 발광 표시 장치의 제조 방법. - 제12 항에 있어서,
상기 제1 전극은 투명 도전성 산화물을 포함하고, 상기 제1 전극의 면저항은 10Ω/㎠ 내지 300Ω/㎠인 유기 발광 표시 장치의 제조 방법. - 제13 항에 있어서,
상기 드레인 전극은 광을 반사시킬 수 있는 유기 발광 표시 장치의 제조 방법. - 베이스 기판 상에 반도체 활성층을 형성하는 단계;
상기 반도체 활성층과 절연되는 게이트 전극을 형성하는 단계;
상기 반도체 활성층의 소스 영역 및 드레인 영역에 접속하는 소스 전극 및 드레인 전극을 형성하는 단계;
상기 드레인 전극을 노출시키는 제1 개구부를 구비하는 보호막을 형성하는 단계;
상기 드레인 전극과 접속하고, 상기 제1 개구부 내부에 배치되는 제1 부분 및 상기 제1 부분과 연결되고 상기 보호막 상에 배치되는 제2 부분을 포함하는 제1 전극을 형성하는 단계;
상기 제1 전극을 노출시키며, 오픈된 영역의 면적이 상기 제1 개구부에 의하여 오픈된 영역의 면적보다 큰 제2 개구부를 구비하는 화소 정의막을 형성하는 단계;
상기 제1 전극 상에 배치되는 유기막을 형성하는 단계; 및
상기 유기막 상에 배치되는 제2 전극을 형성하는 단계를 포함하고,
상기 제2 부분 상에 배치된 유기막 중 상기 화소 정의막에 접촉된 유기막의 높이는 상기 제2 부분 상에 배치된 유기막의 최대 높이보다 작게 형성되는 유기 발광 표시 장치의 제조 방법. - 제15 항에 있어서,
상기 화소 정의막을 표면 처리하여 상기 화소 정의막의 표면이 발액 특성을 가지도록 하는 단계를 더 포함하는 유기 발광 표시 장치의 제조 방법. - 제16 항에 있어서,
상기 유기막에서, 상기 제1 개구부에 대응하여 배치된 영역의 두께가 상기 제1 개구부 외부의 상기 제2 개구부에 대응하여 배치된 영역의 두께보다 작은 유기 발광 표시 장치의 제조 방법. - 제17 항에 있어서,
상기 제1 전극은 투명 도전성 산화물을 포함하고, 상기 제1 전극의 면저항은 10Ω/㎠ 내지 300Ω/㎠인 유기 발광 표시 장치의 제조 방법. - 제15 항에 있어서,
상기 드레인 전극의 면적은 상기 제1 전극의 면적보다 큰 유기 발광 표시 장치의 제조 방법. - 제15 항에 있어서,
상기 드레인 전극은 광을 반사시킬 수 있는 유기 발광 표시 장치의 제조 방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |