JP2003100772A - 半導体装置およびその作製方法 - Google Patents

半導体装置およびその作製方法

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Abstract

(57)【要約】 【課題】 ＧＯＬＤ構造のＴＦＴにおいて、動作特性や
信頼性を向上させ、かつ、オフ電流値を低減させて半導
体装置の低消費電力化を図ることを可能とする構造を提
供する。 【解決手段】 本発明は、ゲート絶縁膜６を間に挟んで
ゲート電極の一部７ａと重なるＬＤＤ領域４の表面を非
常に平坦なものとすることで、ＧＯＬＤ構造のＴＦＴに
おけるＬＤＤ領域での寄生容量や、オフ電流値を低減す
るとともに信頼性の向上、高速駆動を可能としたＴＦＴ
の構造を得ることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタ
（以下、ＴＦＴという）で構成された回路を有する半導
体装置およびその作製方法に関する。例えば、液晶表示
パネルに代表される電気光学装置およびその様な電気光
学装置を部品として搭載した電子機器に関する。
【０００２】なお、本明細書中において半導体装置と
は、半導体特性を利用することで機能しうる装置全般を
指し、電気光学装置、半導体回路および電子機器は全て
半導体装置である。
【０００３】
【従来の技術】近年、絶縁表面を有する基板上に形成さ
れた半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜
トランジスタ（ＴＦＴ）を構成し、このＴＦＴで形成し
た大面積集積回路を有する半導体装置の開発が進んでい
る。アクティブマトリクス型の液晶モジュールはその代
表例として知られている。特に、結晶質シリコン膜（典
型的にはポリシリコン膜）を活性層にしたＴＦＴ（以
下、ポリシリコンＴＦＴと記す）は電界効果移動度が高
いことから、いろいろな機能を備えた回路を形成するこ
とも可能である。
【０００４】例えば、液晶表示装置に搭載される液晶モ
ジュールには、機能ブロックごとに画像表示を行う画素
回路や、ＣＭＯＳ回路を基本としたシフトレジスタ回
路、レベルシフタ回路、バッファ回路、サンプリング回
路などの画素回路を制御するための駆動回路が一枚の基
板上に形成される。
【０００５】また、アクティブマトリクス型の液晶モジ
ュールの画素回路には、数十から数百万個の各画素にＴ
ＦＴ（画素ＴＦＴ）が配置され、その画素ＴＦＴのそれ
ぞれには画素電極が設けられている。液晶を挟んだ対向
基板側には対向電極が設けられており、液晶を誘電体と
した一種のコンデンサを形成している。そして、各画素
に印加する電圧をＴＦＴのスイッチング機能により制御
して、このコンデンサへの電荷を制御することで液晶を
駆動し、透過光量を制御して画像を表示する仕組みにな
っている。
【０００６】画素ＴＦＴはｎチャネル型ＴＦＴから成
り、スイッチング素子として液晶に電圧を印加して駆動
させるものである。液晶は交流で駆動させるので、フレ
ーム反転駆動と呼ばれる方式が多く採用されている。こ
の方式では消費電力を低く抑えるために、画素ＴＦＴに
要求される特性はオフ電流値（ＴＦＴがオフ動作時に流
れるドレイン電流）を十分低くすることが重要である。
【０００７】オフ電流値を低減するためのＴＦＴの構造
として、低濃度ドレイン（ＬＤＤ：Lightly Doped Drai
n）構造が知られている。この構造はチャネル形成領域
と、高濃度に不純物元素を添加して形成するソース領域
またはドレイン領域との間に低濃度に不純物元素を添加
した領域を設けたものであり、この領域をＬＤＤ領域と
呼んでいる。ＬＤＤ構造はドレイン近傍の電界を緩和し
てホットキャリア注入による劣化を防ぐ効果がある。
【０００８】しかし、従来のＴＦＴにおいて、ＬＤＤ領
域を形成した場合、オフ電流値を低減することはできた
が、同時にオン電流値も低下していた。
【０００９】また、ホットキャリアによるオン電流値の
劣化を防ぐための手段として、ゲート絶縁膜を介してＬ
ＤＤ領域をゲート電極と重ねて配置させた、いわゆるＧ
ＯＬＤ（Gate-drain Overlapped LDD）構造が知られて
いる。ＧＯＬＤ構造はＬＤＤ構造よりもさらにドレイン
近傍の電界を緩和してホットキャリア注入による劣化を
防ぐ効果がある。このようなＧＯＬＤ構造とすること
で、ドレイン近傍の電界強度が緩和されてホットキャリ
ア注入を防ぎ、劣化現象の防止に有効であることが知ら
れている。なお、本明細書では、ＬＤＤ領域がゲート絶
縁膜を介してゲート電極と重なるＴＦＴ構造をＧＯＬＤ
構造と呼び、ＬＤＤ領域がゲート絶縁膜を介してゲート
電極と重ならないＴＦＴ構造をＬＤＤ構造と呼ぶ。
【００１０】また、ＧＯＬＤ構造はＬＤＤ構造と比べて
オン電流値の劣化を防ぐ効果は高いが、その反面、ＬＤ
Ｄ構造と比べてオフ電流値が大きくなってしまう問題が
あった。
【００１１】また、ＧＯＬＤ構造は、ゲート絶縁膜を介
してＬＤＤ領域とゲート電極とが重ねて配置されている
ため、寄生容量が発生して周波数特性（ｆ特性と呼ばれ
る）が低くなり、高速動作を妨げていた。
【００１２】また、画素部に一方の電極として半導体層
を用い保持容量を形成する場合、リーク電流が大きく問
題となっていた。
【００１３】このように、アクティブマトリクス型液晶
表示装置のような複数の集積回路を有する半導体装置に
おいて、このような問題点は、特に結晶質シリコンＴＦ
Ｔにおいて、その特性が高まり、またアクティブマトリ
クス型液晶表示装置に要求される性能が高まるほど顕在
化してきた。
【００１４】
【発明が解決しようとする課題】本発明はこのような問
題点を解決するための技術であり、ＧＯＬＤ構造のＴＦ
Ｔを用いて作製するアクティブマトリクス型の液晶表示
装置に代表される電気光学装置ならびに半導体装置にお
いて、半導体装置の動作特性や信頼性を向上させ、か
つ、低消費電力化を図ることを目的としている。
【００１５】特に、本発明は、オフ電流値が低いＴＦＴ
の構造を得ることを目的としている。加えて、オフ電流
値に対するオン電流値の比が高いＴＦＴの構造を得るこ
とも本発明の目的としている。
【００１６】また、ＧＯＬＤ構造のＴＦＴにおける寄生
容量を低減し、高速駆動を可能としたＴＦＴの構造を得
ることも本発明の目的としている。
【００１７】また、画素部に一方の電極として半導体層
を用い保持容量を形成する場合、リーク電流を抑えるこ
とも本発明の目的としている。
【００１８】
【課題を解決するための手段】上記諸問題を解決すべ
く、各種多方面から数多くの実験、検討を重ねたとこ
ろ、平坦性の優れた表面を有するＬＤＤ領域を形成する
ことによって格段に高い電気特性および信頼性を有する
ＧＯＬＤ構造のＴＦＴを提供することができる。
【００１９】本明細書で開示する発明の構成１は、ゲー
ト電極と、ゲート絶縁膜と、チャネル形成領域と、ドレ
イン領域と、ソース領域と、前記ゲート絶縁膜を間に挟
んで前記チャネル形成領域と前記ドレイン領域または前
記ソース領域との間に前記ゲート電極の一部と重なるＬ
ＤＤ領域とを備えたＴＦＴを具備した半導体装置におい
て、前記ＬＤＤ領域の表面が、平坦であることを特徴と
する半導体装置である。
【００２０】上記構成において、前記ＬＤＤ領域の表面
における平坦の度合いを示すＰ―Ｖ値は、５０ｎｍ以下
であることを特徴としている。また、上記構成におい
て、前記ＬＤＤ領域は、ゲート電極とゲート絶縁膜を介
して重なってもよいし、重ならなくてもよい。前記ＬＤ
Ｄ領域がゲート電極とゲート絶縁膜を介して重なる場
合、ゲート電極と重なるＬＤＤ領域の幅は０．５μｍ〜
１．５μｍであることを特徴としている。
【００２１】また、ゲート電極を積層とした場合におけ
る本発明の構成２は、ゲート電極と、ゲート絶縁膜と、
チャネル形成領域と、ドレイン領域と、ソース領域と、
前記ゲート絶縁膜を間に挟んで前記チャネル形成領域と
前記ドレイン領域または前記ソース領域との間に前記ゲ
ート電極の一部と重なるＬＤＤ領域とを備えたＴＦＴを
具備した半導体装置において、前記ゲート電極は、第１
の導電層と、前記第１の導電層よりも幅の小さい第２の
導電層との積層からなり、前記チャネル形成領域は、前
記第２の導電層と前記第１の導電層および前記ゲート絶
縁膜を介して重なっており、前記ＬＤＤ領域は、前記第
１の導電層の一部とゲート絶縁膜を介して重なってお
り、前記ＬＤＤ領域の表面が、平坦であることを特徴と
する半導体装置である。
【００２２】また、ゲート絶縁膜を間に挟んでＬＤＤ領
域の一部が積層のゲート電極と重なっている場合におけ
る本発明の構成３は、ゲート電極と、ゲート絶縁膜と、
チャネル形成領域と、ドレイン領域と、ソース領域と、
前記ゲート絶縁膜を間に挟んで前記チャネル形成領域と
前記ドレイン領域または前記ソース領域との間に前記ゲ
ート電極の一部と重なるＬＤＤ領域とを備えたＴＦＴを
具備した半導体装置において、前記ゲート電極は、第１
の導電層と、前記第１の導電層よりも幅の小さい第２の
導電層との積層からなり、前記チャネル形成領域は、前
記第２の導電層と前記第１の導電層および前記ゲート絶
縁膜を介して重なっており、前記ＬＤＤ領域の一部は、
前記第１の導電層の一部とゲート絶縁膜を介して重なっ
ており、前記ＬＤＤ領域の表面が、平坦であることを特
徴とする半導体装置である。
【００２３】また、ゲート絶縁膜を間に挟んでＬＤＤ領
域が積層のゲート電極（テーパー角の異なる）と重なっ
ている場合における本発明の構成４は、ゲート電極と、
ゲート絶縁膜と、チャネル形成領域と、ドレイン領域
と、ソース領域と、前記ゲート絶縁膜を間に挟んで前記
チャネル形成領域と前記ドレイン領域または前記ソース
領域との間に前記ゲート電極の一部と重なるＬＤＤ領域
とを備えたＴＦＴを具備した半導体装置において、前記
ゲート電極は、第１の導電層と、前記第１の導電層より
も幅が小さく、且つ、テーパー角が大きい第２の導電層
との積層からなり、前記チャネル形成領域は、前記第２
の導電層と前記第１の導電層および前記ゲート絶縁膜を
介して重なっており、前記ＬＤＤ領域は、前記第１の導
電層の一部とゲート絶縁膜を介して重なっており、且
つ、チャネル形成領域からの距離が増大するとともに不
純物濃度が増加する濃度分布を備えており、前記ＬＤＤ
領域の表面が、平坦であることを特徴とする半導体装置
である。
【００２４】また、上記構成２乃至４のいずれか一にお
いて、前記ＬＤＤ領域の表面における平坦の度合いを示
すＰ―Ｖ値は、５０ｎｍ以下であることを特徴としてい
る。
【００２５】また、上記構成２乃至４のいずれか一にお
いて、前記ＬＤＤ領域とゲート絶縁膜を介して重なる第
１の導電層の幅は０．５μｍ〜１．５μｍであることを
特徴としている。
【００２６】また、同一基板上にＬＤＤ領域の幅が異な
る複数のＴＦＴを設けた場合における本発明の構成５
は、ゲート電極と、ゲート絶縁膜と、チャネル形成領域
と、ドレイン領域と、ソース領域と、前記ゲート絶縁膜
を間に挟んで前記チャネル形成領域と前記ドレイン領域
または前記ソース領域との間に前記ゲート電極の一部と
重なるＬＤＤ領域とを備えた複数のＴＦＴを具備した半
導体装置において、前記複数のＴＦＴのうち、少なくと
も前記ＬＤＤ領域の幅が異なる第１のＴＦＴと第２のＴ
ＦＴを具備しており、前記１のＴＦＴにおけるＬＤＤ領
域の幅は、前記第２のＴＦＴにおけるＬＤＤ領域の幅よ
りも広く、前記１のＴＦＴにおけるＬＤＤ領域及び前記
２のＴＦＴにおけるＬＤＤ領域の表面が平坦であること
を特徴とする半導体装置である。
【００２７】また、同一基板上にＬＤＤ領域の幅が異な
る複数のＴＦＴを画素部と駆動回路部にそれぞれ設けた
場合における本発明の構成６は、画素部と駆動回路部を
具備した半導体装置において、前記駆動回路のＴＦＴ及
び前記画素部のＴＦＴは、ゲート電極と、ゲート絶縁膜
と、チャネル形成領域と、ドレイン領域と、ソース領域
と、前記ゲート絶縁膜を間に挟んで前記チャネル形成領
域と前記ドレイン領域または前記ソース領域との間に前
記ゲート電極の一部と重なるＬＤＤ領域と有し、前記駆
動回路のＴＦＴにおけるＬＤＤ領域の幅は、画素部のＴ
ＦＴにおけるＬＤＤ領域の幅よりも広く、前記駆動回路
のＴＦＴにおけるＬＤＤ領域及び前記画素部のＴＦＴに
おけるＬＤＤ領域の表面がともに平坦であることを特徴
とする半導体装置である。
【００２８】また、上記構成５または上記構成６におい
て、前記ＬＤＤ領域の表面における平坦の度合いを示す
Ｐ―Ｖ値は、５０ｎｍ以下であることを特徴としてい
る。また、上記構成５または上記構成６において、前記
ＬＤＤ領域とゲート絶縁膜を介して重なるゲート電極の
幅は０．５μｍ〜１．５μｍであることを特徴としてい
る。また、上記構成５または上記構成６において、前記
ゲート電極は、第１の導電層と、前記第１の導電層より
も幅が小さく、且つ、テーパー角が大きい第２の導電層
との積層からなることを特徴としている。
【００２９】また、上記構成２乃至６のいずれか一にお
いて、前記第１の導電層の膜厚は２０〜１００ｎｍであ
ることを特徴としている。また、上記構成２乃至６のい
ずれか一において、前記第２の導電層の膜厚は１００〜
５００ｎｍであることを特徴としている。
【００３０】また、上記構成６を実現するための作製方
法に関する発明の構成は、絶縁表面上に第１のＴＦＴと
第２のＴＦＴとを備えた半導体装置の作製方法であっ
て、絶縁表面上に結晶構造を有する半導体膜を形成する
工程と、前記半導体膜の表面を平坦化する工程と、前記
平坦化した半導体膜からなる第１の半導体層及び第２の
半導体層を形成する工程と、前記第１の半導体層及び第
２の半導体層上に絶縁膜を形成する工程と、前記絶縁膜
上にテーパ−部を有する第１のゲート電極を形成する工
程と、前記第１のゲート電極と幅の異なるテーパ−部を
有する第２のゲート電極を形成する工程と、前記第１の
ゲート電極のテーパー部を通過させて前記第１の半導体
層にｎ型またはｐ型の不純物元素を添加して第１の不純
物領域と、前記第２のゲート電極のテーパー部を通過さ
せて前記第２の半導体層にｎ型またはｐ型の不純物元素
を添加して第２の不純物領域とを形成する工程とを有す
る半導体装置の作製方法である。
【００３１】また、上記作製方法に関する構成におい
て、前記第１のゲート電極及び前記第２のゲート電極
は、第１の幅を有する第１の導電層を下層とし、前記第
１の幅より狭い第２の幅を有する第２の導電層を上層と
する積層構造であることを特徴としている。
【００３２】また、半導体層を一方の電極とする容量を
設ける場合における本発明の構成７は、ゲート電極と、
ゲート電極を覆う絶縁膜と、チャネル形成領域と、ドレ
イン領域と、ソース領域とを備えたＴＦＴと、容量部と
を有する半導体装置において、前記容量部は、前記絶縁
膜を誘電体として、第１の導電層と、前記第１の導電層
よりも幅の小さい第２の導電層との積層からなる電極
と、半導体層とで容量を形成し、該半導体層において、
前記絶縁膜を間に挟んで前記電極と重なる領域の表面が
平坦であることを特徴とする半導体装置である。
【００３３】また、上記構成７において、前記半導体層
は、前記チャネル形成領域、前記ドレイン領域、または
前記ソース領域と同一材料で形成されることを特徴とし
ている。また、上記構成７において、前記電極は、前記
ゲート電極と同一材料で形成されることを特徴としてい
る。
【００３４】また、同一基板上にＴＦＴと保持容量とを
設けた場合における本発明の構成８は、ゲート電極と、
ゲート電極を覆う絶縁膜と、チャネル形成領域と、ドレ
イン領域と、ソース領域と、前記絶縁膜を間に挟んで前
記チャネル形成領域と前記ドレイン領域または前記ソー
ス領域との間に前記ゲート電極の一部と重なるＬＤＤ領
域とを備えたＴＦＴと、保持容量とを画素部に具備した
半導体装置において、前記画素部は、前記ドレイン領域
または前記ソース領域と電気的に接続する画素電極を有
し、該画素電極を含む一つの画素は、前記絶縁膜を誘電
体として、前記画素電極に電気的に接続された半導体層
と、隣りあう画素のゲート配線に電気的に接続された電
極とで保持容量を形成し、前記画素電極に電気的に接続
された半導体層の表面と、前記ＬＤＤ領域の表面とが平
坦であることを特徴とする半導体装置である。
【００３５】また、上記構成７または上記構成８におい
て、前記半導体層の表面における平坦の度合いを示すＰ
―Ｖ値は、５０ｎｍ以下であることを特徴としている。
【００３６】また、上記構成７または上記構成８を実現
するための作製方法に関する発明の構成は、絶縁表面上
にＴＦＴと保持容量とを備えた半導体装置の作製方法で
あって、絶縁表面上に結晶構造を有する半導体膜を形成
する工程と、前記半導体膜の表面を平坦化する工程と、
前記平坦化した半導体膜からなる第１の半導体層及び第
２の半導体層を形成する工程と、前記第１の半導体層及
び第２の半導体層上に絶縁膜を形成する工程と、前記絶
縁膜上にテーパ−部を有するゲート電極を形成する工程
と、前記第１のゲート電極と幅の異なるテーパ−部を有
する電極を形成する工程と、前記ゲート電極のテーパー
部を通過させて前記第１の半導体層にｎ型またはｐ型の
不純物元素を添加して第１の不純物領域と、前記電極の
テーパー部を通過させて前記第２の半導体層にｎ型また
はｐ型の不純物元素を添加して第２の不純物領域とを形
成する工程とを有する半導体装置の作製方法である。
【００３７】また、上記作製方法において、前記絶縁膜
を誘電体とし、前記電極と、前記第２の半導体層とで保
持容量を形成することを特徴としている。また、上記作
製方法において、前記ゲート電極及び前記電極は、第１
の幅を有する第１の導電層を下層とし、前記第１の幅よ
り狭い第２の幅を有する第２の導電層を上層とする積層
構造であることを特徴としている。また、上記作製方法
において、前記半導体膜の表面を平坦化する工程は、非
晶質構造を有する半導体膜を加熱処理した後、半導体膜
表面の酸化膜を除去し、レーザー光を照射して結晶化を
行い、結晶構造を有する半導体膜及び該膜上に酸化膜と
を形成する工程と、該酸化膜を除去する工程と、不活性
気体雰囲気または真空中でレーザー光を照射して前記半
導体膜の表面を平坦化する工程、或いは、前記半導体膜
の表面を平坦化する工程は、機械的化学的研磨法で行う
ことを特徴としている。
【００３８】また、ＬＤＤ領域と重なるゲート電極を設
ける場合における本発明の構成９は、ゲート電極と、ゲ
ート絶縁膜と、チャネル形成領域と、ドレイン領域と、
ソース領域と、前記ゲート絶縁膜を間に挟んで前記チャ
ネル形成領域と前記ドレイン領域または前記ソース領域
との間に前記ゲート電極の一部と重なるＬＤＤ領域とを
備えたＴＦＴを具備した半導体装置において、前記ＬＤ
Ｄ領域と重なるゲート電極の一部と、前記ゲート絶縁膜
との界面は、平坦であることを特徴とする半導体装置で
ある。
【００３９】なお、上記構成９において、前記ＬＤＤ領
域の表面は、平坦であり、表面における平坦の度合いを
示すＰ―Ｖ値は、５０ｎｍ以下である。
【００４０】
【発明の実施の形態】本発明の実施形態について、以下
に説明する。
【００４１】本発明者らは、数多くの実験、検討を重ね
ているうちに、ＧＯＬＤ構造のＴＦＴにおいて、オフ電
流値を増大させている原因および信頼性を低下させてい
る原因は、ＬＤＤ領域における凹凸であることを見出し
た。このＬＤＤ領域における凹凸はＴＦＴの作製工程の
途中で行われるレーザー光照射の際に形成されるリッジ
が主な原因である。レーザー光のリッジの高さは約１０
０ｎｍ程度であり、ゲート絶縁膜が１００ｎｍであるこ
とを考えると非常に大きい凹凸になる。
【００４２】また、ＧＯＬＤ構造のＴＦＴにおいて、Ｌ
ＤＤ領域における凹凸は、ホットキャリアの注入しやす
い箇所になり、それがＴＦＴの信頼性の低下を引き起こ
していると考えられる。また、ＧＯＬＤ構造のＴＦＴに
おいて、ＬＤＤ領域における凹凸によりゲート絶縁膜が
応力により変化しており、ホットキャリアが注入されや
すい状態となってＴＦＴの信頼性の低下を引き起こして
いるとも考えられる。
【００４３】また、ＧＯＬＤ構造の場合、ＬＤＤ領域は
ゲート電極と重なっており、ＬＤＤ領域に凹凸があれ
ば、局所的にゲート絶縁膜の薄い部分が形成され、耐圧
が低下するとともに、寄生容量も増大することになる。
【００４４】また、ＧＯＬＤ構造のＴＦＴにおいて、Ｌ
ＤＤ領域の表面に凹凸がある場合、その上に積層形成さ
れるゲート絶縁膜も影響を受けて凹凸が形成され、さら
にはその上に積層形成されるゲート電極も凹凸が形成さ
れてしまう。特に、図１に示した構造とした場合、ＬＤ
Ｄ領域とゲート絶縁膜を介して重なるゲート電極は、６
０ｎｍ以下と極薄いものであり、さらにＬＤＤ領域は、
このゲート電極の薄い部分を通過させてドーピングを行
っているため、このゲート電極の薄い部分の凹凸の影響
を受けて、ＬＤＤ領域における不純物濃度が不均一にな
ってしまう。また、半導体層の厚さは約５０ｎｍ程度で
あり非常に薄く、ドーピングにおける不純物濃度分布に
大きく左右されやすい。また、図１に示したゲート電極
形状は、ゲート電極の形成の際に行われるエッチングの
バラツキがそのままＬＤＤ領域の幅に反映され、ＴＦＴ
特性バラツキ、特に信頼性のバラツキを招きやすかっ
た。
【００４５】そこで、本発明では、ＬＤＤ領域の表面を
平坦とする、具体的には、ＡＦＭ（原子間力顕微鏡）に
より得られるＰ―Ｖ値（Peak to Valley、高さの最大値
と最小値の差分）を５０ｎｍ以下、好ましくは３０ｎｍ
以下とすることによって、優れたＧＯＬＤ構造のＴＦＴ
を得る。加えて、本発明は、ゲート電極の形成の際に行
われるエッチングのマージンを大きくすることができ
る。
【００４６】（実施の形態１）図１に、本発明のＧＯＬ
Ｄ構造のＴＦＴにおけるゲート電極近傍の模式図を示
す。
【００４７】図１中、１は基板、２ａ、２ｂは下地絶縁
膜、３はチャネル形成領域、４はＬＤＤ領域、５はドレ
イン領域（またはソース領域）、６はゲート絶縁膜、７
ａは第１の導電層、７ｂは第２の導電層、８は層間絶縁
膜、９はドレイン電極（またはソース電極）である。
【００４８】図１の点線で囲った部分において、ＬＤＤ
領域４の表面を平坦化することによって、オフ電流値の
低減や信頼性が向上するとともに、表面の凹凸による寄
生容量の増大を抑制することができる。
【００４９】また、ＬＤＤ領域４の表面を平坦化するこ
とによって、点線で囲った部分のゲート絶縁膜６が平坦
化され、さらには第１の導電層７ａも平坦なものとな
る。また、第１の導電層７ａは、５０ｎｍ以下と非常に
薄く、さらには第１の導電層７ａを通過させてドーピン
グを行いＬＤＤ領域４を形成するため、平坦化すること
はＬＤＤ領域４における不純物濃度のバラツキを抑える
上で非常に有用である。
【００５０】なお、第１の導電層７ａは、第２の導電層
７ｂと重ならない領域において断面形状は、テーパー角
を有している側面を有している。本明細書においてテー
パー角とは、図１の右上図に示したように、水平面と材
料層の側面とがなす角を指している。また、本明細書中
では便宜上、テーパー角を有している側面をテーパー形
状と呼び、テーパー形状を有している部分をテーパー部
と呼ぶ。
【００５１】従って、ＬＤＤ領域４において、チャネル
形成領域からの距離（チャネル長方向における距離）が
増大するとともに、一導電型を付与する不純物元素の濃
度が増大するような濃度勾配を有する。このような濃度
勾配を有するＬＤＤ領域４を意図的に形成することによ
って、明確な境界をなくして、境界部近傍に発生する電
界集中を緩和させ、オフ電流値が非常に低く、オフ電流
値に対するオン電流値の比が高いＴＦＴを実現する。
【００５２】以下に、半導体層の表面に平坦化処理行
い、ＬＤＤ領域となる領域の表面を平坦化することによ
って、ゲート電極のテーパー部を利用して、前記チャネ
ル形成領域側から前記不純物領域側に向かって不純物濃
度（Ｐ濃度）が連続的に増加する不純物領域（ＬＤＤ領
域）を備えたＴＦＴの作製例を図２、図３に示す。
【００５３】まず、基板１０上に下地絶縁膜１１を形成
する。基板１０としては、ガラス基板や石英基板やシリ
コン基板、金属基板またはステンレス基板の表面に絶縁
膜を形成したものを用いても良い。また、処理温度に耐
えうる耐熱性を有するプラスチック基板を用いてもよ
い。
【００５４】また、下地絶縁膜１１としては、酸化シリ
コン膜、窒化シリコン膜または酸化窒化シリコン膜など
の絶縁膜から成る下地膜１１を形成する。ここでは下地
膜１１として２層構造（１１ａ、１１ｂ）を用いた例を
示したが、前記絶縁膜の単層膜または２層以上積層させ
た構造を用いても良い。なお、下地絶縁膜を形成しなく
てもよい。
【００５５】次いで、下地絶縁膜上に非晶質構造を有す
る半導体膜を形成する。
【００５６】非晶質構造を有する半導体膜は、シリコン
を主成分とする半導体材料を用いる。代表的には、非晶
質シリコン膜又は非晶質シリコンゲルマニウム膜などが
適用され、プラズマＣＶＤ法で、１０〜１００nmの厚さ
に形成する。
【００５７】次いで、非晶質構造を有する半導体膜を結
晶化させる技術としてここでは特開平8-78329号公報記
載の技術を用いて結晶化させる。同公報記載の技術は、
非晶質シリコン膜（アモルファスシリコン膜とも呼ばれ
る）に対して結晶化を助長する金属元素を選択的に添加
し、加熱処理を行うことで添加領域を起点として広がる
結晶構造を有する半導体膜を形成するものである。ま
ず、非晶質構造を有する半導体膜の表面に、結晶化を促
進する触媒作用のある金属元素（ここでは、ニッケル）
を重量換算で１〜１００ppm含む酢酸ニッケル塩溶液を
スピナーで塗布してニッケル含有層を形成する。塗布に
よるニッケル含有層の形成方法以外の他の手段として、
スパッタ法、蒸着法、またはプラズマ処理により極薄い
膜を形成する手段を用いてもよい。また、ここでは、全
面に塗布する例を示したが、マスクを形成して選択的に
ニッケル含有層を形成してもよい。
【００５８】次いで、加熱処理を行い、結晶化を行う。
この場合、結晶化は半導体の結晶化を助長する金属元素
が接した半導体膜の部分でシリサイドが形成され、それ
を核として結晶化が進行する。こうして、結晶構造を有
する半導体膜が形成される。なお、結晶化後での半導体
膜に含まれる酸素濃度は、５×１０18／ｃｍ3以下とす
ることが望ましい。ここでは、脱水素化のための熱処理
（４５０℃、１時間）の後、結晶化のための熱処理（５
５０℃〜６５０℃で４〜２４時間）を行う。また、強光
の照射により結晶化を行う場合は、赤外光、可視光、ま
たは紫外光のいずれか一またはそれらの組み合わせを用
いることが可能であるが、代表的には、ハロゲンラン
プ、メタルハライドランプ、キセノンアークランプ、カ
ーボンアークランプ、高圧ナトリウムランプ、または高
圧水銀ランプから射出された光を用いる。ランプ光源
は、１〜６０秒、好ましくは３０〜６０秒点灯させ、そ
れを１回〜１０回繰り返し、半導体膜が瞬間的に６００
〜１０００℃程度にまで加熱すればよい。なお、必要で
あれば、強光を照射する前に非晶質構造を有する半導体
膜に含有する水素を放出させる熱処理を行ってもよい。
また、熱処理と強光の照射とを同時に行って結晶化を行
ってもよい。生産性を考慮すると、結晶化は強光の照射
により結晶化を行うことが望ましい。
【００５９】このようにして得られる半導体膜には、金
属元素（ここではニッケル）が残存している。それは膜
中において一様に分布していないにしろ、平均的な濃度
とすれば、１×１０19/cm3を越える濃度で残存してい
る。勿論、このような状態でもＴＦＴをはじめ各種半導
体素子を形成することが可能であるが、以降に示すゲッ
タリング方法で当該元素を除去する。
【００６０】次いで、加熱処理の際に形成された酸化膜
を除去した後、結晶化率（膜の全体積における結晶成分
の割合）を高め、結晶粒内に残される欠陥を補修するた
めに、結晶構造を有する半導体膜に対してレーザー光
（第１のレーザー光）を大気または酸素雰囲気で照射す
る。レーザー光（第１のレーザー光）を照射した場合、
表面に凹凸が形成されるとともに薄い酸化膜が形成され
る。このレーザー光（第１のレーザー光）には波長４０
０nm以下のエキシマレーザー光や、ＹＡＧレーザーの第
２高調波、第３高調波を用いる。
【００６１】次いで、第１のレーザー光の照射により形
成された酸化膜を除去する。
【００６２】次いで、結晶構造を有する半導体膜に対し
てレーザー光（第２のレーザー光）を窒素雰囲気または
真空で照射する。このレーザー光（第２のレーザー光）
を照射した際、第１のレーザー光の照射により形成され
たリッジが低減、即ち、平坦化される。また、本発明
は、上記平坦化処理に限定されず、例えば、塗布膜（代
表的にはレジスト膜）を形成した後エッチングなどを行
って平坦化するエッチバック法や機械的化学的研磨法
（ＣＭＰ法）等を用いることも可能である。なお、ニッ
ケルを添加することによってニッケルを添加せずに結晶
化させた半導体膜よりも表面が平坦化されている。
【００６３】次いで、オゾン含有水溶液（代表的にはオ
ゾン水）で酸化膜（ケミカルオキサイドと呼ばれる）を
形成して１〜１０ｎｍの酸化膜からなるバリア層を形成
し、このバリア層上に希ガス元素を含む半導体膜を形成
する。
【００６４】また、他のバリア層の形成方法としては、
酸素雰囲気下の紫外線の照射でオゾンを発生させて前記
結晶構造を有する半導体膜の表面を酸化して形成しても
よい。また、他のバリア層の形成方法としては、プラズ
マＣＶＤ法やスパッタ法や蒸着法などで１〜１０ｎｍ程
度の酸化膜を堆積してバリア層としても良い。また、他
のバリア層の形成方法としては、クリーンオーブンを用
い、２００〜３５０℃程度に加熱して薄い酸化膜を形成
しても良い。なお、バリア層は上記方法のいずれか一の
方法、またはそれらの方法を組み合わせて形成されたも
のであれば特に限定されないが、後のゲッタリングで結
晶構造を有する半導体膜中のニッケルが希ガス元素を含
む半導体膜に移動可能な膜質または膜厚とすることが必
要である。
【００６５】ここでは、希ガス元素を含む半導体膜をス
パッタ法にて形成し、ゲッタリングサイトを形成する。
希ガス元素としてはヘリウム（Ｈｅ）、ネオン（Ｎ
ｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノ
ン（Ｘｅ）から選ばれた一種または複数種を用いる。中
でも安価なガスであるアルゴン（Ａｒ）が好ましい。こ
こでは希ガス元素を含む雰囲気でシリコンからなるター
ゲットを用い、希ガス元素を含む半導体膜を形成する。
膜中に不活性気体である希ガス元素イオンを含有させる
意味は二つある。一つはダングリングボンドを形成し半
導体膜に歪みを与えることであり、他の一つは半導体膜
の格子間に歪みを与えることである。半導体膜の格子間
に歪みを与えるにはアルゴン（Ａｒ）、クリプトン（Ｋ
ｒ）、キセノン（Ｘｅ）などシリコンより原子半径の大
きな元素を用いた時に顕著に得られる。また、膜中に希
ガス元素を含有させることにより、格子歪だけでなく、
不対結合手も形成させてゲッタリング作用に寄与する。
【００６６】次いで、加熱処理を行い、結晶構造を有す
る半導体膜中における金属元素（ニッケル）の濃度を低
減、あるいは除去するゲッタリングを行う。
【００６７】ゲッタリングを行う加熱処理としては、強
光を照射する処理または熱処理を行えばよい。このゲッ
タリングにより、基板側から希ガス元素を含む半導体膜
表面に向かう方向に金属元素が移動し、バリア層で覆わ
れた結晶構造を有する半導体膜に含まれる金属元素の除
去、または金属元素の濃度の低減が行われる。金属元素
がゲッタリングの際に移動する距離は、少なくとも結晶
構造を有する半導体膜半導体膜の厚さ程度の距離であれ
ばよく、比較的短時間でゲッタリングを完遂することが
できる。ここでは、ニッケルが結晶構造を有する半導体
膜に偏析しないよう希ガス元素を含む半導体膜に移動さ
せ、結晶構造を有する半導体膜に含まれるニッケルがほ
とんど存在しない、即ち膜中のニッケル濃度が１×１０
18／ｃｍ 3以下、望ましくは１×１０17／ｃｍ3以下にな
るように十分ゲッタリングする。
【００６８】次いで、バリア層をエッチングストッパー
として、希ガス元素を含む半導体膜のみを選択的に除去
した後、バリア層を除去し、結晶構造を有する半導体膜
を公知のパターニング技術を用いて所望の形状の半導体
層１２を形成する。
【００６９】次いで、半導体層１２を覆う絶縁膜１３を
形成する。
【００７０】絶縁膜１３はプラズマＣＶＤ法またはスパ
ッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコン
を含む絶縁膜の単層または積層構造で形成する。なお、
この絶縁膜１３はゲート絶縁膜となる。
【００７１】次いで、絶縁膜１３上に膜厚２０〜１００
ｎｍの第１の導電膜１４と、膜厚１００〜５００ｎｍの
第２の導電膜１５とを積層形成する。（図２（Ａ））こ
こでは、スパッタ法を用い、ＴａＮ膜からなる第１の導
電膜１４と、Ｗ膜からなる第２の導電膜１５を積層形成
した。なお、ここでは、第１の導電膜１４をＴａＮ、第
２の導電膜１５をＷとしたが、特に材料は限定されず、
いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれ
た元素、または前記元素を主成分とする合金材料若しく
は化合物材料で形成してもよい。また、リン等の不純物
元素をドーピングした多結晶シリコン膜に代表される半
導体膜を用いてもよい。また、ここでは、第１の導電膜
１４、第２の導電膜１５としたが、特に２層に限定され
ず、単層または、３層以上の積層としてもよい。
【００７２】次いで、第２のフォトマスクを用いてレジ
ストマスク１６ａを形成し、ＩＣＰエッチング装置を用
いて第１のエッチング条件でドライエッチングを行う。
この第１のエッチング条件によって、第２の導電膜１５
をエッチングして、端部においてテーパー形状を有する
部分（テーパー部）を有する第２の導電層１７ａを得
る。
【００７３】ここで、テーパー部の角度（テーパー角）
は基板表面（水平面）とテーパー部の傾斜部とのなす角
度として定義する。第２の導電層１７ａのテーパー角
は、エッチング条件を適宜、選択することによって、５
〜４５°の範囲とすることができる。
【００７４】次いで、レジストマスク１６ａをそのまま
用い、ＩＣＰエッチング装置を用いて第２のエッチング
条件でドライエッチングを行う。この第２のエッチング
条件によって、第１の導電膜１４をエッチングして図２
（Ｂ）に示すような第１の導電層１８を形成する。第１
の導電層１８は、第１の幅（Ｗ１）を有している。な
お、この第２のエッチングの際、レジストマスク、第２
の導電層、及び絶縁膜もわずかにエッチングされて、そ
れぞれレジストマスク１６ｂ、第２の導電層１７ｂ、絶
縁膜１９が形成される。
【００７５】なお、ここでは、絶縁膜１３の膜減りを抑
えるために、２回のエッチング条件（第１のエッチング
条件と第２のエッチング条件）を行ったが、図２（Ｃ）
に示すような電極構造（第２の導電層１７ｂと第１の導
電層１８の積層）が形成できるのであれば、特に限定さ
れず、１回のエッチング条件で行ってもよい。
【００７６】次いで、レジストマスク１６ａをそのまま
の状態にしたまま、ＩＣＰエッチング装置を用いて第３
のエッチング条件でドライエッチングを行う。この第３
のエッチング条件によって、第２の導電層１７ａをエッ
チングして図２（Ｃ）に示すような第２の導電層１７ｂ
を形成する。第２の導電層１７ｂは、第２の幅（Ｗ２）
を有する。
【００７７】次いで、レジストマスク１６ｂを除去した
後、ドーピング工程を行う。このドーピング工程によっ
て絶縁膜１９を介してスルードープを行い、高濃度不純
物領域２２、２３が形成されると同時に、第１の導電層
１８のテーパー部及び絶縁膜１９を介してスルードープ
を行い、低濃度不純物領域（ＬＤＤ領域とも呼ぶ）２
４、２５を形成する。（図２（Ｄ））このドーピング工
程において、テーパ−部を通過させることによって、チ
ャネル形成領域側から前記高濃度不純物領域側に向かっ
て不純物濃度（Ｐ濃度）が連続的に増加する低濃度不純
物領域２４、２５を形成する。半導体層表面が平坦であ
るため、第１の導電層の絶縁膜に接する面も平坦であ
り、バラツキなく低濃度不純物領域を形成することがで
きる。なお、ここでは、高濃度不純物領域と低濃度不純
物領域とを別々なものとして図示しているが、実際は、
明確な境界はなく、濃度勾配を有する領域が形成されて
いる。また、同様にチャネル形成領域と低濃度不純物領
域との明確な境界はない。
【００７８】この後、半導体層に添加された不純物元素
の活性化を行う。この活性化によって、不純物領域に含
まれた不純物元素が拡散するため、より滑らかなカーブ
を描く濃度勾配が形成されて各領域間の境界がなくな
る。次いで、層間絶縁膜２７を形成した後、第３のマス
クを用いてコンタクトホールを形成し、第４のマスクを
用いて電極２８、２９を形成する。
【００７９】上記工程により形成されたＴＦＴの特徴
は、低濃度不純物領域２４、２５において、表面が平坦
である点である。具体的には、低濃度不純物領域２４、
２５の表面における凸凹のＰ―Ｖ値は、５０ｎｍ以下、
好ましくは３０ｎｍ以下とする。加えて、平坦化された
半導体膜表面におけるＲａ（中心線平均粗さ）は、２ｎ
ｍ以下、Ｒｍｓ（２乗平均平方根粗さ）は、２ｎｍ以下
とすることができる。低濃度不純物領域２４、２５の表
面を平坦とすることによって耐圧を向上させ、信頼性を
格段に向上させることができる。なお、上記平坦の度合
いを示す数値（Ｐ―Ｖ値）は、４μｍ×４μｍの面積を
有するエリア範囲で測定した場合の値であり、Ｒａ、Ｒ
ｍｓは、５０μｍ×５０μｍの面積を有するエリア範囲
で測定した場合の値である。
【００８０】なお、ニッケルを添加して加熱処理を行っ
て結晶化させた後、第１のレーザー光の照射後と、第２
のレーザー光照射後の半導体膜における表面粗さ（Ｐ−
Ｖ値、Ｒａ、Ｒｍｓ）をＡＦＭでそれぞれ測定した実験
結果を表１に示す。
【００８１】
【表１】
【００８２】また、低濃度不純物領域２５の表面を平坦
とすることによって格段に信頼性が向上するため、何ら
かの理由でゲート電極の形状（代表的には第１の導電層
のテーパー部の形状）にバラツキが生じたとしてもテー
パー部の幅Ｗ（図１中に示す）が０．５μｍ以上あれ
ば、十分な信頼性を得ることができる。即ち、本発明に
よりゲート電極の形成におけるエッチングマージンが広
がる。
【００８３】また、上記工程により形成されたＴＦＴの
特徴は、チャネル形成領域２６とソース領域２３との
間、およびチャネル形成領域２６とドレイン領域２３と
の間に設けられる低濃度不純物領域２４、２５におい
て、チャネル形成領域からの距離が増大するとともに不
純物濃度が連続的に増加するような濃度勾配を有し、ゲ
ート電極と重なる点である。
【００８４】また、ここではｎチャネル型ＴＦＴを用い
て説明したが、ｎ型不純物元素に代えてｐ型不純物元素
を用いることによってｐチャネル型ＴＦＴを形成するこ
とができることは言うまでもない。
【００８５】また、ここではトップゲート型ＴＦＴを例
として説明したが、ＴＦＴ構造に関係なく本発明を適用
することが可能であり、例えばボトムゲート型（逆スタ
ガ型）ＴＦＴや順スタガ型ＴＦＴに適用することが可能
である。
【００８６】なお、本明細書中において「電極」とは、
「配線」の一部であり、他の配線との電気的接続を行う
箇所、または半導体層と交差する箇所を指す。従って、
説明の便宜上、「配線」と「電極」とを使い分けるが、
「電極」という文言に「配線」は常に含められているも
のとする。
【００８７】（実施の形態２）ここでは、同一基板上に
複数の異なるＴＦＴを形成する場合に本発明を適用した
例を示す。なお、ここでは第１の半導体層を活性層とす
る第１のＴＦＴと、第２の半導体層を活性層とする第２
のＴＦＴを作製する例を示す。
【００８８】まず、上記実施の形態１と同様にして基板
３０上に平坦な表面を有する半導体層３１、３２の形
成、絶縁膜３３の形成、第１の導電膜３４と第２の導電
膜３５の形成を行う。（図４（Ａ））
【００８９】次いで、上記実施の形態１と同様にしてエ
ッチング条件１〜３でエッチングを行い、第１のゲート
電極３８ａ、３８ｂのみを形成する。（図４（Ｂ））な
お、第１のゲート電極の下層を構成する第１の導電層３
８ａは、図４（Ｂ）中に示す幅Ｗａの部分がテーパー部
となっており、それ以外の部分は第２の導電層３８ｂと
重なっている。ここでは、第２のＴＦＴを形成する領域
にはレジストからなるマスク３７を形成する。
【００９０】次いで、レジストからなるマスク３６、３
７を除去した後、再びレジストからなるマスクを形成す
る。次いで、第２のゲート電極の下層を構成する第１の
導電層のテーパー部における幅Ｗｂが幅Ｗａよりも狭く
なるように条件を適宜変更してエッチング条件１〜３で
エッチングを行い、第２のゲート電極４２ａ、４２ｂの
みを形成する。（図４（Ｃ））なお、第２のゲート電極
の下層を構成する第１の導電層４２ａは、図４（Ｃ）中
に示す幅Ｗｂの部分がテーパー部となっており、それ以
外の部分は第２の導電層４２ｂと重なっている。ここで
は、第１のＴＦＴを形成する領域にはレジストからなる
マスク４０を形成する。
【００９１】次いで、レジストからなるマスク４０、４
１を除去した後、不純物元素を半導体層に添加するため
のドーピングを行う。このドーピング工程によって絶縁
膜３３を介してスルードープを行い、高濃度不純物領域
４３〜４６が形成されると同時に、第１の導電層３８
ａ、４２ａのテーパー部及び絶縁膜３３を介してスルー
ドープを行い、低濃度不純物領域（ＬＤＤ領域とも呼
ぶ）４７〜５０を形成する。（図４（Ｄ））
【００９２】この後、半導体層に添加された不純物元素
の活性化を行う。次いで、層間絶縁膜５１を形成した
後、コンタクトホールを形成し、電極５２〜５５を形成
する。（図４（Ｅ））
【００９３】上記工程により、チャネル形成領域５６を
有する第１のＴＦＴと、チャネル形成領域５７を有する
第２のＴＦＴとを同一基板上に得ることができる。
【００９４】また、上記工程は、実施の形態１と比較し
てエッチング工程が一つ増加するものの、同一基板上に
ＬＤＤ領域及びテーパ部の幅の異なるＧＯＬＤ構造のＴ
ＦＴを作り分けることができる。例えば、オン電流値お
よび信頼性を優先する駆動回路のＴＦＴは第１のＴＦＴ
を用い、オフ電流値を優先する画素部のＴＦＴは第２の
ＴＦＴを用いればよい。ただし、いずれのＴＦＴ、即ち
第１のＴＦＴ及び第２のＴＦＴにおいて信頼性は高いこ
とは言うまでもない。
【００９５】なお、第１の導電層のうち、前記低濃度不
純物領域とゲート絶縁膜を介して重なる第１の導電層３
８ａ、４２ｂの幅はいずれも０．５μｍ〜１．５μｍの
範囲であれば十分な信頼性が得られる。ただし、ここで
は幅Ｗｂ＜幅Ｗａとする。
【００９６】このように、低濃度不純物領域とゲート絶
縁膜を介して重なる第１の導電層４２ｂの幅が、例え
ば、０．５μｍであっても、低濃度不純物領域の表面が
平坦であるため、十分な信頼性を備えたＴＦＴを得るこ
とができる。
【００９７】また、図１〜図４ではＬＤＤ領域が全部ゲ
ート電極と重なる例を示したが、ＬＤＤ領域の一部がゲ
ート電極と重なるＴＦＴ構成であっても本発明を適用す
ることができる。
【００９８】（実施の形態３）また、本発明では、一方
の電極として半導体層を用い保持容量を形成する場合に
おいて、その半導体層の表面を平坦とする、具体的に
は、ＡＦＭにより得られるＰ―Ｖ値を５０ｎｍ以下とす
ることによって、リーク電流の低減及び信頼性の向上を
図ることができる。加えて、同一基板上にＴＦＴと容量
を形成する場合、例えば、画素部に画素ＴＦＴと、一方
の電極として半導体層を用い保持容量とを形成する場合
において有効である。この場合、保持容量を形成する半
導体層の表面とＬＤＤ領域の表面とを平坦とする。
【００９９】以上の構成でなる本発明について、以下に
示す実施例でもってさらに詳細な説明を行うこととす
る。
【０１００】（実施例） ［実施例１］本発明の実施例を図５〜図７を用いて説明
する。ここでは、同一基板上に画素部と、画素部の周辺
に設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐ
チャネル型ＴＦＴ）を同時に作製する方法について詳細
に説明する。
【０１０１】まず、基板１００上に下地絶縁膜１０１を
形成し、結晶構造を有する半導体膜を得た後、所望の形
状にエッチング処理して島状に分離された半導体層１０
２〜１０６を形成する。
【０１０２】基板１００としては、ガラス基板（＃１７
３７）を用い、下地絶縁膜１０１としては、プラズマＣ
ＶＤ法で成膜温度４００℃、原料ガスＳｉＨ4、ＮＨ3、
Ｎ2Ｏから作製される酸化窒化シリコン膜１０１ａ（組
成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７
％）を５０nm（好ましくは１０〜２００nm）形成する。
次いで、表面をオゾン水で洗浄した後、表面の酸化膜を
希フッ酸（１／１００希釈）で除去する。次いでプラズ
マＣＶＤ法で成膜温度４００℃、原料ガスＳｉＨ4、Ｎ2
Ｏから作製される酸化窒化シリコン膜１０１ｂ（組成比
Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を１
００ｎｍ（好ましくは５０〜２００nm）の厚さに積層形
成し、さらに大気解放せずにプラズマＣＶＤ法で成膜温
度３００℃、成膜ガスＳｉＨ4で非晶質構造を有する半
導体膜（ここではアモルファスシリコン膜）を５４ｎｍ
の厚さ（好ましくは２５〜８０ｎｍ）で形成する。
【０１０３】本実施例では下地膜１０１を２層構造とし
て示したが、前記絶縁膜の単層膜または２層以上積層さ
せた構造として形成しても良い。また、半導体膜の材料
に限定はないが、好ましくはシリコンまたはシリコンゲ
ルマニウム（ＳｉXＧｅ1-X（Ｘ＝０．０００１〜０．０
２））合金などを用い、公知の手段（スパッタ法、ＬＰ
ＣＶＤ法、またはプラズマＣＶＤ法等）により形成すれ
ばよい。また、プラズマＣＶＤ装置は、枚葉式の装置で
もよいし、バッチ式の装置でもよい。また、同一の成膜
室で大気に触れることなく下地絶縁膜と半導体膜とを連
続成膜してもよい。
【０１０４】次いで、非晶質構造を有する半導体膜の表
面を洗浄した後、オゾン水で表面に約２ｎｍの極薄い酸
化膜を形成する。次いで、ＴＦＴのしきい値を制御する
ために微量な不純物元素（ボロンまたはリン）のドーピ
ングを行う。ここでは、ジボラン（Ｂ2Ｈ6）を質量分離
しないでプラズマ励起したイオンドープ法を用い、ドー
ピング条件を加速電圧１５ｋＶ、ジボランを水素で１％
に希釈したガス流量３０ｓｃｃｍ、ドーズ量２×１０12
／ｃｍ2で非晶質シリコン膜にボロンを添加した。
【０１０５】次いで、重量換算で１０ppmのニッケルを
含む酢酸ニッケル塩溶液をスピナーで塗布する。塗布に
代えてスパッタ法でニッケル元素を全面に散布する方法
を用いてもよい。
【０１０６】次いで、加熱処理を行い結晶化させて結晶
構造を有する半導体膜を形成する。この加熱処理は、電
気炉の熱処理または強光の照射を用いればよい。電気炉
の熱処理で行う場合は、５００℃〜６５０℃で４〜２４
時間で行えばよい。ここでは脱水素化のための熱処理
（５００℃、１時間）の後、結晶化のための熱処理（５
５０℃、４時間）を行って結晶構造を有するシリコン膜
を得る。なお、ここでは炉を用いた熱処理を用いて結晶
化を行ったが、ランプアニール装置で結晶化を行っても
よい。なお、ここではシリコンの結晶化を助長する金属
元素としてニッケルを用いた結晶化技術を用いたが、他
の公知の結晶化技術、例えば固相成長法やレーザー結晶
化法を用いてもよい。
【０１０７】次いで、結晶構造を有するシリコン膜表面
の酸化膜を希フッ酸等で除去した後、結晶化率を高め、
結晶粒内に残される欠陥を補修するための第１のレーザ
ー光（ＸｅＣｌ：波長３０８ｎｍ）の照射を大気中、ま
たは酸素雰囲気中で行う。レーザー光には波長４００nm
以下のエキシマレーザ光や、ＹＡＧレーザの第２高調
波、第３高調波を用いる。いずれにしても、繰り返し周
波数１０〜１０００Hz程度のパルスレーザー光を用い、
当該レーザー光を光学系にて１００〜５００mJ/cm2に集
光し、９０〜９５％のオーバーラップ率をもって照射
し、シリコン膜表面を走査させればよい。ここでは、繰
り返し周波数３０Ｈｚ、エネルギー密度３９３mJ/cm2で
第１のレーザー光の照射を大気中で行なう。なお、大気
中、または酸素雰囲気中で行うため、第１のレーザー光
の照射により表面に酸化膜が形成される。
【０１０８】次いで、第１のレーザー光の照射により形
成された酸化膜を希フッ酸で除去した後、第２のレーザ
ー光の照射を窒素雰囲気、或いは真空中で行い、半導体
膜表面を平坦化する。このレーザー光（第２のレーザー
光）には波長４００nm以下のエキシマレーザー光や、Ｙ
ＡＧレーザーの第２高調波、第３高調波を用いる。第２
のレーザー光のエネルギー密度は、第１のレーザー光の
エネルギー密度より大きくし、好ましくは３０〜６０ｍ
Ｊ／ｃｍ2大きくする。ここでは、繰り返し周波数３０
Ｈｚ、エネルギー密度４５３mJ/cm2で第２のレーザー光
の照射を行ない、半導体膜表面における凹凸のＰ―Ｖ値
が５０ｎｍ以下となる。
【０１０９】また、本実施例では第２のレーザー光の照
射を全面に行ったが、オフ電流の低減は、画素部のＴＦ
Ｔに特に効果があるため、少なくとも画素部のみに選択
的に照射する工程としてもよい。
【０１１０】次いで、オゾン水で表面を１２０秒処理し
て合計１〜５ｎｍの酸化膜からなるバリア層を形成す
る。
【０１１１】次いで、バリア層上にスパッタ法にてゲッ
タリングサイトとなるアルゴン元素を含む非晶質シリコ
ン膜を膜厚１５０ｎｍで形成する。本実施例のスパッタ
法による成膜条件は、成膜圧力を０．３Ｐａとし、ガス
（Ａｒ）流量を５０（sccm）とし、成膜パワーを３ｋＷ
とし、基板温度を１５０℃とする。なお、上記条件での
非晶質シリコン膜に含まれるアルゴン元素の原子濃度
は、３×１０20／ｃｍ3〜６×１０20／ｃｍ3、酸素の原
子濃度は１×１０19／ｃｍ3〜３×１０19／ｃｍ 3であ
る。その後、ランプアニール装置を用いて６５０℃、３
分の熱処理を行いゲッタリングする。
【０１１２】次いで、バリア層をエッチングストッパー
として、ゲッタリングサイトであるアルゴン元素を含む
非晶質シリコン膜を選択的に除去した後、バリア層を希
フッ酸で選択的に除去する。なお、ゲッタリングの際、
ニッケルは酸素濃度の高い領域に移動しやすい傾向があ
るため、酸化膜からなるバリア層をゲッタリング後に除
去することが望ましい。
【０１１３】次いで、得られた結晶構造を有するシリコ
ン膜（ポリシリコン膜とも呼ばれる）の表面にオゾン水
で薄い酸化膜を形成した後、レジストからなるマスクを
形成し、所望の形状にエッチング処理して島状に分離さ
れた半導体層１０２〜１０６を形成する。半導体層を形
成した後、レジストからなるマスクを除去する。
【０１１４】次いで、フッ酸を含むエッチャントで酸化
膜を除去すると同時にシリコン膜の表面を洗浄した後、
ゲート絶縁膜１０７となる珪素を主成分とする絶縁膜を
形成する。本実施例では、プラズマＣＶＤ法により１１
５ｎｍの厚さで酸化窒化シリコン膜（組成比Ｓｉ＝３２
％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成する。
【０１１５】次いで、図５（Ａ）に示すように、ゲート
絶縁膜１０７上に膜厚２０〜１００ｎｍの第１の導電膜
１０８ａと、膜厚１００〜５００ｎｍの第２の導電膜１
０８ｂとを積層形成する。本実施例では、ゲート絶縁膜
１０７上に膜厚５０ｎｍの窒化タンタル膜、膜厚３７０
ｎｍのタングステン膜を順次積層する。
【０１１６】第１の導電膜及び第２の導電膜を形成する
導電性材料としてはＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ
から選ばれた元素、または前記元素を主成分とする合金
材料もしくは化合物材料で形成する。また、第１の導電
膜及び第２の導電膜としてリン等の不純物元素をドーピ
ングした多結晶シリコン膜に代表される半導体膜や、、
ＡｇＰｄＣｕ合金を用いてもよい。また、２層構造に限
定されず、例えば、膜厚５０ｎｍのタングステン膜、膜
厚５００ｎｍのアルミニウムとシリコンの合金（Ａｌ−
Ｓｉ）膜、膜厚３０ｎｍの窒化チタン膜を順次積層した
３層構造としてもよい。また、３層構造とする場合、第
１の導電膜のタングステンに代えて窒化タングステンを
用いてもよいし、第２の導電膜のアルミニウムとシリコ
ンの合金（Ａｌ−Ｓｉ）膜に代えてアルミニウムとチタ
ンの合金膜（Ａｌ−Ｔｉ）を用いてもよいし、第３の導
電膜の窒化チタン膜に代えてチタン膜を用いてもよい。
また、単層構造であってもよい。
【０１１７】次に、図５（Ｂ）に示すように光露光工程
によりレジストからなるマスク１１０〜１１５を形成
し、ゲート電極及び配線を形成するための第１のエッチ
ング処理を行う。第１のエッチング処理では第１及び第
２のエッチング条件で行う。エッチングにはＩＣＰ（In
ductively Coupled Plasma：誘導結合型プラズマ）エッ
チング法を用いると良い。ＩＣＰエッチング法を用い、
エッチング条件（コイル型の電極に印加される電力量、
基板側の電極に印加される電力量、基板側の電極温度
等）を適宜調節することによって所望のテーパー形状に
膜をエッチングすることができる。なお、エッチング用
ガスとしては、Ｃｌ2、ＢＣｌ3、ＳｉＣｌ4、ＣＣｌ4な
どを代表とする塩素系ガスまたはＣＦ4、ＳＦ6、ＮＦ3
などを代表とするフッ素系ガス、またはＯ2を適宜用い
ることができる。
【０１１８】本実施例では、基板側（試料ステージ）に
も１５０WのＲＦ（13.56MHz）電力を投入し、実質的に
負の自己バイアス電圧を印加する。この第１のエッチン
グ条件によりＷ膜をエッチングして第１の導電層の端部
をテーパー形状とする。第１のエッチング条件でのＷに
対するエッチング速度は２００．３９ｎｍ／ｍｉｎ、Ｔ
ａＮに対するエッチング速度は８０．３２ｎｍ／ｍｉｎ
であり、ＴａＮに対するＷの選択比は約２．５である。
また、この第１のエッチング条件によって、Ｗのテーパ
ー角は、約２６°となる。この後、レジストからなるマ
スク１１０〜１１５を除去せずに第２のエッチング条件
に変え、エッチング用ガスにＣＦ4とＣｌ2とを用い、そ
れぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１
Paの圧力でコイル型の電極に５００WのＲＦ（13.56MH
z）電力を投入してプラズマを生成して約３０秒程度の
エッチングを行った。基板側（試料ステージ）にも２０
WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己
バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した第２
のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエ
ッチングされる。第２のエッチング条件でのＷに対する
エッチング速度は５８．９７ｎｍ／ｍｉｎ、ＴａＮに対
するエッチング速度は６６．４３ｎｍ／ｍｉｎである。
なお、ゲート絶縁膜上に残渣を残すことなくエッチング
するためには、１０〜２０％程度の割合でエッチング時
間を増加させると良い。
【０１１９】上記第１のエッチング処理では、レジスト
からなるマスクの形状を適したものとすることにより、
基板側に印加するバイアス電圧の効果により第１の導電
層及び第２の導電層の端部がテーパー形状となる。この
テーパー部の角度は１５〜４５°とすればよい。
【０１２０】こうして、第１のエッチング処理により第
１の導電層と第２の導電層から成る第１の形状の導電層
１１７〜１２１（第１の導電層１１７ａ〜１２１ａと第
２の導電層１１７ｂ〜１２１ｂ）を形成する。ゲート絶
縁膜となる絶縁膜１０７は、１０〜２０nm程度エッチン
グされ、第１の形状の導電層１１７〜１２１で覆われな
い領域が薄くなったゲート絶縁膜１１６となる。
【０１２１】次いで、レジストからなるマスクを除去せ
ずに第２のエッチング処理を行う。ここでは、エッチン
グ用ガスにＳＦ6とＣｌ2とＯ2とを用い、それぞれのガ
ス流量比を２４／１２／２４（ｓｃｃｍ）とし、１．３
Paの圧力でコイル型の電極に７００WのＲＦ（13.56MH
z）電力を投入してプラズマを生成してエッチングを２
５秒行った。基板側（試料ステージ）にも１０WのＲＦ
（13.56MHz）電力を投入し、実質的に負の自己バイアス
電圧を印加する。第２のエッチング処理でのＷに対する
エッチング速度は２２７．３ｎｍ／ｍｉｎ、ＴａＮに対
するエッチング速度は３２．１ｎｍ／ｍｉｎであり、Ｔ
ａＮに対するＷの選択比は７．１であり、絶縁膜１１６
であるＳｉＯＮに対するエッチング速度は３３．７ｎｍ
／ｍｉｎであり、ＳｉＯＮに対するＷの選択比は６．８
３である。このようにエッチングガス用ガスにＳＦ6を
用いた場合、絶縁膜１１６との選択比が高いので膜減り
を抑えることができる。本実施例では絶縁膜１１６にお
いて約８ｎｍしか膜減りが起きない。
【０１２２】この第２のエッチング処理によりＷのテー
パー角は７０°となった。この第２のエッチング処理に
より第２の導電層１２４ｂ〜１２９ｂを形成する。一
方、第１の導電層は、ほとんどエッチングされず、第１
の導電層１２４ａ〜１２９ａとなる。なお、第１の導電
層１２４ａ〜１２９ａは、第１の導電層１１７ａ〜１２
２ａとほぼ同一サイズである。実際には、第１の導電層
の幅は、第２のエッチング処理前に比べて約０．３μｍ
程度、即ち線幅全体で０．６μｍ程度後退する場合もあ
るがほとんどサイズに変化がない。
【０１２３】また、２層構造に代えて、膜厚５０ｎｍの
タングステン膜、膜厚５００ｎｍのアルミニウムとシリ
コンの合金（Ａｌ−Ｓｉ）膜、膜厚３０ｎｍの窒化チタ
ン膜を順次積層した３層構造とした場合、第１のエッチ
ング処理の第１のエッチング条件としては、ＢＣｌ3と
Ｃｌ2とＯ2とを原料ガスに用い、それぞれのガス流量比
を６５／１０／５（ｓｃｃｍ）とし、基板側（試料ステ
ージ）に３００ＷのＲＦ（１３．５６ＭＨｚ）電力を投
入し、１．２Ｐａの圧力でコイル型の電極に４５０Ｗの
ＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生
成して１１７秒のエッチングを行えばよく、第１のエッ
チング処理の第２のエッチング条件としては、ＣＦ4と
Ｃｌ2とＯ2とを用い、それぞれのガス流量比を２５／２
５／１０（ｓｃｃｍ）とし、基板側（試料ステージ）に
も２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、１
Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．
５６ＭＨｚ）電力を投入してプラズマを生成して約３０
秒程度のエッチングを行えばよく、第２のエッチング処
理としてはＢＣｌ3とＣｌ2を用い、それぞれのガス流量
比を２０／６０（sccm）とし、基板側（試料ステージ）
には１００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入
し、１．２Ｐａの圧力でコイル型の電極に６００ＷのＲ
Ｆ（１３．５６ＭＨｚ）電力を投入してプラズマを生成
してエッチングを行えばよい。
【０１２４】次いで、レジストからなるマスクを除去し
た後、第１のドーピング処理を行って図５（Ｄ）の状態
を得る。ドーピング処理はイオンドープ法、もしくはイ
オン注入法で行えば良い。イオンドープ法の条件はドー
ズ量を１．５×１０14atoms/cm2とし、加速電圧を６０
〜１００ｋｅＶとして行う。ｎ型を付与する不純物元素
として、典型的にはリン（Ｐ）または砒素（Ａｓ）を用
いる。この場合、第１の導電層及び第２の導電層１２４
〜１２８がｎ型を付与する不純物元素に対するマスクと
なり、自己整合的に第１の不純物領域１３０〜１３４が
形成される。第１の不純物領域１３０〜１３４には１×
１０16〜１×１０17/cm3の濃度範囲でｎ型を付与する不
純物元素を添加する。ここでは、第１の不純物領域と同
じ濃度範囲の領域をｎ--領域とも呼ぶ。
【０１２５】なお、本実施例ではレジストからなるマス
クを除去した後、第１のドーピング処理を行ったが、レ
ジストからなるマスクを除去せずに第１のドーピング処
理を行ってもよい。
【０１２６】次いで、図６（Ａ）に示すようにレジスト
からなるマスク１３５〜１３７を形成し第２のドーピン
グ処理を行う。マスク１３５は駆動回路のｐチャネル型
ＴＦＴを形成する半導体層のチャネル形成領域及びその
周辺の領域を保護するマスクであり、マスク１３６は駆
動回路のｎチャネル型ＴＦＴの一つを形成する半導体層
のチャネル形成領域及びその周辺の領域を保護するマス
クであり、マスク１３７は画素部のＴＦＴを形成する半
導体層のチャネル形成領域及びその周辺の領域と保持容
量となる領域とを保護するマスクである。
【０１２７】第２のドーピング処理におけるイオンドー
プ法の条件はドーズ量を１．５×１０15atoms/cm2と
し、加速電圧を６０〜１００ｋｅＶとしてリン（Ｐ）を
ドーピングする。ここでは、第２の導電層１２４ｂ〜１
２６ｂをマスクとして各半導体層に不純物領域が自己整
合的に形成される。勿論、マスク１３５〜１３７で覆わ
れた領域には添加されない。こうして、第２の不純物領
域１３８〜１４０と、第３の不純物領域１４２が形成さ
れる。第２の不純物領域１３８〜１４０には１×１０20
〜１×１０21/cm3の濃度範囲でｎ型を付与する不純物元
素を添加されている。ここでは、第２の不純物領域と同
じ濃度範囲の領域をｎ+領域とも呼ぶ。
【０１２８】また、第３の不純物領域は第１の導電層に
より第２の不純物領域よりも低濃度に形成され、１×１
０18〜１×１０19/cm3の濃度範囲でｎ型を付与する不純
物元素を添加されることになる。なお、第３の不純物領
域は、テーパー形状である第１の導電層の部分を通過さ
せてドーピングを行うため、テーパ−部の端部に向かっ
て不純物濃度が増加する濃度勾配を有している。ここで
は、第３の不純物領域と同じ濃度範囲の領域をｎ-領域
とも呼ぶ。また、マスク１３６、１３７で覆われた領域
は、第２のドーピング処理で不純物元素が添加されず、
第１の不純物領域１４４、１４５となる。
【０１２９】次いで、レジストからなるマスク１３５〜
１３７を除去した後、新たにレジストからなるマスク１
４６〜１４８を形成して図６（Ｂ）に示すように第３の
ドーピング処理を行う。
【０１３０】駆動回路において、上記第３のドーピング
処理により、ｐチャネル型ＴＦＴを形成する半導体層お
よび保持容量を形成する半導体層にｐ型の導電型を付与
する不純物元素が添加された第４の不純物領域１４９、
１５０及び第５の不純物領域１５１、１５２を形成す
る。
【０１３１】また、第４の不純物領域１４９、１５０に
は１×１０20〜１×１０21/cm3の濃度範囲でｐ型を付与
する不純物元素が添加されるようにする。尚、第４の不
純物領域１４９、１５０には先の工程でリン（Ｐ）が添
加された領域（ｎ--領域）であるが、ｐ型を付与する不
純物元素の濃度がその１．５〜３倍添加されていて導電
型はｐ型となっている。ここでは、第４の不純物領域と
同じ濃度範囲の領域をｐ +領域とも呼ぶ。
【０１３２】また、第５の不純物領域１５１、１５２は
第２の導電層１２５ａのテーパー部と重なる領域に形成
されるものであり、１×１０18〜１×１０20/cm3の濃度
範囲でｐ型を付与する不純物元素が添加されるようにす
る。ここでは、第５の不純物領域と同じ濃度範囲の領域
をｐ-領域とも呼ぶ。
【０１３３】以上までの工程でそれぞれの半導体層にｎ
型またはｐ型の導電型を有する不純物領域が形成され
る。導電層１２４〜１２７はＴＦＴのゲート電極とな
る。また、導電層１２８は画素部において保持容量を形
成する一方の電極となる。さらに、導電層１２９は画素
部においてソース配線を形成する。
【０１３４】次いで、ほぼ全面を覆う絶縁膜（図示しな
い）を形成する。本実施例では、プラズマＣＶＤ法によ
り膜厚５０ｎｍの酸化シリコン膜を形成した。勿論、こ
の絶縁膜は酸化シリコン膜に限定されるものでなく、他
のシリコンを含む絶縁膜を単層または積層構造として用
いても良い。
【０１３５】次いで、それぞれの半導体層に添加された
不純物元素を活性化処理する工程を行う。この活性化工
程は、ランプ光源を用いたラピッドサーマルアニール法
（ＲＴＡ法）、或いはＹＡＧレーザーまたはエキシマレ
ーザーを裏面から照射する方法、或いは炉を用いた熱処
理、或いはこれらの方法のうち、いずれかと組み合わせ
た方法によって行う。
【０１３６】また、本実施例では、上記活性化の前に絶
縁膜を形成した例を示したが、上記活性化を行った後、
絶縁膜を形成する工程としてもよい。
【０１３７】次いで、窒化シリコン膜からなる第１の層
間絶縁膜１５３を形成して熱処理（３００〜５５０℃で
１〜１２時間の熱処理）を行い、半導体層を水素化する
工程を行う。（図６（Ｃ））この工程は第１の層間絶縁
膜１５３に含まれる水素により半導体層のダングリング
ボンドを終端する工程である。酸化シリコン膜からなる
絶縁膜（図示しない）の存在に関係なく半導体層を水素
化することができる。ただし、本実施例では、第２の導
電層としてアルミニウムを主成分とする材料を用いてい
るので、水素化する工程において第２の導電層が耐え得
る熱処理条件とすることが重要である。水素化の他の手
段として、プラズマ水素化（プラズマにより励起された
水素を用いる）を行っても良い。
【０１３８】次いで、第１の層間絶縁膜１５３上に有機
絶縁物材料から成る第２の層間絶縁膜１５４を形成す
る。本実施例では膜厚１．６μｍのアクリル樹脂膜を形
成する。次いで、ソース配線１２９に達するコンタクト
ホールと、導電層１２７、１２８に達するコンタクトホ
ールと、各不純物領域に達するコンタクトホールを形成
する。本実施例では複数のエッチング処理を順次行う。
本実施例では第１の層間絶縁膜をエッチングストッパー
として第２の層間絶縁膜をエッチングした後、絶縁膜
（図示しない）をエッチングストッパーとして第１の層
間絶縁膜をエッチングしてから絶縁膜（図示しない）を
エッチングした。
【０１３９】その後、Ａｌ、Ｔｉ、Ｍｏ、Ｗなどを用い
て配線及び画素電極を形成する。これらの電極及び画素
電極の材料は、ＡｌまたはＡｇを主成分とする膜、また
はそれらの積層膜等の反射性の優れた材料を用いること
が望ましい。こうして、ソース電極またはドレイン電極
１５５〜１６０、ゲート配線１６２、接続配線１６１、
画素電極１６３が形成される。
【０１４０】以上の様にして、ｎチャネル型ＴＦＴ２０
１、ｐチャネル型ＴＦＴ２０２、ｎチャネル型ＴＦＴ２
０３を有する駆動回路２０６と、ｎチャネル型ＴＦＴか
らなる画素ＴＦＴ２０４、保持容量２０５とを有する画
素部２０７を同一基板上に形成することができる。（図
７）本明細書中ではこのような基板を便宜上アクティブ
マトリクス基板と呼ぶ。本明細書中ではこのような基板
を便宜上アクティブマトリクス基板と呼ぶ。
【０１４１】また、この段階におけるゲート電極近傍の
断面ＴＥＭ観察写真図を図８に示す。図８に示したよう
に第２のレーザー光によって半導体膜表面（ＬＤＤ領域
表面を含む）は平坦となっている。ＬＤＤ領域が平坦と
なったことでその上のゲート絶縁膜、ゲート電極のテー
パー部にもＬＤＤ領域表面における凸凹の影響はほとん
ど見られない。また、図２１に比較例として平坦化処理
を行っていないＴＦＴのゲート電極近傍の断面ＴＥＭ観
察写真図を示す。
【０１４２】画素部２０７において、画素ＴＦＴ２０４
（ｎチャネル型ＴＦＴ）にはチャネル形成領域１６７、
ゲート電極を形成する導電層１２７の外側に形成される
第１の不純物領域（ｎ--領域）１４５とソース領域とし
て機能する第２の不純物領域（ｎ+領域）１４０を有し
ている。また、保持容量２０５の一方の電極として機能
する半導体層には第４の不純物領域１５０、第５の不純
物領域１５２が形成されている。なお、保持容量２０５
の一方の電極として機能する半導体層の表面は平坦とす
る、具体的には、ＡＦＭにより得られるＰ―Ｖ値を５０
ｎｍ以下とすることによって、リーク電流の低減及び信
頼性の向上を図ることができる。保持容量２０５は、絶
縁膜（ゲート絶縁膜と同一膜）１１６を誘電体として、
第２の電極１２８と、半導体層１５０、１５２、１６８
とで形成されている。
【０１４３】また、駆動回路２０６において、ｎチャネ
ル型ＴＦＴ２０１（第１のｎチャネル型ＴＦＴ）はチャ
ネル形成領域１６４、ゲート電極を形成する導電層１２
４の一部と絶縁膜を介して重なる第３の不純物領域（ｎ
-領域）１４２とソース領域またはドレイン領域として
機能する第２の不純物領域（ｎ+領域）１３８を有して
いる。
【０１４４】また、駆動回路２０６において、ｐチャネ
ル型ＴＦＴ２０２にはチャネル形成領域１６５、ゲート
電極を形成する導電層１２５の一部と絶縁膜を介して重
なる第５不純物領域（ｐ-領域）１５１とソース領域ま
たはドレイン領域として機能する第４の不純物領域（ｐ
+領域）１４９を有している。
【０１４５】また、駆動回路２０６において、ｎチャネ
ル型ＴＦＴ２０３（第２のｎチャネル型ＴＦＴ）にはチ
ャネル形成領域１６６、ゲート電極を形成する導電層１
２６の外側に第１の不純物領域（ｎ--領域）１４４とソ
ース領域またはドレイン領域として機能する第２の不純
物領域（ｎ+領域）１３９を有している。
【０１４６】これらのＴＦＴ２０１〜２０３を適宜組み
合わせてシフトレジスタ回路、バッファ回路、レベルシ
フタ回路、ラッチ回路などを形成し、駆動回路２０６を
形成すればよい。例えば、ＣＭＯＳ回路を形成する場合
には、ｎチャネル型ＴＦＴ２０１とｐチャネル型ＴＦＴ
２０２を相補的に接続して形成すればよい。
【０１４７】特に、駆動電圧が高いバッファ回路には、
ホットキャリア効果による劣化を防ぐ目的から、ｎチャ
ネル型ＴＦＴ２０３の構造が適している。
【０１４８】また、信頼性が最優先とされる回路には、
ＧＯＬＤ構造であるｎチャネル型ＴＦＴ２０１の構造が
適している。
【０１４９】また、本実施例により得られるｎチャネル
型ＴＦＴ２０１の電気特性を測定し、信頼性を検証し
た。ここでは、信頼性の指標となるオン電流値の変動
（劣化率とも呼ぶ）を求める。なお、オン電流値は、ド
レイン電圧Ｖｄ＝１Ｖ、ゲート電圧Ｖｇ＝１０Ｖとして
測定を行った値とする。
【０１５０】まず、トランジェントストレスによるｎチ
ャネル型ＴＦＴ２０１の特性変動を導出するため、トラ
ンジェントストレスをかける前のオン電流値（Ｉon０）
を測定した後、ドレイン電圧Ｖｄ＝＋２５Ｖ、ゲート電
圧Ｖｇ＝１Ｖ、１．５Ｖ、２Ｖ、２．５Ｖ、３Ｖ、３．
５Ｖ、４Ｖ、４．５Ｖとし、それぞれ室温で１００秒放
置するトランジェントストレスをかけ、その後、再度オ
ン電流値を測定し、トランジェントストレス前後でのオ
ン特性変動（ΔＩon／Ｉon０）を図９中に示した。トラ
ンジェントストレスとは、ＴＦＴのドレイン電圧をある
値に設定し、ゲート電圧をある時間固定した時のストレ
スを指している。なお、ＴＦＴのチャネル形成領域のサ
イズは（チャネル長Ｌ／チャネル幅Ｗ＝１０μｍ／８μ
ｍ）とし、ゲート電極とゲート絶縁膜（膜厚１１５ｎ
ｍ）を介して重なる第３の不純物領域１４２におけるチ
ャネル長方向の幅が１．１μｍであるＴＦＴを測定し
た。
【０１５１】比較例として本実施例の工程において第２
のレーザー照射を行わず、第１のレーザー照射のみしか
行わなかった工程で作製したＴＦＴを用いた。
【０１５２】比較例と比べて本実施例のほうがオン電流
値の変動（劣化率）が小さいことから、第２のレーザー
照射を行って半導体膜（ＬＤＤ領域を含む）の表面を平
坦にしたほうがＴＦＴの信頼性が高いことが示された。
【０１５３】また、さらにゲート絶縁膜の膜厚を変化さ
せて同様の比較を行った。ゲート絶縁膜の膜厚を８０ｎ
ｍとした時は、ドレイン電圧Ｖｄ＝＋１６Ｖとし、ゲー
ト電圧Ｖｇ＝１〜４．５Ｖとし、それぞれ室温で１００
秒放置した後のオン特性変動（ΔＩon／Ｉon０）を図１
０中に示した。また、ゲート絶縁膜の膜厚を６０ｎｍと
した時は、ドレイン電圧Ｖｄ＝＋２０Ｖとし、ゲート電
圧Ｖｇ＝１〜４．５Ｖとし、それぞれ室温で１００秒放
置した後のオン特性変動（ΔＩon／Ｉon０）を図１１中
に示した。
【０１５４】以上のことから、ＬＤＤ領域表面の平坦化
を向上させることによって信頼性を向上させることがで
きるので、ＧＯＬＤ構造のＴＦＴにおいて、ゲート電極
とゲート絶縁膜を介して重なる不純物領域の面積を縮小
しても十分な信頼性を得ることができる。具体的にはＧ
ＯＬＤ構造のＴＦＴにおいてゲート電極のテーパー部と
なる部分サイズを小さくしても十分な信頼性を得ること
ができる。
【０１５５】また、ゲート絶縁膜の膜厚をそれぞれ１１
５ｎｍ、８０ｎｍ、６０ｎｍと条件を振り、Ｖｄ＝５
Ｖ、Ｖｇ＝−４．５Ｖとし、オフ電流値の確率統計分布
を測定した結果を図１２〜図１５に示す。なお、図中、
本実施例における確率統計分布を×印でプロットし、第
１のレーザー光の照射のみを行った比較例における確率
統計分布を○印でプロットした。図１２〜図１５の縦軸
はパーセントを示しており、５０％の値がオフ電流の平
均値に相当する。また、横軸はオフ電流値を示してお
り、例えばバラツキが大きければ全プロットの占める領
域、即ち横幅が大きくなる。第２のレーザー光で平坦化
を行った場合、ゲート絶縁膜の膜厚が薄ければ薄いほど
オフ電流値のバラツキ低減が顕著に現れている。また、
第２のレーザー光で平坦化を行った場合、図１２〜図１
４のチャネル長Ｌ／チャネル幅Ｗ＝２μｍ／８μｍとし
たＴＦＴよりも図１５に示したＬ／Ｗ＝７μｍ／４０μ
ｍとしたＴＦＴのほうがオフ電流値のバラツキ低減が顕
著に現れている。従って、第２のレーザー光で平坦化を
行った場合、比較的チャネル幅の大きいＴＦＴ、例えば
バッファ回路に用いられるＴＦＴ（Ｌ／Ｗ＝７μｍ／１
４０μｍ、７μｍ／２７０μｍ、７μｍ／４００μｍ、
７μｍ／８００μｍ等）やアナログスイッチ回路に用い
られるＴＦＴ（Ｌ／Ｗ＝８μｍ／４００μｍ）において
効果的にバラツキを抑えることができる。
【０１５６】これらのことから、半導体膜表面（ＬＤＤ
領域表面を含む）の平坦化を向上させることによってゲ
ート絶縁膜の膜厚を薄くしても、オフ電流のバラツキが
低減され、ＴＦＴの歩留まりが向上される。ＧＯＬＤ構
造のＴＦＴにおいてはゲート絶縁膜が薄くなると寄生容
量が増加するが、ゲート電極（第１導電層）のテーパー
部となる部分サイズを小さくして寄生容量を低減すれ
ば、ｆ特性も向上してさらなる高速動作が可能となり、
且つ、十分な信頼性を有するＴＦＴとなる。
【０１５７】なお、画素部２０７の画素ＴＦＴにおいて
も、第２のレーザー光の照射によりオフ電流の低減、お
よびバラツキの低減が実現される。
【０１５８】また、本実施例では反射型の表示装置を形
成するためのアクティブマトリクス基板を作製する例を
示したが、画素電極を透明導電膜で形成すると、フォト
マスクは１枚増えるものの、透過型の表示装置を形成す
ることができる。
【０１５９】［実施例２］本実施例では、実施例１で作
製したアクティブマトリクス基板から、アクティブマト
リクス型液晶表示装置を作製する工程を以下に説明す
る。説明には図１６を用いる。
【０１６０】まず、実施例１に従い、図７の状態のアク
ティブマトリクス基板を得た後、図７のアクティブマト
リクス基板上に配向膜を形成しラビング処理を行う。な
お、本実施例では配向膜を形成する前に、アクリル樹脂
膜等の有機樹脂膜をパターニングすることによって基板
間隔を保持するための柱状のスペーサを所望の位置に形
成した。また、柱状のスペーサに代えて、球状のスペー
サを基板全面に散布してもよい。
【０１６１】次いで、対向基板を用意する。この対向基
板には、着色層、遮光層が各画素に対応して配置された
カラーフィルタが設けられている。また、駆動回路の部
分にも遮光層を設けた。このカラーフィルタと遮光層と
を覆う平坦化膜を設けた。次いで、平坦化膜上に透明導
電膜からなる対向電極を画素部に形成し、対向基板の全
面に配向膜を形成し、ラビング処理を施した。
【０１６２】そして、画素部と駆動回路が形成されたア
クティブマトリクス基板と対向基板とをシール材で貼り
合わせる。シール材にはフィラーが混入されていて、こ
のフィラーと柱状スペーサによって均一な間隔を持って
２枚の基板が貼り合わせられる。その後、両基板の間に
液晶材料を注入し、封止剤（図示せず）によって完全に
封止する。液晶材料には公知の液晶材料を用いれば良
い。このようにしてアクティブマトリクス型液晶表示装
置が完成する。そして、必要があれば、アクティブマト
リクス基板または対向基板を所望の形状に分断する。さ
らに、公知の技術を用いて偏光板等を適宜設けた。そし
て、公知の技術を用いてＦＰＣを貼りつけた。
【０１６３】こうして得られた液晶モジュールの構成を
図１６の上面図を用いて説明する。
【０１６４】アクティブマトリクス基板３０１の中央に
は、画素部３０４が配置されている。画素部３０４の上
側には、ソース信号線を駆動するためのソース信号線駆
動回路３０２が配置されている。画素部３０４の左右に
は、ゲート信号線を駆動するためのゲート信号線駆動回
路３０３が配置されている。本実施例に示した例では、
ゲート信号線駆動回路３０３は画素部に対して左右対称
配置としているが、これは片側のみの配置でも良く、液
晶モジュールの基板サイズ等を考慮して、設計者が適宜
選択すれば良い。ただし、回路の動作信頼性や駆動効率
等を考えると、図１６に示した左右対称配置が望まし
い。
【０１６５】各駆動回路への信号の入力は、フレキシブ
ルプリント基板（Flexible Print Circuit：ＦＰＣ）３
０５から行われる。ＦＰＣ３０５は、基板３０１の所定
の場所まで配置された配線に達するように、層間絶縁膜
および樹脂膜にコンタクトホールを開口し、接続電極３
０９を形成した後、異方性導電膜等を介して圧着され
る。本実施例においては、接続電極はＩＴＯを用いて形
成した。
【０１６６】駆動回路、画素部の周辺には、基板外周に
沿ってシール剤３０７が塗布され、あらかじめアクティ
ブマトリクス基板上に形成されたスペーサ３１０によっ
て一定のギャップ（基板３０１と対向基板３０６との間
隔）を保った状態で、対向基板３０６が貼り付けられ
る。その後、シール剤３０７が塗布されていない部分よ
り液晶素子が注入され、封止剤３０８によって密閉され
る。以上の工程により、液晶モジュールが完成する。
【０１６７】また、ここでは全ての駆動回路を基板上に
形成した例を示したが、駆動回路の一部に数個のＩＣを
用いてもよい。
【０１６８】［実施例３］実施例１では画素電極が反射
性を有する金属材料で形成された反射型の表示装置の例
を示したが、本実施例では画素電極を透光性を有する導
電膜で形成した透過型の表示装置の例を示す。
【０１６９】層間絶縁膜を形成する工程までは実施例１
と同じであるので、ここでは省略する。実施例１に従っ
て層間絶縁膜を形成した後、透光性を有する導電膜から
なる画素電極６０１を形成する。透光性を有する導電膜
としては、ＩＴＯ（酸化インジウム酸化スズ合金）、酸
化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）、酸化
亜鉛（ＺｎＯ）等を用いればよい。
【０１７０】その後、層間絶縁膜６００にコンタクトホ
ールを形成する。次いで、画素電極と重なる接続電極６
０２を形成する。この接続電極６０２は、コンタクトホ
ールを通じてドレイン領域と接続されている。また、こ
の接続電極と同時に他のＴＦＴのソース電極またはドレ
イン電極も形成する。
【０１７１】また、ここでは全ての駆動回路を基板上に
形成した例を示したが、駆動回路の一部に数個のＩＣを
用いてもよい。
【０１７２】以上のようにしてアクティブマトリクス基
板が形成される。このアクティブマトリクス基板を用
い、実施例２に従って液晶モジュールを作製し、バック
ライト６０４、導光板６０５を設け、カバー６０６で覆
えば、図１７にその断面図の一部を示したようなアクテ
ィブマトリクス型液晶表示装置が完成する。なお、カバ
ーと液晶モジュールは接着剤や有機樹脂を用いて貼り合
わせる。また、基板と対向基板を貼り合わせる際、枠で
囲んで有機樹脂を枠と基板との間に充填して接着しても
よい。また、透過型であるので偏光板６０３は、アクテ
ィブマトリクス基板と対向基板の両方に貼り付ける。
【０１７３】［実施例４］本発明を実施して形成された
駆動回路や画素部は様々なモジュール（アクティブマト
リクス型液晶モジュール、アクティブマトリクス型ＥＣ
モジュール）に用いることができる。即ち、それらを表
示部に組み込んだ電子機器全てに本発明を実施できる。
【０１７４】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、ヘッドマウントディスプレイ（ゴ
ーグル型ディスプレイ）、カーナビゲーション、プロジ
ェクタ、カーステレオ、パーソナルコンピュータ、携帯
情報端末（モバイルコンピュータ、携帯電話または電子
書籍等）などが挙げられる。それらの一例を図１８〜図
２０に示す。
【０１７５】図１８（Ａ）はパーソナルコンピュータで
あり、本体２００１、画像入力部２００２、表示部２０
０３、キーボード２００４等を含む。本発明を表示部２
００３に適用することができる。
【０１７６】図１８（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６等を含む。本発明を表示部２１０２に適用することが
できる。
【０１７７】図１８（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示部２２０５等を含む。本発明は表示部２２０５に適用
できる。
【０１７８】図１８（Ｄ）はゴーグル型ディスプレイで
あり、本体２３０１、表示部２３０２、アーム部２３０
３等を含む。本発明は表示部２３０２に適用することが
できる。
【０１７９】図１８（Ｅ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示部２４０２、スピーカ部２４０
３、記録媒体２４０４、操作スイッチ２４０５等を含
む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄ
ｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行うことができる。本発明は表示部２４０２に適用
することができる。
【０１８０】図１８（Ｆ）はデジタルカメラであり、本
体２５０１、表示部２５０２、接眼部２５０３、操作ス
イッチ２５０４、受像部（図示しない）等を含む。本発
明を表示部２５０２に適用することができる。
【０１８１】図１９（Ａ）はフロント型プロジェクター
であり、投射装置２６０１、スクリーン２６０２等を含
む。本発明は投射装置２６０１の一部を構成する液晶モ
ジュール２８０８に適用することができる。
【０１８２】図１９（Ｂ）はリア型プロジェクターであ
り、本体２７０１、投射装置２７０２、ミラー２７０
３、スクリーン２７０４等を含む。本発明は投射装置２
７０２の一部を構成する液晶モジュール２８０８に適用
することができる。
【０１８３】なお、図１９（Ｃ）は、図１９（Ａ）及び
図１９（Ｂ）中における投射装置２６０１、２７０２の
構造の一例を示した図である。投射装置２６０１、２７
０２は、光源光学系２８０１、ミラー２８０２、２８０
４〜２８０６、ダイクロイックミラー２８０３、プリズ
ム２８０７、液晶モジュール２８０８、位相差板２８０
９、投射光学系２８１０で構成される。投射光学系２８
１０は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であってもよい。また、図１９（Ｃ）中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。
【０１８４】また、図１９（Ｄ）は、図１９（Ｃ）中に
おける光源光学系２８０１の構造の一例を示した図であ
る。本実施例では、光源光学系２８０１は、リフレクタ
ー２８１１、光源２８１２、レンズアレイ２８１３、２
８１４、偏光変換素子２８１５、集光レンズ２８１６で
構成される。なお、図１９（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等の光
学系を設けてもよい。
【０１８５】ただし、図１９に示したプロジェクターに
おいては、透過型の電気光学装置を用いた場合を示して
おり、反射型の電気光学装置での適用例は図示していな
い。
【０１８６】図２０（Ａ）は携帯電話であり、本体２９
０１、音声出力部２９０２、音声入力部２９０３、表示
部２９０４、操作スイッチ２９０５、アンテナ２９０
６、画像入力部（ＣＣＤ、イメージセンサ等）２９０７
等を含む。本発明を表示部２９０４に適用することがで
きる。
【０１８７】図２０（Ｂ）は携帯書籍（電子書籍）であ
り、本体３００１、表示部３００２、３００３、記憶媒
体３００４、操作スイッチ３００５、アンテナ３００６
等を含む。本発明は表示部３００２、３００３に適用す
ることができる。
【０１８８】図２０（Ｃ）はディスプレイであり、本体
３１０１、支持台３１０２、表示部３１０３等を含む。
本発明は表示部３１０３に適用することができる。
【０１８９】ちなみに図２０（Ｃ）に示すディスプレイ
は中小型または大型のもの、例えば５〜２０インチの画
面サイズのものである。また、このようなサイズの表示
部を形成するためには、基板の一辺が１ｍのものを用
い、多面取りを行って量産することが好ましい。
【０１９０】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電子機器の作製方法に適用すること
が可能である。また、本実施例の電子機器は実施例１〜
３のどのような組み合わせからなる構成を用いても実現
することができる。
【０１９１】
【発明の効果】本発明により、オフ電流値の低減や信頼
性が向上するとともに、表面の凹凸による寄生容量の増
大を抑制することができる。また、半導体層を一方の電
極とする容量のリーク電流を低減し、信頼性を向上させ
ることができる。また、本発明により、ゲート電極のエ
ッチングマージンが広がり、ＴＦＴの電気特性（代表的
にはオン電流値やオフ電流値）のバラツキも抑えること
ができる。
【図面の簡単な説明】
【図１】 本発明を示す図。
【図２】 ＴＦＴの作製工程を示す図。
【図３】 ＴＦＴの作製工程を示す図。
【図４】 ＴＦＴの作製工程を示す図。（実施の形態
２）
【図５】 アクティブマトリクス基板の作製工程を示
す図。
【図６】 アクティブマトリクス基板を示す図。
【図７】 アクティブマトリクス基板を示す図。
【図８】 ゲート電極近傍を観察したＴＥＭ写真図。
【図９】 ＴＦＴ（ゲート絶縁膜１１５ｎｍ）におけ
る劣化率を示すグラフである。
【図１０】 ＴＦＴ（ゲート絶縁膜８０ｎｍ）における
劣化率を示すグラフである。
【図１１】 ＴＦＴ（ゲート絶縁膜６０ｎｍ）における
劣化率を示すグラフである。
【図１２】 Ｌ／Ｗ＝２／８であるＴＦＴ（ゲート絶縁
膜１１５ｎｍ）におけるオフ電流値を示すグラフであ
る。
【図１３】 Ｌ／Ｗ＝２／８であるＴＦＴ（ゲート絶縁
膜８０ｎｍ）におけるオフ電流値を示すグラフである。
【図１４】 Ｌ／Ｗ＝２／８であるＴＦＴ（ゲート絶縁
膜６０ｎｍ）におけるオフ電流値を示すグラフである。
【図１５】 Ｌ／Ｗ＝７／４０であるＴＦＴ（ゲート絶
縁膜６０ｎｍ）におけるオフ電流値を示すグラフであ
る。
【図１６】 ＡＭ−ＬＣＤの外観を示す図。（実施例
２）
【図１７】 液晶表示装置の断面図の一例を示す図であ
る。（実施例３）
【図１８】 電子機器の一例を示す図。（実施例４）
【図１９】 電子機器の一例を示す図。（実施例４）
【図２０】 電子機器の一例を示す図。（実施例４）
【図２１】 ゲート電極近傍を観察したＴＥＭ写真図。
（比較例）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/3065 Ｈ０１Ｌ 29/78 ６２７Ｇ ５Ｆ１１０ 29/786 21/306 Ｍ 21/302 Ｊ 29/78 ６１７Ｌ ６１７Ｋ ６１２Ｂ (72)発明者 松尾 拓哉 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 牧田 直樹 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 野村 克己 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 2H092 HA05 HA06 JA24 JA38 KA05 KA18 KB04 MA05 MA08 MA14 MA15 MA30 NA24 PA01 4M104 AA09 BB01 BB02 BB04 BB08 BB14 BB16 BB17 BB18 BB32 BB33 BB40 CC05 DD17 DD20 DD37 DD65 FF08 FF13 GG20 5F004 BA20 DA00 DA01 DA04 DA05 DA11 DA26 DB00 DB10 EA28 EB02 5F043 FF07 5F052 AA02 AA17 AA24 BA02 BB02 BB07 CA08 DA02 DA03 DB02 DB03 DB07 EA12 EA15 EA16 FA06 FA19 HA01 HA06 JA01 JA04 5F110 AA02 AA05 AA06 AA09 AA18 BB02 BB04 CC02 CC05 CC07 DD01 DD02 DD03 DD05 DD13 DD14 DD15 DD17 EE01 EE02 EE03 EE04 EE06 EE09 EE14 EE15 EE23 EE28 EE44 FF04 FF12 FF30 GG01 GG02 GG13 GG25 GG28 GG29 GG32 GG33 GG34 GG43 GG45 GG47 GG51 HJ01 HJ04 HJ12 HJ13 HJ23 HL02 HL03 HL04 HM15 NN03 NN04 NN23 NN24 NN27 NN35 NN73 NN78 PP01 PP02 PP03 PP04 PP05 PP10 PP13 PP34 PP35 PP38 QQ04 QQ09 QQ11 QQ19 QQ23 QQ25 QQ28

Claims (27)

    【特許請求の範囲】
  1. 【請求項１】ゲート電極と、ゲート絶縁膜と、チャネル
    形成領域と、ドレイン領域と、ソース領域と、前記ゲー
    ト絶縁膜を間に挟んで前記チャネル形成領域と前記ドレ
    イン領域または前記ソース領域との間に前記ゲート電極
    の一部と重なるＬＤＤ領域とを備えたＴＦＴを具備した
    半導体装置において、 前記ＬＤＤ領域の表面が、平坦であることを特徴とする
    半導体装置。
  2. 【請求項２】ゲート電極と、ゲート絶縁膜と、チャネル
    形成領域と、ドレイン領域と、ソース領域と、前記ゲー
    ト絶縁膜を間に挟んで前記チャネル形成領域と前記ドレ
    イン領域または前記ソース領域との間に前記ゲート電極
    の一部と重なるＬＤＤ領域とを備えたＴＦＴを具備した
    半導体装置において、 前記ゲート電極は、第１の導電層と、前記第１の導電層
    よりも幅の小さい第２の導電層との積層からなり、 前記チャネル形成領域は、前記第２の導電層と前記第１
    の導電層および前記ゲート絶縁膜を介して重なってお
    り、 前記ＬＤＤ領域は、前記第１の導電層の一部とゲート絶
    縁膜を介して重なっており、 前記ＬＤＤ領域の表面が、平坦であることを特徴とする
    半導体装置。
  3. 【請求項３】ゲート電極と、ゲート絶縁膜と、チャネル
    形成領域と、ドレイン領域と、ソース領域と、前記ゲー
    ト絶縁膜を間に挟んで前記チャネル形成領域と前記ドレ
    イン領域または前記ソース領域との間に前記ゲート電極
    の一部と重なるＬＤＤ領域とを備えたＴＦＴを具備した
    半導体装置において、 前記ゲート電極は、第１の導電層と、前記第１の導電層
    よりも幅の小さい第２の導電層との積層からなり、 前記チャネル形成領域は、前記第２の導電層と前記第１
    の導電層および前記ゲート絶縁膜を介して重なってお
    り、 前記ＬＤＤ領域の一部は、前記第１の導電層の一部とゲ
    ート絶縁膜を介して重なっており、 前記ＬＤＤ領域の表面が、平坦であることを特徴とする
    半導体装置。
  4. 【請求項４】ゲート電極と、ゲート絶縁膜と、チャネル
    形成領域と、ドレイン領域と、ソース領域と、前記ゲー
    ト絶縁膜を間に挟んで前記チャネル形成領域と前記ドレ
    イン領域または前記ソース領域との間に前記ゲート電極
    の一部と重なるＬＤＤ領域とを備えたＴＦＴを具備した
    半導体装置において、 前記ゲート電極は、第１の導電層と、前記第１の導電層
    よりも幅が小さく、且つ、テーパー角が大きい第２の導
    電層との積層からなり、 前記チャネル形成領域は、前記第２の導電層と前記第１
    の導電層および前記ゲート絶縁膜を介して重なってお
    り、 前記ＬＤＤ領域は、前記第１の導電層の一部とゲート絶
    縁膜を介して重なっており、且つ、チャネル形成領域か
    らの距離が増大するとともに不純物濃度が増加する濃度
    分布を備えており、 前記ＬＤＤ領域の表面が、平坦であることを特徴とする
    半導体装置。
  5. 【請求項５】請求項１乃至４のいずれか一において、前
    記ＬＤＤ領域の表面における平坦の度合いを示すＰ―Ｖ
    値は、５０ｎｍ以下であることを特徴とする半導体装
    置。
  6. 【請求項６】請求項２乃至５のいずれか一において、前
    記ＬＤＤ領域とゲート絶縁膜を介して重なる第１の導電
    層の幅は０．５μｍ〜１．５μｍであることを特徴とす
    る半導体装置。
  7. 【請求項７】ゲート電極と、ゲート絶縁膜と、チャネル
    形成領域と、ドレイン領域と、ソース領域と、前記ゲー
    ト絶縁膜を間に挟んで前記チャネル形成領域と前記ドレ
    イン領域または前記ソース領域との間に前記ゲート電極
    の一部と重なるＬＤＤ領域とを備えた複数のＴＦＴを具
    備した半導体装置において、 前記複数のＴＦＴのうち、少なくとも前記ＬＤＤ領域の
    幅が異なる第１のＴＦＴと第２のＴＦＴを具備してお
    り、 前記１のＴＦＴにおけるＬＤＤ領域の幅は、前記第２の
    ＴＦＴにおけるＬＤＤ領域の幅よりも広く、 前記１のＴＦＴにおけるＬＤＤ領域及び前記２のＴＦＴ
    におけるＬＤＤ領域の表面が平坦であることを特徴とす
    る半導体装置。
  8. 【請求項８】画素部と駆動回路部を具備した半導体装置
    において、 前記駆動回路のＴＦＴ及び前記画素部のＴＦＴは、ゲー
    ト電極と、ゲート絶縁膜と、チャネル形成領域と、ドレ
    イン領域と、ソース領域と、前記ゲート絶縁膜を間に挟
    んで前記チャネル形成領域と前記ドレイン領域または前
    記ソース領域との間に前記ゲート電極の一部と重なるＬ
    ＤＤ領域と有し、 前記駆動回路のＴＦＴにおけるＬＤＤ領域の幅は、画素
    部のＴＦＴにおけるＬＤＤ領域の幅よりも広く、 前記駆動回路のＴＦＴにおけるＬＤＤ領域及び前記画素
    部のＴＦＴにおけるＬＤＤ領域の表面がともに平坦であ
    ることを特徴とする半導体装置。
  9. 【請求項９】請求項７または請求項８において、前記Ｌ
    ＤＤ領域の表面における平坦の度合いを示すＰ―Ｖ値
    は、５０ｎｍ以下であることを特徴とする半導体装置。
  10. 【請求項１０】請求項７乃至９のいずれか一において、
    前記ＬＤＤ領域とゲート絶縁膜を介して重なるゲート電
    極の幅は０．５μｍ〜１．５μｍであることを特徴とす
    る半導体装置。
  11. 【請求項１１】請求項７乃至１０のいずれか一におい
    て、前記ゲート電極は、第１の導電層と、前記第１の導
    電層よりも幅が小さく、且つ、テーパー角が大きい第２
    の導電層との積層からなることを特徴とする半導体装
    置。
  12. 【請求項１２】請求項２乃至１１のいずれか一におい
    て、前記第１の導電層の膜厚は２０〜１００ｎｍである
    ことを特徴とする半導体装置。
  13. 【請求項１３】請求項２乃至１２のいずれか一におい
    て、前記第２の導電層の膜厚は１００〜５００ｎｍであ
    ることを特徴とする半導体装置。
  14. 【請求項１４】ゲート電極と、ゲート電極を覆う絶縁膜
    と、チャネル形成領域と、ドレイン領域と、ソース領域
    とを備えたＴＦＴと、保持容量とを有する半導体装置に
    おいて、 前記容量部は、前記絶縁膜を誘電体として、第１の導電
    層と、前記第１の導電層よりも幅の小さい第２の導電層
    との積層からなる電極と、半導体層とで容量を形成し、
    該半導体層において、前記絶縁膜を間に挟んで前記電極
    と重なる領域の表面が平坦であることを特徴とする半導
    体装置。
  15. 【請求項１５】請求項１４において、前記半導体層は、
    前記チャネル形成領域、前記ドレイン領域、または前記
    ソース領域と同一材料で形成されることを特徴とする半
    導体装置である。
  16. 【請求項１６】請求項１４または請求項１５において、
    前記電極は、前記ゲート電極と同一材料で形成されるこ
    とを特徴とする半導体装置である。
  17. 【請求項１７】ゲート電極と、ゲート電極を覆う絶縁膜
    と、チャネル形成領域と、ドレイン領域と、ソース領域
    と、前記絶縁膜を間に挟んで前記チャネル形成領域と前
    記ドレイン領域または前記ソース領域との間に前記ゲー
    ト電極の一部と重なるＬＤＤ領域とを備えたＴＦＴと、
    保持容量とを画素部に具備した半導体装置において、 前記画素部は、前記ドレイン領域または前記ソース領域
    と電気的に接続する画素電極を有し、該画素電極を含む
    一つの画素は、前記絶縁膜を誘電体として、前記画素電
    極に電気的に接続された半導体層と、隣りあう画素のゲ
    ート配線に電気的に接続された電極とで保持容量を形成
    し、 前記画素電極に電気的に接続された半導体層の表面と、
    前記ＬＤＤ領域の表面とが平坦であることを特徴とする
    半導体装置。
  18. 【請求項１８】請求項１４乃至１７のいずれか一におい
    て、前記半導体層の表面における平坦の度合いを示すＰ
    ―Ｖ値は、５０ｎｍ以下であることを特徴とする半導体
    装置。
  19. 【請求項１９】ゲート電極と、ゲート絶縁膜と、チャネ
    ル形成領域と、ドレイン領域と、ソース領域と、前記ゲ
    ート絶縁膜を間に挟んで前記チャネル形成領域と前記ド
    レイン領域または前記ソース領域との間に前記ゲート電
    極の一部と重なるＬＤＤ領域とを備えたＴＦＴを具備し
    た半導体装置において、 前記ＬＤＤ領域と重なるゲート電極の一部と、前記ゲー
    ト絶縁膜との界面は、平坦であることを特徴とする半導
    体装置。
  20. 【請求項２０】請求項１乃至１９のいずれか一に記載さ
    れた半導体装置とは、ビデオカメラ、デジタルカメラ、
    カーナビゲーション、パーソナルコンピュータ、携帯型
    情報端末、または電子遊技機器であることを特徴とする
    半導体装置。
  21. 【請求項２１】絶縁表面上に第１のＴＦＴと第２のＴＦ
    Ｔとを備えた半導体装置の作製方法であって、 絶縁表面上に結晶構造を有する半導体膜を形成する工程
    と、 前記半導体膜の表面を平坦化する工程と、 前記平坦化した半導体膜からなる第１の半導体層及び第
    ２の半導体層を形成する工程と、 前記第１の半導体層及び第２の半導体層上に絶縁膜を形
    成する工程と、 前記絶縁膜上にテーパ−部を有する第１のゲート電極を
    形成する工程と、 前記第１のゲート電極と幅の異なるテーパ−部を有する
    第２のゲート電極を形成する工程と、 前記第１のゲート電極のテーパー部を通過させて前記第
    １の半導体層にｎ型またはｐ型の不純物元素を添加して
    第１の不純物領域と、前記第２のゲート電極のテーパー
    部を通過させて前記第２の半導体層にｎ型またはｐ型の
    不純物元素を添加して第２の不純物領域とを形成する工
    程とを有する半導体装置の作製方法。
  22. 【請求項２２】請求項２１において、前記第１のゲート
    電極及び前記第２のゲート電極は、第１の幅を有する第
    １の導電層を下層とし、前記第１の幅より狭い第２の幅
    を有する第２の導電層を上層とする積層構造であること
    を特徴とする半導体装置の作製方法。
  23. 【請求項２３】絶縁表面上にＴＦＴと保持容量とを備え
    た半導体装置の作製方法であって、 絶縁表面上に結晶構造を有する半導体膜を形成する工程
    と、 前記半導体膜の表面を平坦化する工程と、 前記平坦化した半導体膜からなる第１の半導体層及び第
    ２の半導体層を形成する工程と、 前記第１の半導体層及び第２の半導体層上に絶縁膜を形
    成する工程と、 前記絶縁膜上にテーパ−部を有するゲート電極を形成す
    る工程と、 前記第１のゲート電極と幅の異なるテーパ−部を有する
    電極を形成する工程と、 前記ゲート電極のテーパー部を通過させて前記第１の半
    導体層にｎ型またはｐ型の不純物元素を添加して第１の
    不純物領域と、前記電極のテーパー部を通過させて前記
    第２の半導体層にｎ型またはｐ型の不純物元素を添加し
    て第２の不純物領域とを形成する工程とを有する半導体
    装置の作製方法。
  24. 【請求項２４】請求項２３において、前記絶縁膜を誘電
    体とし、前記電極と、前記第２の半導体層とで保持容量
    を形成することを特徴とする半導体装置の作製方法。
  25. 【請求項２５】請求項２３または請求項２４において、
    前記ゲート電極及び前記電極は、第１の幅を有する第１
    の導電層を下層とし、前記第１の幅より狭い第２の幅を
    有する第２の導電層を上層とする積層構造であることを
    特徴とする半導体装置の作製方法。
  26. 【請求項２６】請求項２３乃至２５のいずれか一におい
    て、前記半導体膜の表面を平坦化する工程は、非晶質構
    造を有する半導体膜を加熱処理した後、半導体膜表面の
    酸化膜を除去し、レーザー光を照射して結晶化を行い、
    結晶構造を有する半導体膜及び該膜上に酸化膜とを形成
    する工程と、該酸化膜を除去する工程と、不活性気体雰
    囲気または真空中でレーザー光を照射して前記半導体膜
    の表面を平坦化する工程であることを特徴とする半導体
    装置の作製方法。
  27. 【請求項２７】請求項２３乃至２５のいずれか一におい
    て、前記半導体膜の表面を平坦化する工程は、機械的化
    学的研磨法で行うことを特徴とする半導体装置の作製方
    法。
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