KR100864594B1 - 전기 장치 제조 방법 - Google Patents

전기 장치 제조 방법 Download PDF

Info

Publication number
KR100864594B1
KR100864594B1 KR1020010068752A KR20010068752A KR100864594B1 KR 100864594 B1 KR100864594 B1 KR 100864594B1 KR 1020010068752 A KR1020010068752 A KR 1020010068752A KR 20010068752 A KR20010068752 A KR 20010068752A KR 100864594 B1 KR100864594 B1 KR 100864594B1
Authority
KR
South Korea
Prior art keywords
gate electrode
semiconductor layer
conductive film
forming
gate
Prior art date
Application number
KR1020010068752A
Other languages
English (en)
Other versions
KR20020035461A (ko
Inventor
나카지마세츠오
오누마히데토
마키타나오키
마츠오타쿠야
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼, 샤프 가부시키가이샤 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20020035461A publication Critical patent/KR20020035461A/ko
Application granted granted Critical
Publication of KR100864594B1 publication Critical patent/KR100864594B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1277—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13454—Drivers integrated on the active matrix substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H01L2029/7863—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile with an LDD consisting of more than one lightly doped zone or having a non-homogeneous dopant distribution, e.g. graded LDD

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

본 발명에 따르면, 비정질 실리콘막의 결정화를 촉진하기 위한 촉매 원소가 효과적으로 게터링되어 높은 신뢰성의 TFT가 제공되며, 상기 TFT를 사용한 전기 광학 장치와 상기 전기 광학 장치의 제조 방법이 제공된다. 상기 전기 광학 장치는 n-채널 TFT와 p-채널 TFT를 구비한다. p-채널 TFT의 반도체층은 채널 형성 영역(13)과, n-형 불순물 원소 및 p-형 불순물 원소를 함유하는 영역(11)과, p-형 불순물 원소만을 함유하는 영역(12)을 가진다. p-채널 TFT에서, TFT들을 전기적으로 접속하기 위한 배선은 p-형 불순물 원소만을 함유하는 영역(12)에 접속된다. p-채널 TFT 내의 n-형 불순물 원소를 함유하는 영역은 n-채널 TFT의 반도체층 내의 n-형 불순물 원소로 도핑된 영역보다 좁다.
Figure 112006080714572-pat00036
게터링, 표시 장치, 촉매 원소, 마스크, 불순물

Description

전기 장치 제조 방법{Method of manufacturing an electrical device}
도 1a 내지 도 1g는 본 발명의 실시 형태를 도시하는 다이어그램.
도 2는 본 발명의 실시예를 도시하는 다이어그램.
도 3a 및 도 3b는 본 발명의 실시예를 도시하는 다이어그램.
도 4a 내지 도 4d는 본 발명의 실시예를 도시하는 다이어그램.
도 5a 및 도 5b는 본 발명의 실시예를 도시하는 다이어그램.
도 6은 본 발명의 실시예를 도시하는 다이어그램.
도 7a 및 도 7b는 본 발명의 실시예를 도시하는 다이어그램.
도 8은 본 발명의 실시예를 도시하는 다이어그램.
도 9는 본 발명의 실시예를 도시하는 다이어그램.
도 10a 내지 도 10f는 본 발명에 따라 제조된 반도체 장치를 디스플레이 유니트로서 사용하는 전자 기기의 예를 도시하는 다이어그램.
도 11a 내지 도 11d는 본 발명에 따라 제조된 반도체 장치를 디스플레이 유니트로서 사용하는 전자 기기의 예를 도시하는 다이어그램.
도 12a 내지 도 12c는 본 발명에 따라 제조된 반도체 장치를 디스플레이 유니트로서 사용하는 전자 기기의 예를 도시하는 다이어그램.
*도면의 주요 부분에 대한 간단한 부호의 설명*
100 : 기판 101 : 기저막
102-105 : 반도체층 106 : 게이트 절연막
107 : 도전막 A 108 도전막 B
109-112 : 마스크 113 : 게이트 전극 A
114 : 게이트 전극 C 115 : 게이트 전극 F
116 : 용량 배선 118 : 불순물 영역
119 : 게이트 전극 B 120 : 게이트 전극 D
121 : 게이트 전극 G 128 : 게이트 전극 D'
129 게이트 전극 H 133 : 게이트 전극 E
본 발명은 절연체상에 형성된 박막 트랜지스터(이하, TFT라 지칭)로 구성된 회로를 포함하는 전기 광학 장치(반도체 장치)와, 그 제조 방법에 관한 것이다. 특히, 본 발명은 화소부와, 상기 화소부의 주변에 제공된 구동 회로가 동일한 기판상에 형성되어 있는 액정 표시 장치로 대표되는 전기 광학 장치(반도체 장치)와, 표시 유니트로서 상기 전기 광학 장치(반도체 장치)를 사용하는 전자 기기에 관한 것이다.
최근, 글래스 기판 같은 절연 기판상에 형성된 비정질 반도체를 결정화함으로써 얻어진 다결정 반도체 막을 활성층으로서 사용하는 다양한 TFT들이 개발되어왔다. 특히, 비정질 실리콘막을 결정화함으로써 얻어진 폴리실리콘막이나 다른 결정 실리콘막들이 빈번히 사용된다.
글래스 기판 및 플라스틱 기판 같은 저내열성 기판상에 넓은 면적의 폴리실리콘막을 형성하는 방법도 연구자들이 지속적으로 연구하고 있는 연구 및 개발 주제이다. 레이저광을 사용하는 결정화와, 결정화 촉진 촉매 원소로 도핑하는 단계와, 열처리를 수반하는 결정화들이 소위 저온 결정화 기술의 예로서 알려져 있다.
비정질 실리콘막이 결정화를 촉진하는 촉매 원소로 도핑되고, 그 후, 열처리되어 결정화되게 되는 후자의 결정화 기술중 하나가 일본 특개평 제 7-130652호에 개시되어 있다.
상기 기술에 따르면, 비정질 실리콘막을 결정화하는데 필요한 온도는 50 내지 100℃ 만큼 낮아질 수 있으며, 더욱이, 촉매 원소의 효과로, 결정화에 소요되는 시간이 1/5 내지 1/10으로 단축될 수 있다. 따라서, 상기 기술은 넓은 표면적을 가진 결정 실리콘막을 상술한 바와 같은 저내열성 기판상에 형성하는 것을 가능하게 한다. 또한, 이 기술에 의해 얻어진 결정 실리콘막이 양호한 결정체를 갖는다는 것도 검증된 사실이다.
촉매 원소를 사용하는 상술한 결정화 기술에서는 촉매 원소로서 Ni 및 Co 같은 금속 원소를 사용한다. 이들 금속 원소들은 실리콘막 내에 큰 에너지 레벨을 발생시켜 캐리어들을 포획하고, 상기 캐리어들이 재조합되게 한다. 따라서, 획득된 결정 실리콘막이 TFT를 형성하는데 사용될 때, TFT의 전기적 특성과 신뢰성이 영향을 받게 된다.
부가적으로, 실리콘막 내에 잔존하는 촉매 원소가 불규칙적으로 편석된다. 상기 촉매 원소는 대부분의 결정 입자 경계에 편석하며, 이 편석이 소량의 전류의 누출 경로를 제공하여 OFF 전류(TFT가 OFF 상태일 때 TFT에 흐르는 전류)의 급격한 증가를 초래한다.
상술한 바와 같은 이유로, 일단 결정화 단계가 완료되고 나면, 촉매 원소는 신속히 제거되거나, 전기적 영향을 미치지 않는 정도로 감소되어야만 한다. 상기 촉매 원소를 제거 또는 감소시키기 위해서, 게터링 효과(gettering effect)를 활용하는 기술이 사용될 수 있다.
현존하는 게터링 방법 중 하나는 TFT 내의 채널 형성 영역으로서 기능하게 되는 결정 실리콘막의 일부를 피복하도록, 금속 원소를 사용하여 비정질 실리콘막을 결정화함으로써 얻어진 결정 실리콘막을 레지스트 마스크로 부분적으로 피복하는 단계와, 상기 TFT의 반도체층의 잔여부를 P 또는 다른 게터링에 유효한 15족 원소들로 고농도로 도핑하여 게터링을 촉진하는 영역(이하, 게터링 싱크라 지칭)을 형성하는 단계를 포함한다. 현존하는 게터링 방법의 다른 예는 TFT의 채널 형성 영역으로서 기능하는 결정 실리콘막의 영역을 유사하게 레지스트 마스크로 피복하는 단계와, TFT의 반도체층을 형성하는 결정 실리콘막의 일부의 주변에 P 또는 다른 15족 원소들을 고농도로 함유하는 게터링 싱크를 형성하는 단계를 수반한다. 그러나, 이들 방법들은 마스크 형성 단계를 필요로 하고, 따라서, 제조 단계들의 수와 마스크의 수가 증가되는 결과를 초래한다. 따라서, 상기 방법은 생산성과, 산출량 및 제조 비용에 관한 문제점을 가지고 있다.
부가적으로, p-채널 TFT가 형성될 때, 게터링을 위해 대량의 인으로 도핑된 이후에, p-채널 TFT를 형성하기 위한 영역이 p-형 불순물 원소(본 예에서는 붕소(B))로 도핑되어 소스 영역 및 드레인 영역을 형성하게 된다. 앞선 도핑을 통해 인(P)이 제공되어 있는, p-채널 TFT를 형성하기 위한 영역의 n-형 도전성을 반전시키기 위해서, 상기 영역은 현저히 높은 농도로 붕소(B)로 도핑되어야만 한다.
이는 도핑 단계의 산출량이 감소되는 문제를 초래하거나, 열처리에 의해 소스 영역 및 드레인 영역의 결정성을 개선시키는 것이 어려워지는 문제점을 초래한다.
상기 반도체층은 게터링 처리를 수행하기 위해, 인(P)으로 도핑되어야만 한다. 그러나, p-채널 TFT를 형성하기 위해서는 p-형 불순물 원소(일반적으로, 붕소(B))로 도핑하는 것도 필요하다. n-형 불순물 원소(인(P))로 도핑하는 단계가 p-채널 TFT의 반도체층을 붕소(B)로 도핑하는 단계에 선행하기 때문에, 상기 층은 n-형 도전성을 p-형 도전성으로 반전시키기에 충분하게 높은 농도로 p-형 불순물 원소로 도핑되어야만 한다(카운터 도핑 또는 크로스 도핑이라 지칭). 그러나, 불순물 원소의 농도가 너무 높은 경우에, 소스 및 드레인 영역의 고유저항이 보다 상승되어 ON 전류를 저하시키게 된다. 또한, 카운터 도핑은 도핑을 위한 억셉터들로서 잉여 이온들을 필요로 하기 때문에, 제조 비용과 생산성의 관점에서 만족스럽지 못하다.
본 발명은 상술한 바와 같은 관점에서 이루어진 것이며, 따라서, 본 발명의 목적은 비정질 실리콘막의 결정화를 촉진하도록 사용되는 촉매 원소를 효과적으로 게터링함으로써 높은 신뢰성의 전기 광학 장치와, 그 제조 방법을 제공하는 것이다.
본 발명의 일 양태는 절연체상의 반도체층과, 상기 반도체층상의 게이트 절연막과, 상기 게이트 절연막상의 게이트 전극을 포함하는 전기 장치이며, 상기 전기 장치는 n-채널 TFT와 p-채널 TFT를 구비하고, 상기 p-채널 TFT 내의 반도체층은 채널 형성 영역(13)과, n-형 불순물 원소 및 p-형 불순물 원소를 함유하는 영역(11)과, p-형 불순물 원소만을 함유하는 영역을 포함하고, 상기 TFT들을 다른 TFT에 전기적으로 접속하기 위한 배선은 상기 p-채널 TFT 내의 p-형 불순물 원소만을 함유하는 영역(12)에 접속될 수 있다.
본 발명의 다른 양태는 절연 표면상의 반도체층과, 상기 반도체층상의 게이트 절연막과, 상기 게이트 절연막상의 게이트 전극을 포함하는 전기 장치이며, 상기 전기 장치는 n-채널 TFT와 p-채널 TFT를 구비하고, 상기 p-채널 TFT 내의 반도체층은 채널 형성 영역(13)과, n-형 불순물 원소 및 p-형 불순물 원소를 함유하는 영역(21a, 21b)과, p-형 불순물 원소만을 함유하는 영역(22)을 포함하고, 상기 p-형 불순물 원소만을 함유하는 영역(22)은 n-형 불순물 원소 및 p-형 불순물 원소를 함유하는 영역 21a와, n-형 불순물 원소 및 p-형 불순물 원소를 함유하는 영역 21b 사이에 끼워져 있고, 상기 TFT들을 다른 TFT에 전기적으로 접속하기 위한 배선은 상기 p-채널 TFT 내의 p-형 불순물 원소만을 함유하는 영역(22)에 접속될 수 있다.
상술한 전기 장치에서, 상기 게이트 전극은 Ta, W, Ti, Mo, Al 및 Cu로 구성된 그룹으로부터 선택된 원소들을 포함하는 적층체이거나 단일층이다.
본 발명의 일 양태는 전기 장치 제조 방법이며, 상기 전기 장치 제조 방법은 절연 표면상에 비정질 반도체층을 형성하는 단계와, 상기 비정질 반도체층을 결정화를 촉진하기 위한 촉매 원소로 도핑하는 단계와, 촉매 원소로 도핑된 비정질 반도체층을 가열하여 결정 반도체층을 얻는 단계와, 결정 반도체층상에 게이트 절연막을 형성하는 단계와, 게이트 절연막상에 도전막을 형성하고, 상기 도전막을 에칭하여 n-채널 TFT의 게이트 전극을 형성하고, 또한, p-채널 TFT 내에 게이트 전극으로서 기능하는 도전층을 형성하는 단계와, 상기 게이트 전극과 도전층을 마스크로서 사용하면서 n-형 불순물 원소로 상기 반도체층을 도핑하는 단계와, n-채널 TFT를 위해 사용되는 영역을 레지스트 마스크로 피복하면서, 상기 도전층을 에칭하여 p-채널 TFT의 게이트 전극을 형성하는 단계와, p-채널 TFT 내의 반도체층을 p-형 불순물 원소로 도핑하는 단계를 포함한다.
본 발명의 일 양태는 전기 장치 제조 방법이며, 상기 전기 장치 제조 방법은 절연 표면상에 비정질 반도체층을 형성하는 단계와, 상기 비정질 반도체층을 결정화를 촉진하기 위한 촉매 원소로 도핑하는 단계와, 촉매 원소로 도핑된 비정질 반도체층을 가열하고 그 후 상기 반도체층을 레이저로 조사하여 결정 반도체층을 얻는 단계와, 결정 반도체층상에 게이트 절연막을 형성하는 단계와, 게이트 절연막상에 도전막을 형성하고, 상기 도전막을 에칭하여 n-채널 TFT의 게이트 전극을 형성하고, 또한, p-채널 TFT 내에 게이트 전극으로서 기능하는 도전층을 형성하는 단계와, 상기 게이트 전극과 도전층을 마스크로서 사용하면서 n-형 불순물 원소로 상기 반도체층을 도핑하는 단계와, n-채널 TFT를 위해 사용되는 영역을 레지스트 마스크로 피복하면서, 상기 도전층을 에칭하여 p-채널 TFT의 게이트 전극을 형성하는 단계와, p-채널 TFT 내의 반도체층을 p-형 불순물 원소로 도핑하는 단계를 포함한다.
본 발명의 일 양태는 전기 장치 제조 방법이며, 상기 전기 장치 제조 방법은 절연 표면상에 비정질 반도체층을 형성하는 단계와, 상기 비정질 반도체층을 결정화를 촉진하기 위한 촉매 원소로 도핑하는 단계와, 상기 촉매 원소로 도핑된 비정질 반도체층을 가열하여 결정 반도체층을 얻는 단계와, 상기 결정 반도체층상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상에 도전막 A 및 도전막 B를 형성하는 단계와, 상기 도전막 A 및 도전막 B를 에칭하여 제 1 형 게이트 전극을 형성하는 단계와, 상기 제 1 형 게이트 전극을 마스크로서 사용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와, 상기 제 1 형 게이트 전극을 에칭하여 상기 제 1 형 게이트 전극보다 좁은 제 2 형 게이트 전극을 형성하는 단계와, 상기 제 2 형 게이트 전극을 마스크로서 사용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와, 상기 제 2 형 게이트 전극을 에칭하여 제 3 형 게이트 전극을 형성하는 단계와, 상기 제 3 형 게이트 전극을 에칭하여 제 4 형 게이트 전극을 형성하는 단계와, 상기 제 4 형 게이트 전극을 마스크로서 사용하면서, 상기 p-채널 TFT 내의 반도체층을 p-형 불순물 원소로 도핑하는 단계를 포함한다.
본 발명의 일 양태는 전기 장치 제조 방법에 관한 것이며, 상기 전기 장치 제조 방법은 절연 표면상에 비정질 반도체층을 형성하는 단계와, 상기 비정질 반도체층을 결정화를 촉진하기 위한 촉매 원소로 도핑하는 단계와, 상기 촉매 원소로 도핑된 비정질 반도체층을 가열하고 그 후 상기 비정질 반도체층을 레이저로 조사하여 결정 반도체층을 얻는 단계와, 상기 결정 반도체층상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상에 도전막 A 및 도전막 B를 형성하는 단계와, 상기 도전막 A 및 도전막 B를 에칭하여 제 1 형 게이트 전극을 형성하는 단계와, 상기 제 1 형 게이트 전극을 마스크로서 사용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와, 상기 제 1 형 게이트 전극을 에칭하여 상기 제 1 형 게이트 전극보다 좁은 제 2 형 게이트 전극을 형성하는 단계와, 상기 제 2 형 게이트 전극을 마스크로서 사용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와, 상기 제 2 형 게이트 전극을 에칭하여 제 3 형 게이트 전극을 형성하는 단계와, 상기 제 3 형 게이트 전극을 에칭하여 제 4 형 게이트 전극을 형성하는 단계와, 상기 제 4 형 게이트 전극을 마스크로서 사용하면서, 상기 p-채널 TFT 내의 반도체층을 p-형 불순물 원소로 도핑하는 단계를 포함한다.
본 발명의 일 양태는 전기 장치 제조 방법이며, 상기 전기 장치 제조 방법은 절연 표면상에 비정질 반도체층을 형성하는 단계와, 상기 비정질 반도체층을 결정화를 촉진하기 위한 촉매 원소로 도핑하는 단계와, 상기 촉매 원소로 도핑된 비정질 반도체층을 가열하여 결정 반도체층을 얻는 단계와, 상기 결정 반도체층상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상에 도전막 A 및 도전막 B를 형성하는 단계와, 상기 도전막 A 및 도전막 B를 에칭하여 게이트 전극 A 및 게이트 전극 C를 형성하는 단계와, 상기 게이트 전극 A 및 게이트 전극 C를 마스크로서 사용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와, 상기 게이트 전극 A 및 게이트 전극 C를 에칭하여 게이트 전극 B 및 게이트 전극 D를 형성하는 단계와, 상기 게이트 전극 B 및 게이트 전극 D를 마스크로서 사용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와, n-채널 TFT를 레지스트 마스크로 피복하면서, p-채널 TFT의 게이트 전극 D를 에칭하여 게이트 전극 E를 형성하는 단계와, 상기 게이트 전극 E를 마스크로서 사용하면서, 상기 p-채널 TFT 내의 반도체층을 p-형 불순물 원소로 도핑하는 단계를 포함한다.
본 발명의 일 양태는 전기 장치 제조 방법이며, 상기 전기 장치 제조 방법은 절연 표면상에 비정질 반도체층을 형성하는 단계와, 상기 비정질 반도체층을 결정화를 촉진하기 위한 촉매 원소로 도핑하는 단계와, 상기 촉매 원소로 도핑된 비정질 반도체층을 가열하고 그 후 상기 비정질 반도체층을 레이저로 조사하여 결정 반도체층을 얻는 단계와, 상기 결정 반도체층상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상에 도전막 A 및 도전막 B를 형성하는 단계와, 상기 도전막 A 및 도전막 B를 에칭하여 게이트 전극 A 및 게이트 전극 C를 형성하는 단계와, 상기 게이트 전극 A 및 게이트 전극 C를 마스크로서 사용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와, 상기 게이트 전극 A 및 게이트 전극 C를 에칭하여 게이트 전극 B 및 게이트 전극 D를 형성하는 단계와, 상기 게이트 전극 B 및 게이트 전극 D를 마스크로서 사용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와, n-채널 TFT를 레지스트 마스크로 피복하면서, p-채널 TFT의 게이트 전극 D를 에칭하여 게이트 전극 E를 형성하는 단계와, 상기 게이트 전극 E를 마스크로서 사용하면서, 상기 p-채널 TFT 내의 반도체층을 p-형 불순물 원소로 도핑하는 단계를 포함한다.
본 발명의 일 양태는 전기 장치 제조 방법이며, 상기 전기 장치 제조 방법은 절연 표면상에 비정질 반도체층을 형성하는 단계와, 상기 비정질 반도체층을 결정화를 촉진하기 위한 촉매 원소로 도핑하는 단계와, 상기 촉매 원소로 도핑된 비정질 반도체층을 가열하여 결정 반도체층을 얻는 단계와, 상기 결정 반도체층상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상에 도전막 A 및 도전막 B를 형성하는 단계와, 상기 도전막 A 및 도전막 B를 에칭하여 게이트 전극 A와, 게이트 전극 C 및 게이트 전극 F를 형성하는 단계와, 상기 게이트 전극 A, C 및 F를 마스크로서 사용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와, 상기 게이트 전극 A, C 및 F를 에칭하여 게이트 전극 B, 게이트 전극 D 및 게이트 전극G를 형성하는 단계와, 상기 게이트 전극 B, 게이트 전극 D 및 게이트 전극 G를 마스크로서 사용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와, 구동 회로 내에 형성된 n-채널 TFT를 레지스트 마스크로 피복하면서, p-채널 TFT의 게이트 전극 D 및 화소 TFT의 게이트 전극 G를 에칭하여 게이트 전극 D'와, 게이트 전극 H를 각각 형성하는 단계와, 상기 게이트 전극 D'를 에칭하여 게이트 전극 E를 형성하는 단계와, 상기 게이트 전극 E를 마스크로서 사용하면서, 상기 p-채널 TFT 내의 반도체층을 p-형 불순물 원소로 도핑하는 단계를 포함한다.
본 발명의 일 양태는 전기 장치 제조 방법이며, 상기 전기 장치 제조 방법은 절연 표면상에 비정질 반도체층을 형성하는 단계와,결정화를 촉진하기 위한 촉매 원소로 상기 비정질 반도체층을 도핑하는 단계와, 상기 촉매 원소로 도핑된 비정질 반도체층을 가열하여 결정 반도체층을 얻는 단계와, 상기 결정 반도체층상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상에 도전막 A 및 도전막 B를 형성하는 단계와, 상기 도전막 A 및 도전막 B를 에칭하여 게이트 전극 A와, 게이트 전극 C 및 게이트 전극 F를 형성하는 단계와, 상기 게이트 전극 A, C 및 F를 마스크로서 사용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와, 상기 게이트 전극 A, C 및 F를 에칭하여 게이트 전극 B와, 게이트 전극 D 및 게이트 전극 G를 형성하는 단계와, 상기 게이트 전극 B, D 및 G를 마스크로서 사용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와, 구동 회로 내에 형성된 n-채널 TFT를 레지스트 마스크로 피복하면서, p-채널 TFT의 게이트 전극 D와, 화소 TFT의 게이트 전극 G를 에칭하여 게이트 전극 D'와 게이트 전극 H를 각각 형성하는 단계와, 상기 게이트 전극 D'를 에칭하여 게이트 전극 E를 형성하는 단계와, 상기 게이트 전극 E를 마스크로서 사용하면서, 상기 p-채널 TFT 내의 반도체층을 p-형 불순물 원소로 도핑하는 단계와, 절연체를 열처리하는 단계와, 전체 표면을 무기 층간 절연막으로 피복하는 단계와, 상기 무기 층간 절연막상에 유기 층간 절연막을 형성하는 단계와, 상기 무기 층간 절연막과 유기 층간 절연막을 통해 상기 반도체층에 도달하는 접촉 구멍을 형성하는 단계와, 상기 유기 층간 절연막상에 화소 전극을 형성하는 단계와, 접속 배선을 형성하는 단계를 포함한다.
본 발명의 일 양태는 전기 장치 제조 방법이며, 상기 전기 장치 제조 방법은 절연 표면상에 비정질 반도체층을 형성하는 단계와, 결정화를 촉진하기 위한 촉매 원소로 상기 비정질 반도체층을 도핑하는 단계와, 상기 촉매 원소로 도핑된 비정질 반도체층을 가열하여 결정 반도체층을 얻는 단계와, 상기 결정 반도체층상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상에 도전막 A 및 도전막 B를 형성하는 단계와, 상기 도전막 A 및 도전막 B를 에칭하여 게이트 전극 A와, 게이트 전극 C 및 게이트 전극 F를 형성하는 단계와, 상기 게이트 전극 A, C 및 F를 마스크로서 사용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와, 상기 게이트 전극 A, C 및 F를 에칭하여 게이트 전극 B와, 게이트 전극 D 및 게이트 전극 G를 형성하는 단계와, 상기 게이트 전극들을 마스크로서 사용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와, 구동 회로 내에 형성된 n-채널 TFT를 레지스트 마스크로 피복하면서, p-채널 TFT의 게이트 전극 D와, 화소 TFT의 게이트 전극 G를 에칭하여 게이트 전극 D'와 게이트 전극 H를 각각 형성하는 단계와, 상기 게이트 전극 D'를 에칭하여 게이트 전극 E를 형성하는 단계와, 상기 게이트 전극 E를 마스크로서 사용하면서, 상기 p-채널 TFT 내의 반도체층을 p-형 불순물 원소로 도핑하는 단계와, 전체 표면을 무기 층간 절연막으로 피복하는 단계와, 열처리를 통해 촉매 원소를 게터링하는 단계와, 상기 무기 층간 절연막상에 유기 층간 절연막을 형성하는 단계와, 상기 무기 층간 절연막과 유기 층간 절연막을 통해 상기 반도체층에 도달하는 접촉 구멍을 형성하는 단계와, 상기 유기 층간 절연막상에 화소 전극을 형성하는 단계와, 접속 배선을 형성하는 단계를 포함한다.
본 발명의 일 양태는 전기 장치 제조 방법이며, 상기 전기 장치 제조 방법은 절연 표면상에 비정질 반도체층을 형성하는 단계와,결정화를 촉진하기 위한 촉매 원소로 상기 비정질 반도체층을 도핑하는 단계와, 상기 촉매 원소로 도핑된 비정질 반도체층을 가열하고 그 후 상기 반도체층을 레이저로 조사하여 결정 반도체층을 얻는 단계와, 상기 결정 반도체층상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상에 도전막 A 및 도전막 B를 형성하는 단계와, 상기 도전막 A 및 도전막 B를 에칭하여 게이트 전극 A와, 게이트 전극 C 및 게이트 전극 F를 형성하는 단계와, 상기 게이트 전극 A, C 및 F를 마스크로서 사용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와, 상기 게이트 전극 A, C 및 F를 에칭하여 게이트 전극 B와, 게이트 전극 D 및 게이트 전극 G를 형성하는 단계와, 상기 게이트 전극 B, D 및 G를 마스크로서 사용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와, 구동 회로 내에 형성된 n-채널 TFT를 레지스트 마스크로 피복하면서, p-채널 TFT의 게이트 전극 D와, 화소 TFT의 게이트 전극 G를 에칭하여 게이트 전극 D'와 게이트 전극 H를 각각 형성하는 단계와, 상기 게이트 전극 D'를 에칭하여 게이트 전극 E를 형성하는 단계와, 상기 게이트 전극 E를 마스크로서 사용하면서, 상기 p-채널 TFT 내의 반도체층을 p-형 불순물 원소로 도핑하는 단계와, 절연체를 열처리하는 단계와, 전체 표면을 무기 층간 절연막으로 피복하는 단계와, 상기 무기 층간 절연막상에 유기 층간 절연막을 형성하는 단계와, 상기 무기 층간 절연막과 유기 층간 절연막을 통해 상기 반도체층에 도달하는 접촉 구멍을 형성하는 단계와, 상기 유기 층간 절연막상에 화소 전극을 형성하는 단계와, 접속 배선을 형성하는 단계를 포함한다.
본 발명의 일 양태는 전기 장치 제조 방법이며, 상기 전기 장치 제조 방법은 절연 표면상에 비정질 반도체층을 형성하는 단계와, 결정화를 촉진하기 위한 촉매 원소로 상기 비정질 반도체층을 도핑하는 단계와, 상기 촉매 원소로 도핑된 비정질 반도체층을 가열하고 그 후 상기 반도체층을 레이저로 조사하여 결정 반도체층을 얻는 단계와, 상기 결정 반도체층상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상에 도전막 A 및 도전막 B를 형성하는 단계와, 상기 도전막 A 및 도전막 B를 에칭하여 게이트 전극 A와, 게이트 전극 C 및 게이트 전극 F를 형성하는 단계와, 상기 게이트 전극 A, C 및 F를 마스크로서 사용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와, 상기 게이트 전극 A, C 및 F를 에칭하여 게이트 전극 B와, 게이트 전극 D 및 게이트 전극 G를 형성하는 단계와, 상기 게이트 전극들을 마스크로서 사용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와, 구동 회로 내에 형성된 n-채널 TFT를 레지스트 마스크로 피복하면서, p-채널 TFT의 게이트 전극 D와, 화소 TFT의 게이트 전극 G를 에칭하여 게이트 전극 D'와 게이트 전극 H를 각각 형성하는 단계와, 상기 게이트 전극 D'를 에칭하여 게이트 전극 E를 형성하는 단계와, 상기 게이트 전극 E를 마스크로서 사용하면서, 상기 p-채널 TFT 내의 반도체층을 p-형 불순물 원소로 도핑하는 단계와, 전체 표면을 무기 층간 절연막으로 피복하는 단계와, 열처리를 통해 촉매 원소를 게터링하는 단계와, 상기 무기 층간 절연막상에 유기 층간 절연막을 형성하는 단계와, 상기 무기 층간 절연막과 유기 층간 절연막을 통해 상기 반도체층에 도달하는 접촉 구멍을 형성하는 단계와, 상기 유기 층간 절연막상에 화소 전극을 형성하는 단계와, 접속 배선을 형성하는 단계를 포함한다.
본 발명의 일 양태는 전기 장치 제조 방법이며, 상기 전기 장치 제조 방법은 절연 표면상에 비정질 반도체층을 형성하는 단계와, 상기 비정질 반도체층을 결정화를 촉진하기 위한 촉매 원소로 도핑하는 단계와, 상기 촉매 원소로 도핑된 비정질 반도체층을 가열하여 결정 반도체층을 얻는 단계와, 상기 결정 반도체층상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상에 도전막 A 및 도전막 B를 형성하는 단계와, 상기 도전막 A 및 도전막 B를 에칭하여 게이트 전극 A와, 게이트 전극 C 및 게이트 전극 F를 형성하는 단계와, 상기 게이트 전극 A, C 및 F를 마스크로서 사용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와, 상기 게이트 전극 A, C 및 F를 에칭하여 게이트 전극 B, 게이트 전극 D 및 게이트 전극 G를 형성하는 단계와, 상기 게이트 전극 B, D 및 G를 마스크로서 사용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와, 구동 회로 내에 형성된 n-채널 TFT를 레지스트 마스크로 피복하면서, p-채널 TFT의 게이트 전극 D 및 화소 TFT의 게이트 전극 G를 에칭하여 게이트 전극 D'와, 게이트 전극 H를 각각 형성하는 단계와, 상기 게이트 전극 D'를 에칭하여 게이트 전극 E를 형성하는 단계와, 게이트 전극 B, 게이트 전극 E 및 게이트 전극 H를 마스크로서 사용하면서 상기 게이트 절연막을 제거하는 단계와, 상기 게이트 전극 E를 마스크로서 사용하고, 상기 n-채널 TFT와 화소 TFT를 레지스트 마스크로 피복하면서, 상기 p-채널 TFT 내의 반도체층을 p-형 불순물 원소로 도핑하는 단계를 포함한다.
본 발명의 일 양태는 전기 장치 제조 방법이며, 상기 전기 장치 제조 방법은 절연 표면상에 비정질 반도체층을 형성하는 단계와, 상기 비정질 반도체층을 결정화를 촉진하기 위한 촉매 원소로 도핑하는 단계와, 상기 촉매 원소로 도핑된 비정질 반도체층을 가열하고 그 후 상기 반도체층을 레이저로 조사하여 결정 반도체층을 얻는 단계와, 상기 결정 반도체층상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상에 도전막 A 및 도전막 B를 형성하는 단계와, 상기 도전막 A 및 도전막 B를 에칭하여 게이트 전극 A와, 게이트 전극 C 및 게이트 전극 F를 형성하는 단계와, 상기 게이트 전극 A, C 및 F를 마스크로서 사용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와, 상기 게이트 전극 A, C 및 F를 에칭하여 게이트 전극 B, 게이트 전극 D 및 게이트 전극 G를 형성하는 단계와, 상기 게이트 전극 B, D 및 G를 마스크로서 사용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와, 구동 회로 내에 형성된 n-채널 TFT를 레지스트 마스크로 피복하면서, p-채널 TFT의 게이트 전극 D 및 화소 TFT의 게이트 전극 G를 에칭하여 게이트 전극 D'와, 게이트 전극 H를 각각 형성하는 단계와, 상기 게이트 전극 D'를 에칭하여 게이트 전극 E를 형성하는 단계와, 게이트 전극 B, 게이트 전극 E 및 게이트 전극 H를 마스크로서 사용하면서 상기 게이트 절연막을 제거하는 단계와, 상기 게이트 전극 E를 마스크로서 사용하고, 상기 n-채널 TFT와 화소 TFT를 레지스트 마스크로 피복하면서, 상기 p-채널 TFT 내의 반도체층을 p-형 불순물 원소로 도핑하는 단계를 포함한다.
상술한 방법에서, 상기 게이트 전극 B와, 게이트 전극 E 및 게이트 전극 H는 도전막 A 및 도전막 B로 형성되며, 상기 도전막 A는 상기 도전막 B보다 넓다.
상술한 방법에서, 촉매 원소로 도핑된 반도체층을 조사하기 위해 사용되는 레이저는 펄스 발진형 KrF 엑시머 레이저, XeCl 엑시머 레이저, YAG 레이저 또는 YVO4 레이저이다.
본 발명에 따른 전기 광학 장치(반도체 장치) 제조 방법을 설명한다. 도전막 A 및 도전막 B는 게이트 절연막상에 형성되고, 게이트 전극을 형성하도록 패터닝된다. 게이트 전극 형성시, 상기 도전막들을 소정 형상으로 패터닝함으로써 n-채널 TFT의 게이트 전극이 얻어진다. 한편, p-채널 TFT의 게이트 전극 C를 위하여, 상기 도전막 A와 도전막 B는 본 에칭 단계에서 상기 게이트 전극 C가 n-채널 TFT의 게이트 전극 B보다 채널 길이 방향으로 넓어지도록 패터닝된다. 이는 추후에 n-형 불순물 원소 도핑 단계에서 n-형 불순물 원소로 도핑된 영역이 p-채널 TFT의 반도체 영역 내로 너무 많이 게팅되는 것을 방지하도록, 마스크로서 상기 게이트 전극 C를 사용하기 위한 것이다. 상기 게이트 전극 C를 마스크로서 사용하여, 상기 게이트 전극 C에 중첩되지 않은 반도체층 내의 영역이 인(P)으로 도핑된다. 상기 인(P)으로 도핑된 영역은 게터링 싱크로서 기능한다.
다음에, p-채널 TFT의 게이트 전극 D가 소정 형상을 가진 게이트 전극 E을 형성하도록 소정 형상으로 패터닝된다. 그 후, 상기 p-채널 TFT의 반도체층은 붕소(B)로 도핑되어 상기 층에 p-형 도전성을 제공하게 된다. 상술한 단계들을 통하여, 채널 형성 영역과, 인(P) 및 붕소(B)로 도핑된 영역과, 붕소(B)만이 도핑된 영역이 p-채널 TFT의 반도체층 내에 형성된다.
본 발명에 따라서, 게터링 동안 p-채널 TFT의 반도체층 내에서 촉매 원소가 이동하는 거리가 단축될 수 있다. 결과적으로, 보다 적은 촉매 원소들이 결정 입자 경계에 편석되며, 따라서, 편석으로 인한 소량의 전류 누출 경로와, OFF 전류의 급격한 증가가 보다 적게 발생한다. 따라서, TFT의 특성 및 신뢰성이 개선된다.
본 실시예에 개시된 본 발명은 p-채널 TFT의 게이트 전극을 소정 형상으로 성형하는 방법을 특징으로 한다. 본 발명을 도 1a 내지 도 1g를 참조로 설명한다.
본 명세서에 개시된 본 발명에 따라서, 상술한 문제들을 해결하기 위해 사용되는 인(P)의 양이 감소된다.
결정 입자 경계에 촉매 원소들이 편석되어 TFT의 특성을 손상시키는 것을 방지하기 위해서, 게터링 동안 반도체층 내에서 채널 형성 영역으로부터 소스 영역 및 드레인 영역으로 촉매 원소들이 이동하는 거리가 가능한 단축된다.
따라서, n-채널 TFT의 게이트 전극과, p-채널 TFT의 게이트 전극이 본 발명의 분리된 에칭 단계들에서 소정 형상으로 성형된다. 도 1a에 도시된 바와 같이, n-채널 TFT의 게이트 전극이 에칭에 의해 소정 형상으로 성형되고, 그 후, n-형 불순물 원소들이 추가된다. 도 1d는 이 상태에서, p-채널 형 TFT의 상면으로부터 취해진 도면을 도시하고 있다. 도전막 A와 도전막 B가 에칭되어 게이트 전극(8)이 형성되며, 상기 게이트 전극(8)은 p-채널형 TFT의 최종 게이트 전극보다 크다. 마스크로서 게이트 전극(8)을 사용하여 n-형 불순물 원소 중 인이 추가된 영역(10)이 형성된다.
다음에, 도 1b에 도시된 바와 같이, n-채널형 TFT 위에 마스크가 형성된 이후에 p-채널형 TFT의 게이트전극(8)을 에칭하여 소정 형상의 게이트 전극이 형성된다. 그 후, p-채널형 불순물 원소들이 도 1c에 도시된 바와 같이 추가된다. 이런 단계들을 채택함으로써, n-형 불순물 원소로서의 인과, p-형 불순물 원소로서의 붕소가 추가된 영역(11)과, 단지 붕소만이 추가된 영역(12)이 p-채널형 TFT 내에 도 1e에 도시된 바와 같이 형성된다. 카운터 도프(counter dope)가 될 인과 붕소가 추가된 영역(11)은 협폭화될 수 있다. 부가적으로, 상기 게이트 전극(9) 아래에 위치된 반도체층은 불순물 원소들이 추가되지 않는다. 상기 반도체층은 채널 형성 영역(13)이 된다.
상술한 바와 같이, 인(P)과 붕소(B) 양자 모두가 추가된 영역은 도 1e에 도시된 바와 같이 p-채널형 TFT의 반도체층 내에 형성된다. 이 영역(11)이 게터링 싱크로서 제조되어 본 발명의 목적이 달성된다.
부가적으로, p-채널 형 TFT에서, n-형 불순물 원소들이 도전층(A, B)의 패턴(18)을 사용하여 도 1f에 도시된 바와 같이 영역 20에 추가될 수 있다. 그 후, 패턴(18)이 에칭되어 도 1g에 도시된 바와 같이 게이트 전극(19)을 형성한 이후에, p-형 불순물 원소들이 영역들 21a, 21b 및 22에 추가된다. 따라서, 상기 영역들 21a 및 21b는 p-형 및 n-형 불순물 원소들 양자 모두를 포함하고, 상기 영역 22는 p-형 불순물 원소만을 포함한다. 도 1g에 도시된 바와 같이, 게터링이 수행될 때, 촉매 원소의 게터링 싱크로의 이동 거리가 단축될 수 있다.
[제 1 실시예]
본 발명의 일 실시예를 도 2, 3a 및 3b, 4a 내지 4d와 5a 내지 5b를 참조로 설명한다. 여기서, 상세한 설명은 화소부를 위한 화소 TFT와 상기 화소부의 주변에 제공된 구동 회로를 위한 TFT들을 동일 기판상에 제조하는 방법에 따라 단계적으로 설명된다.
도 3a에서, 저 알칼리 글래스 기판 또는 석영 기판이 기판(100)으로 사용될 수 있다. 본 실시예는 저 알칼리 글래스 기판을 사용한다. 본 경우에서, 기판은 글래스 변형점(distortion point)보다 10 내지 20℃ 낮은 온도에서 열처리될 수 있다. TFT들이 위에 형성되게 될 기판(100)의 표면상에는 기판(100)으로부터의 불순물의 확산을 방지하기 위해 기저막(101)이 피복된다. 상기 기저막은 실리콘 옥사이드 막, 실리콘 니트라이드 막, 실리콘 옥시니트라이드막 등일 수 있다. 예로서, 상기 기저막은 플라즈마 CVD에 의해 SiH4, NH3, N2O로부터 100nm 두께로 형성된 실리콘 옥시니트라이드막과, SiH4, N2O로부터 플라즈마 CVD에 의해 200nm 두께로 형성된 실리콘 옥시니트라이드막의 적층체일 수 있다.
다음에, 비정질 구조를 가진 반도체막이 플라즈마 CVD나 스퍼터링 같은 알려진 방법에 의해 20 내지 150nm(바람직하게는, 30 내지 80nm)의 두께로 형성된다. 본 실시예에서, 55nm의 두께를 가진 비정질 실리콘 막이 플라즈마 CVD에 의해 형성된다. 비정질 구조를 가진 다른 반도체 막들은 미세 결정 반도체 막들을 포함한다. 기저막(101)과 비정질 실리콘막은 동일한 성막 방법에 의해 형성될 수 있고, 양자가 연속적으로 형성될 수 있다. 기저막의 형성 이후에 공기에 대한 노출을 회피하면, 기저막의 오염을 방지할 수 있다. 따라서, 제조된 TFT들의 임계 전압과 특성의 변동이 감소될 수 있다.
그 후, 결정 구조를 갖는 반도체막(본 실시예에서는 결정 실리콘막)이 일본 특개평 7-130652호에 개시된 기술에 따라 형성된다. 상기 공보에 기술된 기술은 비정질 실리콘막의 결정화에 결정화를 촉진하기 위한 촉매 원소(Ni, Co, Sn, Pb, Pd, Fe 및 Cu로 구성된 그룹으로부터 선택된 하나 이상의 종류의 원소, 통상적으로는 Ni)를 사용하는 결정화 방법이다.
특히, 비정질 실리콘막은 촉매 원소가 비정질 실리콘막의 표면에 대해 유지되는 상태로 열처리를 받게 되어 결정 실리콘막으로 변화된다. 본 실시예는 상기 공보의 첫 번째 실시예에 기술된 방법을 사용하지만, 동 공보의 두 번째 실시예의 방법이 대신 사용될 수 있다. 비록, 결정 실리콘 막이 소위 단결정 실리콘 막과 다결정 실리콘 막을 포함하지만, 본 실시예에서 형성된 결정 실리콘막은 결정 입자 경계를 가진 실리콘막이다.
비정질 실리콘막을 촉매 원소로 도핑할 때, 플라즈마 도핑이나, 증착 또는 스퍼터링 같은 기상법이 사용될 수 있다. 선택적으로, 촉매 원소를 함유하는 용액을 도포하는 방법이 사용될 수 있다. 용액을 사용하는 방법은 촉매 원소의 투입량을 제어하는 것이 용이하며, 그래서, 미소량의 촉매 원소를 도핑하는 것이 용이하게 수행될 수 있다.
결정 반도체막의 결정성은 레이저 결정화와 조합하여 상술한 결정화 방법을 사용함으로써 추가로 개선될 수 있다. 이 경우에 사용할 수 있는 레이저는 펄스 발진형 또는 연속파 KrF 엑시머 레이저, XeCl 엑시머 레이저, YAG 레이저 또는 YVO4 레이저이다. 상술한 바와 같은 레이저로부터 방출되는 레이저광은 반도체막을 조사하기 이전에, 광학 시스템에 의해 레이저 빔으로 집속(collect)되게 된다. 결정화 조건들은 작업자에 의해 적절히 설정될 수 있다.
비정질 실리콘막이 결정화될 때, 원자의 재정렬이 발생되어 막을 고밀도화한다. 따라서, 획득된 결정 실리콘막은 비정질 실리콘막의 원래 두께(본 실시예에서는 55nm)보다 약 1 내지 15% 만큼 더 작은 두께를 갖는다.
그 후, 결정 실리콘막은 아일랜드형 반도체층들(102 내지 105)로 분할된다.
이 시점에서, n-채널 TFT를 형성하기 위한 아일랜드형 반도체층(102 내지 105)의 전체 표면은 임계 전압을 제어하기 위해 p-형 도전성을 부여하기 위한 불순물 원소로서의 붕소(B)로 1×1016 내지 5×1017 atom/cm3의 농도로 도핑될 수 있다. 상기 붕소(B) 도핑은 이온 도핑에 의해 수행될 수 있으며, 이는 비정질 실리콘막이 형성되는 동안 수행될 수 있다. 이 시점에서의 상기 붕소(B) 도핑은 항상 필요한 것은 아니지만, 반도체층들(102 내지 105)은 n-채널 TFT에 소정 범위의 임계 전압을 갖도록 붕소(B)로 도핑되는 것이 바람직하다.
다음에, 10 내지 150nm의 두께를 가진 게이트 절연막이 실리콘을 함유한 절연막으로부터 플라즈마 CVD 또는 스퍼터링에 의해 형성된다. 예로서, 실리콘 옥시니트라이드막이 120nm의 두께로 형성된다. 게이트 절연막(106)은 단일층이거나, 실리콘을 함유하는 다른 절연막들의 적층체일 수 있다.
다음에, 도전막 A(107)와 도전막 B(108)이 형성되어 게이트 전극들을 형성한다. 본 실시예에서, 도전막 A(107)는 도전성 금속 니트라이드막이며, 도전막 B(108)는 금속막이다. 상기 막 B는 막 A 상에 적층되어 적층체를 형성한다. 상기 도전막 B(108)는 탄탈륨(Ta), 티타늄(Ti), 몰리브데늄(Mo), 텅스텐(W)이나 그 주 성분으로서 상술한 원소들 중 하나를 함유하는 합금 또는 상술한 원소들의 조합을 함유하는 합금(통상적으로, Mo-W 합금이나 MoTa 합금)으로 구성된 그룹으로부터 선택된 원소들로 형성된다. 상기 도전막 A(107)는 탄탈륨 니트라이드(TaN), 텅스텐 니트라이드(WN), 티타늄 니트라이드(TiN) 또는 몰리브데늄 니트라이드(MoN)로 형성된다. 선택적으로, 도전막 A(107)는 텅스텐 실리사이드, 티타늄 실리사이드 또는 몰리브덴 실리사이드로 형성될 수 있다. 상기 도전막 B(108)는 그 고유저항을 저하시키기 위해 불순물을 저농도로 함유하는 것이 바람직하다. 특히, 그 산소 농도는 30ppm 이하인 것이 바람직하다. 예로서, 30ppm 이하의 산소를 함유하는 텅스텐(W) 막은 20μΩcm 이하의 비저항을 가질 수 있다.
도전막 A(107)의 두께는 10 내지 50nm(바람직하게는 20 내지 30nm)으로 설정되고, 도전막 B(108)의 두께는 200 내지 400nm(바람직하게는 250 내지 350nm)으로 설정된다. 본 실시예에서, 30nm의 두께를 가진 탄탈륨 니트라이드막이 도전막 A(107)로 사용되며, 350nm의 두께를 가진 W막이 도전막 B에 사용되고, 상기 막들 양자 모두는 스퍼터링에 의해 형성된다. 스퍼터링에 의해 성막할 때, Ar의 스퍼터링 가스에 추가된 적절한 양의 Kr 및 Xe는 형성될 막의 내부 응력을 완화시키고, 그래서, 상기 막이 박리되는 것을 방지한다. 도면에는 도시되어 있지 않지만, 도전막 A(107) 아래에 약 2 내지 20nm의 두께로 인(P)으로 도핑된 실리콘막을 형성하는 것이 효과적이다. 실리콘막은 그위에 형성된 도전막의 접합을 개선하고, 상기 도전막의 산화를 방지한다. 또한, 상기 실리콘막은 도전막 A(107) 또는 도전막 B(108) 내에 함유된 미량의 알칼리성 금속이 게이트 절연막(106) 내로 확산하는 것을 방지할 수 있다(도 3a).
그 후, 레지스트로부터 마스크(109 내지 112)가 형성되고, 제 1 에칭 처리가 수행되어 각 TFT의 용량 배선 및 게이트 전극이 형성된다. 본 실시예에서, 제 1 에칭 상태는 ICP(유도 결합 플라즈마)에칭을 사용하고, 이는, 에칭 가스로서 CF4, Cl2 및 O2를 선택하고, 가스 유동율 비율을 25/25/10sccm으로 설정하며, 플라즈마를 발생시키기 위해 1Pa의 압력에서 코일형 전극에 500W의 RF(13.56MHz) 전력을 제공한다. 또한, 기판측(샘플 스테이지)도 실질적으로 음의 자기 바이어스 전압이 적용되도록 150W의 RF 전력(13.56MHz)을 받게 된다. W막은 이 제 1 에칭 상태하에서 제 1 도전층들로 에칭되고 가장자리 주변이 테이퍼 형성된다.
에칭 상태는 마스크(109 내지 112)를 제거하지 않고, 제 2 에칭 상태로 변화된다. 제 2 에칭 상태는 에칭 가스로서 CF4 및 Cl2를 사용하고, 그 가스 유동율 비율을 30/30sccm으로 설정하며, 1Pa의 압력에서 코일형 전극에 500W의 RF(13.56MHz) 전력을 제공하여 플라즈마를 발생시키도록 30초 동안 에칭한다. 상기 기판측(샘플 스테이지)도 20W의 RF(13.56MHz) 전력을 제공하여 실질적으로 음의 자기 바이어스 전압을 인가한다. CF4와 Cl2의 혼합물을 사용하는 제 2 에칭 상태하에서, W 막과 TaN 막이 동일한 수준으로 에칭된다. 상술한 단계들을 통하여, n-채널 TFT의 게이트 전극 A(113)와, p-채널 TFT의 게이트 전극 C(114)와, 화소 TFT의 게이트 전극 F(115) 및 용량 배선(116)이 도전막 A(107)와, 도전막 B(108)으로부터 형성되고, 가장자리 주변이 테이퍼 형성된다. p-채널 TFT의 게이트 전극 C(114)는 n-채널 TFT의 게이트 전극 A(113) 및 화소 TFT의 게이트 전극 F(115)보다 넓게 형성된다. 마스크(109 내지 112)로 피복되지 않은 게이트 절연막(106)의 영역들은 에칭되며, 상술한 단계들을 통해 얇아지게 된다. 제 1 에칭 처리에 의해 형성된 게이트 전극 A(113)와, 게이트 전극 C(114)와, 게이트 전극 F(115) 및 용량 배선(116)도 제 1 형 게이트 전극 및 용량 배선이라 지칭된다. 상기 게이트 전극 C(114)는 이후에 n-형 불순물 원소 도핑 단계에서 마스크로서 사용되며, 그래서, n-형 불순물 원소들로 도핑된 영역이 p-채널 TFT의 반도체층 내에 너무 많은 게터링이 발생하는 것을 방지한다. 이 때문에, 게이트 전극 C(114)는 n-채널 TFT의 게이트 전극 A(113)보다 넓다.
상기 마스크들(109 내지 112)을 적소에 여전히 남겨둔 상태로, n-형 불순물 원소 도핑 단계가 수행되어 불순물 영역(118)을 형성한다(도 3b). 인(P) 또는 비소(As)가 n-형 불순물 원소로서 사용될 수 있다. 여기서는 상기 영역을 인(P)으로 도핑하기 위해서, 포스핀(PH3)을 사용한 이온 도핑이 수행된다(도 3b).
제 2 에칭 처리는 마스크들(109 내지 112)을 제거하지 않고 수행된다. 제 2 에칭 처리에서, CF4, Cl2 및 O2가 에칭 가스로서 사용된다. 그 가스 유량 비율은 20/20/20sccm으로 설정되며, 500W의 RF(13.56MHz) 전력이 1Pa의 압력에서 코일형 전극에 주어져 실질적으로 음의 자기 바이어스 전압을 적용하게 된다. 제 2 에칭 처리에서 W 막이 선택적으로 에칭되게 된다.
제 2 에칭 처리를 통해, 도전막 A(113a, 114a, 115a, 116a)와, 도전막 B(113b, 114b, 115b, 116b)가 에칭되어 게이트 전극 B(119), 게이트 전극 D(120), 게이트 전극 G(121) 및 용량 배선(122)을 형성한다. n-채널 TFT의 게이트 전극 B(119)과, 게이트 전극 G(121) 및 용량 배선(122)은 본 단계에서 소정 형상으로 성형된다. 한편, p-채널 TFT의 게이트 전극 D(120)는 p-채널 TFT의 게이트 전극의 최종 형상보다 큰 크기를 갖도록 형성되고, 그 이유는, 게이트 전극 D(120)가 p-채널 TFT의 반도체층 내에 높은 농도로 n-형 불순물 원소를 함유하는 영역의 면적을 감소시키기 위한 마스크로서 사용되기 때문이다. 또한, 제 2 에칭 처리에 의해 형성된, 게이트 전극 B(119), 게이트 전극 G(121), 게이트 전극 D(120) 및 용량 배선(122)은 제 2 형 게이트 전극 및 용량 배선이라 지칭된다.
다음에, 반도체층이 n-형 불순물 원소로 도핑된다. 제 2 에칭 처리에 의해 형성된 게이트 전극 B(119), 게이트 전극 D(120), 게이트 전극 G(121)을 마스크로서 사용하여, 도전막 A(119a, 120a, 121a 및 122a)의 테이퍼부 아래의 반도체층들도 n-형 불순물 원소로 도핑된다. 결과적으로, n-형 불순물 영역 A(123a, 124a, 125a 및 126a)와, n-형 불순물 영역 B(123b, 124b, 125b, 126b, 123c 및 125c)가 형성된다. 여기서 형성된 불순물 영역들(123a 내지 126a) 내의 불순물(인; P) 농도는 1×1020 내지 1×1021atoms/cm3으로 설정된다{본 명세서에서는, n-형 불순물 영역(123a 내지 126a) 내에 함유된 n-형 불순물 원소가 n+로서 표현한다}. 상기 n-형 불순물 영역 B(123b 내지 126b) 내의 불순물 농도는 5×1017 내지 5×1019atom/cm3으로 설정된다{본 명세서에서는 n-형 불순물 영역(123b 내지 126b) 내에 함유된 n-형 불순물 원소의 농도를 n-로서 표현한다}. 불순물 농도는 도전막 A(119a)의 테이퍼부와 중첩된 n-형 불순물 영역(123c)에서 다소 낮지만, 이는 n-형 불순물 영역(123b)과 거의 동일한 농도를 갖는다(도 4a).
상기 레지스트 마스크(109 내지 112)가 제거되고, 그 후, 마스크(127)가 새로 레지스트로부터 형성되어 제 3 에칭 처리를 위해 n-채널 TFT를 피복한다. 제 3 에칭 처리에서, SF6와 Cl2가 에칭 가스로서 사용된다. 그 가스 유동율 비는 50/10sccm이며, 500W의 RF(13.56MHz) 전력이 1.3Pa의 압력에서 코일형 전극에 제공되어 30초 동안 에칭을 위한 플라즈마를 발생시킨다. 기판측(샘플 스테이지)은 10W의 RF(13.56MHz) 전력을 받으며, 그래서, 실질적으로 음의 자기 바이어스 전압이 적용된다. 상술한 단계들을 통해, 상기 도전막 A(120a와 121a)가 에칭되어 p-채널 TFT의 게이트 전극 D'(128)와, 화소 TFT의 게이트 전극 H(129)를 형성한다. 제 3 에칭 처리에 의해 형성된 상기 게이트 전극 D'(128) 및 게이트 전극 H(129)는 또한 제 3 형 게이트 전극이라 지칭된다(도 4b).
상기 레지스트 마스크(127)는 제거된다. 다음에, 레지스트 마스크(130, 131, 132)가 형성된다(도 4c). 상기 레지스트 마스크(130)는 게이트 전극 D'(128)가 소정 크기를 갖도록 에칭될 때 사용된다. 상기 레지스트 마스크(131, 132)는 화소 TFT와 용량 배선을 피복한다. p-채널 TFT의 게이트 전극 D'(128)을 에칭 처리함으로써, p-채널 TFT의 게이트 전극 E(133)가 얻어진다. 본 제 4 에칭 처리를 통해 형성된 상기 게이트 전극 E도 제 4 게이트 전극이라 지칭된다.
그 후, p-채널 TFT의 반도체층이 p-형 불순물 원소(본 실시예에서는 붕소(B))로 도핑되어 p-형 불순물 영역(134 내지 137)을 형성한다. p-형 불순물 영역(134와 136)은 2×1020 내지 2×1021atoms/cm3의 농도의 p-형 불순물 원소를 각각 함유한다. 본 실시예에서, 붕소(B) 도핑이 반도체층상에 수행되기 이전에, 붕소(B)로 도핑된 p-채널 TFT의 반도체층 위의 TaN막이 제거된다. 따라서, 반도체층은 낮은 가속도에서 붕소(B)로 도핑될 수 있어서, 도핑시 상기층에 대한 손상이 적어진다.
상술한 단계들을 통해, n-형 불순물 영역들과, p-형 불순물 영역들이 관련된 반도체 영역들에 형성된다(도 4d).
그 후, 무기 층간 절연막(138)을 형성하도록 마스크(130, 132)가 제거된다. 50 내지 500nm(일반적으로, 100 내지 300nm) 두께를 가진 실리콘 니트라이드막, 실리콘 옥사이드막 또는 실리콘 옥시니트라이드막이 사용된다. 본 실시예에서는, 플라즈마 CVD에 의해 실리콘 옥시니트라이드막이 150nm의 두께로 형성된다. 무기 층간 절연막은 물론 실리콘 옥시니트라이드막에 한정되는 것이 아니며, 다른 종류의 실리콘을 함유하는 절연막의 단일층 또는 적층체일 수 있다(도 5a).
다음에, 반도체층을 도핑하도록 사용된 불순물 원소들이 활성화된다. 이 활성화 단계는 어닐링 노(furnace)를 사용한다. 400 내지 700℃, 통상적으로는 500 내지 550℃에서, 1ppm 미만, 바람직하게는 0.1ppm 미만으로 설정된 산소 농도를 가진 질소 분위기에서 열적 어닐링이 수행된다. 본 실시예에서, 불순물 원소들은 550 ℃에서 4시간 동안의 열처리를 통해 활성화된다. 열처리 이외에, 레이저 어닐링 또는 급속 열적 어닐링(RTA)이 사용될 수 있다.
상술한 활성화 처리가 수행되는 것과 동시에, 본 실시예는 결정화에서 촉매로서 사용된 촉매 원소들의 게터링이 수행되며, 그래서, 촉매 원소들이 높은 농도로 인을 함유하는 n-형 불순물 영역으로 이동되고, 잔여 촉매 원소의 량이 감소되게 된다. 게터링에 필요한 인(P)의 농도는 도 3b에서 형성된 불순물 영역(n+) 내의 농도와 거의 동일하다. 활성화 단계를 위한 열처리는 또한 n-채널 TFT와 p-채널 TFT의 채널 형성 영역으로부터 촉매 원소들을 제거하도록 촉매 원소들을 게터링할 수 있다. 무엇보다도, 얻어진 TFT는 감소된 OFF 전류값과, 양호한 결정성을 가지며, 따라서, 높은 전계 효과 이동성이 얻어지고, 양호한 특성이 얻어진다.
선택적으로, 활성화 처리는 무기 층간 절연막(138)이 형성되기 이전에 수행될 수 있다. 그러나, 게이트 전극을 위해 사용된 재료가 열에 약한 경우에, 활성화 처리는 본 실시예에서와 같이 배선등을 보호하기 위해 층간 절연막(층간 절연막은 예로서, 주로 실리콘, 실리콘 니트라이드막을 포함함)의 형성이 선행되는 것이 바람직하다.
300 내지 550℃에서 1시간 내지 12시간 동안 3 내지 100%의 수소를 함유하는 분위기에서 다른 열처리가 수행되어, 반도체층을 수소화한다. 본 실시예에서, 기판은 약 3%의 수소를 함유하는 질소 분위기에서, 410℃로 1시간 동안 열처리를 받게 된다. 본 단계는 층간 절연막 내에 함유된 수소에 의해 반도체층 내의 댕글링 본드(dangling bond)를 차단하기 위한 것이다. 다른 수소화 방법은 플라즈마 수소화(플라즈마에 의해 여기된 수소를 사용)가 있다.
활성화 처리에 레이저 어닐링이 사용되는 경우에, 먼저 수소화를 수행하고, 그 후, YAG 레이저 등의 엑시머 레이저로부터의 레이저 광을 조사하는 것이 바람직하다.
다음에, 유기 층간 절연막(139)이 유기 절연 재료로부터 무기 층간 절연막상에 형성된다. 본 실시예에서, 1.6㎛의 두께를 가진 아크릴 수지막이 형성된다. 그 후, 각 불순물 영역에 도달하는 접촉 구멍들이 패터닝에 의해 형성된다.
그 후, 80 내지 120nm의 두께를 가진 투명 도전막이 형성되고, 패턴화되어 화소 전극(140)을 형성한다. 투명 도전막을 위한 적절한 재료의 예는 인듐 옥사이드-아연 옥사이드 합금(In2O3-ZnO)과, 아연 옥사이드(Zno)를 포함한다. 가시광 투과성 또는 도전성을 향상시키기 위해 갈륨(Ga)이 추가된 아연 옥사이드(ZnO:Ga)도 투명 도전막에 사용될 수 있다.
구동 회로부(205)에서, 배선(141 내지 143)은 불순물 영역들에 전기적으로 접속된다. 이들 전극들은 500nm 두께를 가진 합금막(Al과 Ti의 합금)과 50nm의 두께를 가진 Ti막의 적층체를 패터닝함으로써 형성된다.
화소부(206)에서, 배선(144 내지 147)이 형성되고, 불순물 영역들과 접촉된다.
화소 전극(140)은 배선(146)을 경유하여 커패시터 스토리지의 전극들 중 하나로서 기능하는 반도체층(136)에 전기적으로 접속된다.
비록, 본 실시예에서 도시된 화소 전극(140)이 투명 도전막을 포함하지만, 반사성을 가진 도전재료가 화소 전극을 형성하는데 사용될 수 있다. 이때, 반사형 표시 장치가 얻어진다. 이 경우에, 화소 전극은 다른 전극들이 형성되는 것과 동시에 형성될 수 있다. 반사형 표시 장치를 위한 화소 전극에 적절한 재료는 Al 또는 Ag를 주로 함유하는 막이나, Al막과 Ag막의 적층체 같은 높은 반사성의 재료이다.
이 방식에서, 구동 회로를 위한 TFT들과, 화소부를 위한 화소 TFT가 동일 기판상에 형성될 수 있다. 구동 회로는 n-채널 TFT(201)와 p-채널 TFT(202)를 갖는다. 화소부는 화소 TFT(203)와 커패시터 스토리지(204)를 갖는다. 편의상 본 실시예의 기판은 액티브 매트릭스 기판이라 지칭한다.
액티브 매트릭스 기판의 상면도가 도 2에 도시되어 있다. 선 A-A'와 B-B'는 도 5의 선 A-A'와 B-B'에 각각 대응하며, 반도체층(104, 105), 게이트 전극(121), 배선(144, 146), 화소 전극(140), 소스선 및 게이트선이 그 위에 형성되어 있다.
도 5b에서, 구동 회로의 n-채널 TFT(201)는 아일랜드형 반도체층(102)에, 채널 형성 영역, 소스 영역 또는 드레인 영역(123a), 불순물 영역(123b) 및 제 2 형 게이트 전극 B(119a)와 중첩하는 불순물 영역(123c; 이하, 게이트 전극과 중첩하는 불순물 영역을 Lov로 표시함)을 구비한다. 채널 길이 방향으로 Lov 영역의 길이는 0.5 내지 3.0㎛, 바람직하게는 1.0 내지 1.5㎛으로 설정된다. 또한, 상기 TFT(201)는 도전막 A(119a)와 도전막 B(119b)의 적층체로 형성된 제 2 형 게이트 전극 B(119)을 구비한다.
구동 회로의 p-채널 TFT(202)는 아일랜드형 반도체층(103)에, 채널 형성 영역, 소스 영역 또는 드레인 영역(124a) 및 불순물 영역(124b)을 갖는다. 또한, 상 기 TFT는 도전막 A(133a)와 도전막 B(133b)의 적층체로 형성된 제 4 형 게이트 전극 E(133)을 갖는다.
화소부의 화소 TFT(203)는 아일랜드형 반도체층(104)에, 채널 형성 영역, 소스 영역 또는 드레인 영역(125a) 및 불순물 영역(125b, 125c)을 갖는다. 또한, 상기 TFT(203)는 도전막 A(129a)와 도전막 B(129b)로 형성된 제 3 형 게이트 전극 H(129)을 갖는다.
커패시터 스토리지(204)는 용량 배선(122)과, 게이트 절연막과 동일한 재료로 형성된 절연막과, p-형 불순물 원소로 도핑된 반도체층(105)을 갖는다. 도 5a 및 도 5b의 화소 TFT(203)는 이중 게이트 구조를 갖지만, 이는 단일 게이트 구조 또는 복수개의 게이트 전극이 제공된 다중 게이트 구조를 가질 수 있다.
상술한 바와 같이, 본 발명은 필요한 특성들에 따라서 화소부 및 구동 회로를 구성하는 TFT들의 구조를 독립적으로 최적화함으로써, 반도체 장치의 신뢰성과 작동 성능을 개선할 수 있다. 부가적으로, 게이트 전극들은 내열성 도전 재료로 형성되어 LDD 영역, 소스 영역 및 드레인 영역의 활성화를 용이하게 하고, 배선은 낮은 고유저항을 가진 재료로 형성되어 배선 저항을 만족스럽게 저하시킨다. 따라서, 본 발명은 4inch 또는 그 이상의 화소부(스크린 사이즈)를 가진 표시 장치에 적용될 수도 있다.
[제 2 실시예]
본 실시예에서, 제 1 실시예에서 제조된 액티브 매트릭스 기판으로 액티브 매트릭스 액정 표시 장치를 제조하는 프로세스를 하기에 설명한다. 설명을 위해 도 6을 사용한다.
먼저, 제 1 실시예에 따라서, 도 5b에 도시된 상태의 액티브 매트릭스 기판이 얻어지고, 그 후, 배향막(180)이 도 5b의 액티브 매트릭스 기판상에 형성되며, 러빙 프로세스를 받게 된다. 본 실시예에서, 배향막(180)의 형성 이전에, 기판들 사이의 간격을 유지하기 위한 컬럼형 스페이스가 아크릴 수지 같은 유기 수지막을 패터닝함으로써 소정 위치에 형성된다. 부가적으로, 컬럼형 스페이서 대신에 기판의 전체 표면상에 구형 스페이서가 산포될 수 있다.
다음에, 상대 기판(182)이 준비된다. 상대 기판(182)상에는 채색층(183, 184)과, 레벨링 막(185)이 형성된다. 부가적으로, 청색층(184)과 적색층(183)의 일부를 중첩시킴으로써 제 2 차광부가 형성된다. 부가적으로, 도 6에는 도시되어 있지 않지만, 녹색층과 적색층의 일부를 중첩시킴으로써 제 1 차광부가 형성된다.
다음에, 화소부에, 상대 전극(186)이 형성되고, 배향막(187)이 상대 기판의 전체 표면상에 형성되며, 그 위에 러빙 프로세스가 수행된다.
그 후, 화소부와 구동회로가 형성되어 있는 액티브 매트릭스 기판이 밀봉제(188)에 의해 상대 기판과 부착된다. 충전재가 밀봉제(188)에 혼합되며, 두 개의 기판은 이 충전제와 컬럼형 스페이서에 의해 균일한 간격을 유지하면서 서로 부착된다. 그 후, 액정 재료(189)가 양 기판 사이에 주입되고 봉합재(미도시)로 기판을 완전히 봉합한다. 알려진 액정 재료가 액정 재료(189)로서 사용될 수 있다. 따라서, 도 6에 도시된 액티브 매트릭스 액정 표시 장치가 완성된다. 이때, 필요시에, 액티브 매트릭스 기판 및 상대 기판이 소정 형상으로 분할될 수 있다. 부가적으로, 알려진 기술을 사용하여, 위상차판, 편광판 등이 적절히 제공될 수 있다. 그 후, FPC가 알려진 기술을 사용하여 기판에 부착된다.
이 방식으로 얻어진 액정 표시 패널의 구조를 도 7의 상면도를 사용하여 설명한다. 도 7에서, 도 6의 부분에 대응하는 부분에는 동일한 부호들을 사용한다.
도 7a에 도시된 상면도에서, 화소부와 구동 회로(205a, 205b) 및 FPC(가요성 인쇄 회로)를 연결하는 외부 입력 단자(210)와, 상기 외부 입력 단자를 각 회로의 입력부에 접속하는 배선(211) 등을 구비하는 액티브 매트릭스 기판과, 컬러 필터등을 구비하는 상대 기판이 밀봉제(188)에 의해 접합된다.
도 7b는 도 7a에 도시된 외부 입력 단자(210)를 선 e-e'를 따라서 취한 단면도이다. 부가적으로, 외부 입력 단자에서, 베이스막(213)에 의해 형성된 FPC와 배선(214)이 이방성 도전 수지(215)를 통해 부착되어 있다. 부가적으로, 보강판에 의해 기계적 강도가 증가된다.
참조 부호 217은 화소 전극(140)을 형성하도록 퇴적된 도전막으로부터의 배선이다. 도전 입자(216)의 외경이 배선(217)의 피치보다 작기 때문에, 적절한 양의 도전 입자(216)가 접착제(215) 내에 확산되는 경우에, 인접한 배선들과의 회로 단락이 발생하지 않으며, FPC 측면상의 대응 배선과의 전기적 접속이 형성될 수 있다.
상술한 바와 같이 형성된 액정 표시 패널은 다양한 전기 장비의 표시부로서 사용될 수 있다.
[제 3 실시예]
본 실시예는 제 1 실시예의 것과는 상이한 반도체 장치를 제조하는 방법을 설명한다.
제 1 실시예의 단계들에 이어서, 게이트 전극 E(133)이 제 3 에칭 단계에서 형성된다. 그 후, 이전 단계들에서 형성된 게이트 전극 B(119)와, 게이트 전극 E(133)와, 게이트 전극 H(129) 및 용량 배선(122)이 마스크로서 사용되어 게이트 전극들( 및 용량 배선)과 중첩되지 않은 게이트 절연막(117)의 영역들을 에칭한다.
상기 게이트 절연막의 에칭은 게이트 전극을 위한 다수의 에칭 단계들에 의해 위치가 광범위하게 변화될 수 있는 게이트 절연막의 두께를 고려할 필요를 없애기 때문에, 불순물 원소의 도핑을 용이하게 한다. 본 실시예는 제 1 또는 제 2 실시예와 조합될 수 있다.
[제 4 실시예]
도 8은 본 발명에 따라 제조된 반도체 장치의 블록 다이어그램이다. 도 8에는 아날로그 구동을 위한 회로 구조가 도시되어 있다. 본 실시예는 소스측 구동 회로(90)와, 화소부(91)와, 게이트측 구동 회로(92)를 가지는 반도체 장치를 설명한다. 본 명세서에서, 구동 회로라는 용어는 일반적으로 소스측 구동 회로와 게이트측 구동 회로를 총칭한다.
소스측 구동 회로(90)는 쉬프트 레지스터(90a)와, 버퍼(90b)와, 샘플링 회로(90c; 트랜스퍼 게이트)를 구비한다. 상기 게이트측 구동 회로(92)는 쉬프트 레지스터(92a)와, 레벨 쉬프터(92b)와 버퍼(92c)를 구비한다. 레벨 쉬프터 회로는 필요시 샘플링 회로와 쉬프트 레지스터 사이에 제공될 수 있다.
본 실시예에서, 화소부(91)는 복수개의 화소들로 구성되며, 복수개의 화소들 각각은 TFT 소자를 갖는다.
도면에 도시되지 않았지만, 다른 게이트측 구동회로가 게이트측 구동 회로(92)로부터 화소부(91)를 가로질러 제공될 수 있다.
반도체 장치가 디지털적으로 구동되는 경우에, 샘플링 회로는 도 9에 도시된 바와 같이 래치 A(93b) 및 래치 B(93c)로 대체된다. 소스측 구동 회로(93)는 쉬프트 레지스터(93a)와, 래치 A(93b)와, 래치 B(93c)와, D/A 컨버터(93d) 및 버퍼(93e)를 갖는다. 게이트측 구동회로(95)는 쉬프트 레지스터(95a)와, 레벨 쉬프터(95b)와, 버퍼(95c)를 갖는다. 레벨 쉬프터 회로는 필요시, 래치 B(93c)와 D/A 컨버터(93d) 사이에 제공될 수 있다.
상술한 구조는 제 1 실시예에 도시된 제조 프로세스에 의해 얻어질 수 있다. 비록 본 실시예에서, 단지 화소부와 구동 회로의 구조만을 설명하였지만, 본 발명에 따른 제조 프로세스는 메모리 및 마이크로프로세서 등을 형성할 수도 있다.
[제 5 실시예]
본 발명을 사용하여 형성된 CMOS 회로와 화소부는 다양한 반도체 장치(일반적으로, 액티브 매트릭스형 액정 표시장치)에 사용될 수 있다. 즉, 본 발명은 그 표시부에 반도체 장치를 가지는 모든 전자 기기에 적용될 수 있다.
이런 전자 기기로서, 비디오 카메라, 디지털 카메라, 투사기(리어형 또는 프론트형), 헤드 장착 표시 장치(안경형 표시 장치), 퍼스널 컴퓨터, 휴대용 정보 단말기(모바일 컴퓨터, 휴대 전화 또는 전자 서적) 등을 들 수 있다. 이들의 실예가 도 10, 도 11 및 도 12에 도시되어 있다.
도 10a는 본체(2001)와, 이미지 입력부(2002)와, 표시부(2003) 및 키보드(2004)를 포함하는 퍼스널 컴퓨터를 도시한다. 본 발명은 이미지 입력부(2002)와 표시부(2003) 및 다른 신호 제어 회로들에 적용될 수 있다.
도 10b는 본체(2101)와, 표시부(2102)와, 음성 입력부(2103)와, 조작 스위치(2104)와, 배터리(2105)와, 이미지 수신부(2106)를 포함하는 비디오 카메라를 도시한다. 본 발명은 표시부(2102)와 다른 디지털 제어 회로에 적용될 수 있다.
도 10c는 본체(2201)와, 카메라부(2202)와, 이미지 수신부(2203)와, 조작 스위치(2204)와, 표시부(2205)를 포함한다. 본 발명은 표시부(2205)와, 다른 신호 제어 회로에 적용될 수 있다.
도 10d는 본체(2301)와, 표시부(2302)와, 아암부(2303)를 포함하는 안경형 표시 장치를 도시하고 있다. 본 발명은 표시부(2302)와 다른 신호 제어 회로에 적용될 수 있다.
도 10e는 본체(2401)와, 표시부(2402)와, 스피커부(2406)와, 기록 매체(2404)와, 조작 스위치(2405)를 포함하는 프로그램이 기록된 기록 매체를 사용하는 재생장치(이하, 기록 매체라 지칭함)를 도시한다. 상기 재생 장치는 DVD(디지털 다용도 디스크; digital versatile disc)나 CD를 기록 매체로서 사용하며, 음악, 영화등을 즐기거나, 게임이나 인터넷을 사용하게 할 수 있다. 본 발명은 표시부(2402)와 다른 신호 제어 회로에 사용될 수 있다.
도 10f는 본체(2501)와, 표시부(2502)와, 접안부(2503)와, 조작 스위치(2504) 및 이미지 수신부(미도시)를 포함하는 디지털 카메라를 도시한다. 본 발명은 표시부(2502)와 다른 신호 제어 회로에 사용될 수 있다.
도 11a는 투사장치(2601)와, 스크린(2602)을 포함하는 프론트형 투사기를 도시하고 있다. 본 발명은 투사 장치(2601)의 일부를 구성하는 액정 표시 장치(2808)와 다른 신호 제어 회로에 적용될 수 있다.
도 11b는 본체(2701)와, 투사 장치(2702)와, 거울(2703) 및 스크린(2704)을 포함하는 리어형 투사기를 도시한다. 본 발명은 투사 장치(2702)의 일부를 구성하는 액정 표시 장치(2808)의 신호 제어 회로와, 다른 구동 회로에 적용될 수 있다.
부가적으로, 도 11c는 도 11a 및 도 11b의 투사 장치(2601 및 2702)의 구조의 예를 도시하는 도면이다. 상기 투사 장치(2601, 2702)는 광원 광학 시스템(2801)과, 거울들(2802, 2804 내지 2806)과, 이색성 거울들(2803)과, 프리즘(2807)과, 액정 표시 장치(2808)와, 위상차판들(2809) 및 투사 광학 시스템(2810)으로 구성되어 있다. 상기 투사 광학 시스템(2810)은 투사 렌즈를 포함하는 광학 시스템으로 구성된다. 비록 삼판형의 예가 도시되어 있지만, 본 실시예는 이에 제한되는 것이 아니며, 예로서 단판형 등으로 구성될 수 있다. 부가적으로, 본 실시예를 실행하는 사람은 광학 렌즈, 편광 기능을 가진 막, 위상차 조절막 또는 IR막 같은 광학 시스템을 도 11c에 화살표로 표시된 광학 경로 내에 적절히 제공할 수 있다.
부가적으로, 도 11d는 도 11c의 광원 광학 시스템(2801)의 구조의 예를 도시하는 도면이다. 본 실시예에 따라서, 광원 광학 시스템(2801)은 반사체(2811)와, 광원(2812)과, 렌즈 어레이(2813 및 2814)와, 편광 변환 소자(2815) 및 포커싱 렌즈(2816)로 구성된다. 부가적으로, 도 11d에 도시된 광원 광학 시스템은 단지 예일 뿐이며, 본 실시예는 여기에만 제한되는 것은 아니다. 예로서, 본 실시예를 실행하는 사람은 광학 렌즈, 편광 기능을 가진 막, 위상차 조절 막 또는 IR 막 같은 광학 시스템을 광원 광학 시스템 내에 제공할 수 있다.
그러나, 도 11a 및 도 11b에 도시된 투사기들에서, 전송형 전자 광학 장치를 사용하는 경우가 도시되어 있으며, 반사형 전자 광학 장치를 적용하는 예는 도시되어 있지 않다.
도 12a는 표시 패널(3001)과, 조작 패널(3002)을 포함하는 휴대 전화를 도시한다. 표시 패널(3001)과 조작 패널(3002)은 접속부(3003)에서 서로 접속된다. 접속 패널(3003)에서, 표시 패널(3001)의 표시부(3004)를 가진 면과, 조작 패널(3002)의 조작 키(3006)를 가진 면의 각도는 임의로 변화될 수 있다. 부가적으로, 음석 출력부(3005)와, 조작키(3006)와, 전원 스위치(3007) 및 음향 입력부(3008)도 포함된다. 본 발명은 표시부(3004)에 적용될 수 있다.
도 12b는 본체(3101)와, 표시부(3102, 3103)와, 기록 매체(3104)와, 조작 스위치(3105) 및 안테나(3106)를 포함하는 휴대용 서적(전자 서적)을 도시한다. 본 발명은 표시부(3102, 3103) 및 기타 신호 제어 회로들에 적용될 수 있다.
도 12c는 본체(3201), 지지대(3202) 및 표시부(3203)를 포함하는 표시 장치를 도시한다. 본 발명은 상기 표시부(2108)에 적용될 수 있다. 본 발명에 따른 표시 장치는 대형 스크린 형성에 특히 유용하며, 10 인치 이상(특히, 30인치 이상)의 대각선 길이를 가진 표시장치에 적합하다.
상술한 바와 같이, 본 발명의 적용 범위는 극도로 넓으며, 모든 분야의 전자 기기에 적용될 수 있다. 본 발명의 전자 기기는 제 1 내지 제 4 실시예와 자유롭게 조합됨으로써 수행될 수 있다.
본 발명에 따라서, 마스크 및 단계들의 수를 증가시키지 않고, p-채널 TFT의 반도체층상에서 만족스러운 게터링이 수행될 수 있으며, 그에 의해, 소스 영역과 드레인 영역의 저항을 감소시킬 수 있다. 만족스러운 게터링은 촉매 원소의 부정적 효과를 감소시키며, 따라서, 높은 신뢰성의 p-채널 TFT가 단순한 절차와 높은 생산성으로 제조될 수 있다.

Claims (32)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 전기 장치 제조 방법에 있어서,
    절연 표면상에 비정질 반도체층을 형성하는 단계와;
    결정화를 촉진시키기 위해 상기 비정질 반도체층에 촉매 원소를 제공하는 단계와;
    결정 반도체층을 얻기 위해, 상기 촉매 원소가 제공된 상기 비정질 반도체층을 가열하는 단계와;
    상기 결정 반도체층상에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막상에 도전막을 형성하는 단계와;
    n-채널 TFT의 게이트 전극 및 p-채널 TFT의 도전 패턴을 형성하기 위해 상기 도전막을 에칭하는 단계와;
    상기 게이트 전극과 도전 패턴을 마스크들로서 이용하면서 n-형 불순물 원소로 상기 반도체층을 도핑하는 단계와;
    상기 n-채널 TFT를 위해 사용되는 영역을 레지스트 마스크로 피복하면서, 상기 p-채널 TFT의 게이트 전극을 형성하기 위해 상기 도전 패턴을 에칭하는 단계와;
    상기 p-채널 TFT 내의 반도체층을 p-형 불순물 원소로 도핑하는 단계를 포함하는, 전기 장치 제조 방법.
  6. 전기 장치 제조 방법에 있어서,
    절연 표면상에 비정질 반도체층을 형성하는 단계와;
    결정화를 촉진시키기 위해 상기 비정질 반도체층에 촉매 원소를 제공하는 단계와;
    결정 반도체층을 얻기 위해 상기 촉매 원소가 제공된 상기 비정질 반도체층을 가열하고, 상기 반도체층을 레이저로 조사하는 단계와;
    상기 결정 반도체층상에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막상에 도전막을 형성하는 단계와;
    n-채널 TFT의 게이트 전극 및 p-채널 TFT의 도전 패턴을 형성하기 위해 상기 도전막을 에칭하는 단계와;
    상기 게이트 전극과 상기 도전 패턴을 마스크들로서 이용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와;
    상기 n-채널 TFT의 사용 영역을 레지스트 마스크로 피복하면서, p-채널 TFT의 게이트 전극을 형성하기 위해 상기 도전 패턴을 에칭하는 단계와;
    상기 p-채널 TFT 내의 반도체층을 p-형 불순물 원소로 도핑하는 단계를 포함하는, 전기 장치 제조 방법.
  7. 제 6 항에 있어서, 상기 레이저는 펄스 발진형 KrF 엑시머 레이저, XeCl 엑시머 레이저, YAG 레이저 및 YVO4 레이저로 구성되는 그룹으로부터 선택되는, 전기 장치 제조 방법.
  8. 전기 장치 제조 방법에 있어서,
    절연 표면상에 비정질 반도체층을 형성하는 단계와;
    결정화를 촉진시키기 위해 상기 비정질 반도체층에 촉매 원소를 제공하는 단계와;
    결정 반도체층을 얻기 위해, 상기 촉매 원소가 제공된 상기 비정질 반도체층을 가열하는 단계와;
    상기 결정 반도체층상에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막상에 제 1 도전막, 및 상기 제 1 도전막상에 제 2 도전막을 형성하는 단계와;
    제 1 형 게이트 전극들을 형성하기 위해, 상기 제 1 도전막 및 상기 제 2 도전막을 에칭하는 단계와;
    상기 제 1 형 게이트 전극들을 마스크들로서 이용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와;
    제 2 형 게이트 전극들을 형성하기 위해, 상기 제 1 형 게이트 전극들을 에칭하는 단계와;
    상기 제 2 형 게이트 전극들을 마스크들로서 이용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와;
    제 3 형 게이트 전극들을 형성하기 위해, 상기 제 2 형 게이트 전극들을 에칭하는 단계와;
    상기 제 3 형 게이트 전극들보다 좁은 제 4 형 게이트 전극들을 형성하기 위해, 상기 제 3 형 게이트 전극들을 에칭하는 단계와;
    상기 제 4 형 게이트 전극들을 마스크들로서 이용하면서, p-채널 TFT 내의 반도체층을 p-형 불순물 원소로 도핑하는 단계를 포함하는, 전기 장치 제조 방법.
  9. 전기 장치 제조 방법에 있어서,
    절연 표면상에 비정질 반도체층을 형성하는 단계와;
    결정화를 촉진시키기 위해 상기 비정질 반도체층에 촉매 원소를 제공하는 단계와;
    결정 반도체층을 얻기 위해, 상기 촉매 원소가 제공된 상기 비정질 반도체층을 가열하고, 상기 비정질 반도체층을 레이저로 조사하는 단계와;
    상기 결정 반도체층상에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막상에 제 1 도전막, 및 상기 제 1 도전막상에 제 2 도전막을 형성하는 단계와;
    제 1 형 게이트 전극들을 형성하기 위해, 상기 제 1 도전막 및 상기 제 2 도전막을 에칭하는 단계와;
    상기 제 1 형 게이트 전극들을 마스크들로서 이용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와;
    제 2 형 게이트 전극들을 형성하기 위해, 상기 제 1 형 게이트 전극들을 에칭하는 단계와;
    상기 제 2 형 게이트 전극들을 마스크들로서 이용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와;
    제 3 형 게이트 전극들을 형성하기 위해, 상기 제 2 형 게이트 전극들을 에칭하는 단계와;
    상기 제 3 형 게이트 전극들보다 좁은 제 4 형 게이트 전극들을 형성하기 위해, 상기 제 3 형 게이트 전극들을 에칭하는 단계와;
    상기 제 4 형 게이트 전극들을 마스크들로서 이용하면서, p-채널 TFT 내의 반도체층을 p-형 불순물 원소로 도핑하는 단계를 포함하는, 전기 장치 제조 방법.
  10. 제 9 항에 있어서, 상기 레이저는 펄스 발진형 KrF 엑시머 레이저, XeCl 엑시머 레이저, YAG 레이저 및 YVO4 레이저로 구성되는 그룹으로부터 선택되는, 전기 장치 제조 방법.
  11. 전기 장치 제조 방법에 있어서,
    절연 표면상에 비정질 반도체층을 형성하는 단계와;
    결정화를 촉진시키기 위해 상기 비정질 반도체층에 촉매 원소를 제공하는 단계와;
    결정 반도체층을 얻기 위해, 상기 촉매 원소가 제공된 상기 비정질 반도체층을 가열하는 단계와;
    상기 결정 반도체층상에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막상에 제 1 도전막, 및 상기 제 1 도전막상에 제 2 도전막을 형성하는 단계와;
    제 1 게이트 전극 및 제 2 게이트 전극을 형성하기 위해, 상기 제 1 도전막 및 상기 제 2 도전막을 에칭하는 단계와;
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극을 마스크들로서 이용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와;
    n-채널 TFT의 제 3 게이트 전극 및 제 4 게이트 전극을 형성하기 위해, 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극을 에칭하는 단계와;
    상기 제 3 게이트 전극 및 상기 제 4 게이트 전극을 마스크들로서 이용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와;
    상기 n-채널 TFT를 레지스트 마스크로 피복하면서, p-채널 TFT의 제 5 게이트 전극을 형성하기 위해 상기 제 4 게이트 전극을 에칭하는 단계와;
    상기 제 5 게이트 전극을 마스크로서 사용하면서, 상기 p-채널 TFT 내의 반도체층을 p-형 불순물 원소로 도핑하는 단계를 포함하는, 전기 장치 제조 방법.
  12. 제 11 항에 있어서, 상기 제 3 게이트 전극과 상기 제 5 게이트 전극 각각은 상기 제 1 도전막과 상기 제 2 도전막을 포함하고, 상기 제 1 도전막은 상기 제 2 도전막보다 넓은, 전기 장치 제조 방법.
  13. 전기 장치 제조 방법에 있어서,
    절연 표면상에 비정질 반도체층을 형성하는 단계와;
    결정화를 촉진시키기 위해 상기 비정질 반도체층에 촉매 원소를 제공하는 단계와;
    결정 반도체층을 얻기 위해, 상기 촉매 원소가 제공된 상기 비정질 반도체층을 가열하고, 상기 비정질 반도체층을 레이저로 조사하는 단계와;
    상기 결정 반도체층상에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막상에 제 1 도전막, 및 상기 제 1 도전막상에 제 2 도전막을 형성하는 단계와;
    제 1 게이트 전극과 제 2 게이트 전극을 형성하기 위해, 상기 제 1 도전막 및 상기 제 2 도전막을 에칭하는 단계와;
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극을 마스크들로서 이용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와;
    n-채널 TFT의 제 3 게이트 전극과 제 4 게이트 전극을 형성하기 위해, 상기 제 1 게이트 전극과 상기 제 2 게이트 전극을 에칭하는 단계와;
    상기 제 3 게이트 전극과 제 4 게이트 전극을 마스크들로서 이용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와;
    상기 n-채널 TFT를 레지스트 마스크로 피복하면서, p-채널 TFT의 제 5 게이트 전극을 형성하기 위해, 상기 제 4 게이트 전극을 에칭하는 단계와;
    상기 제 5 게이트 전극을 마스크로서 사용하면서, 상기 p-채널 TFT 내의 반도체층을 p-형 불순물 원소로 도핑하는 단계를 포함하는, 전기 장치 제조 방법.
  14. 제 13 항에 있어서, 상기 제 3 게이트 전극과 상기 제 5 게이트 전극 각각은 상기 제 1 도전막과 상기 제 2 도전막을 포함하고, 상기 제 1 도전막은 상기 제 2 도전막보다 넓은, 전기 장치 제조 방법.
  15. 제 13 항에 있어서, 상기 레이저는 펄스 발진형 KrF 엑시머 레이저, XeCl 엑시머 레이저, YAG 레이저 및 YVO4 레이저로 구성되는 그룹으로부터 선택되는, 전기 장치 제조 방법.
  16. 전기 장치 제조 방법에 있어서,
    절연 표면상에 비정질 반도체층을 형성하는 단계와;
    결정화를 촉진시키기 위해 상기 비정질 반도체층에 촉매 원소를 제공하는 단계와;
    결정 반도체층을 얻기 위해, 상기 촉매 원소가 제공된 상기 비정질 반도체층을 가열하는 단계와;
    상기 결정 반도체층상에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막상에 제 1 도전막, 및 상기 제 1 도전막상에 제 2 도전막을 형성하는 단계와;
    제 1 게이트 전극, 제 2 게이트 전극 및 제 3 게이트 전극을 형성하기 위해, 상기 제 1 도전막 및 상기 제 2 도전막을 에칭하는 단계와;
    상기 제 1 게이트 전극, 상기 제 2 게이트 전극 및 상기 제 3 게이트 전극을 마스크들로서 이용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와;
    구동 회로 내의 n-채널 TFT의 제 4 게이트 전극, 제 5 게이트 전극 및 제 6 게이트 전극을 형성하기 위해, 상기 제 1 게이트 전극, 상기 제 2 게이트 전극 및 상기 제 3 게이트 전극을 에칭하는 단계와;
    상기 제 4 게이트 전극, 상기 제 5 게이트 전극 및 상기 제 6 게이트 전극을 마스크들로서 이용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와;
    상기 구동 회로 내에 형성된 상기 n-채널 TFT를 레지스트 마스크로 피복하면서, 화소 TFT의 제 7 게이트 전극과 제 8 게이트 전극을 형성하기 위해, 상기 제 5 게이트 전극 및 상기 제 6 게이트 전극을 각각 에칭하는 단계와;
    상기 구동 회로 내에 p-채널 TFT의 제 9 게이트 전극을 형성하기 위해, 상기 제 7 게이트 전극을 에칭하는 단계와;
    상기 제 9 게이트 전극을 마스크로서 사용하면서, 상기 p-채널 TFT 내의 반도체층을 p-형 불순물 원소로 도핑하는 단계를 포함하는, 전기 장치 제조 방법.
  17. 제 16 항에 있어서, 상기 제 4 게이트 전극, 상기 제 8 게이트 전극 및 상기 제 9 게이트 전극 각각은 상기 제 1 도전막과 상기 제 2 도전막을 포함하고, 상기 제 1 도전막은 상기 제 2 도전막보다 넓은, 전기 장치 제조 방법.
  18. 전기 장치 제조 방법에 있어서,
    절연 표면상에 비정질 반도체층을 형성하는 단계와;
    결정화를 촉진시키기 위해 상기 비정질 반도체층에 촉매 원소를 제공하는 단계와;
    결정 반도체층을 얻기 위해, 상기 촉매 원소가 제공된 상기 비정질 반도체층을 가열하는 단계와;
    상기 결정 반도체층상에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막상에 제 1 도전막, 및 상기 제 1 도전막상에 제 2 도전막을 형성하는 단계와;
    제 1 게이트 전극, 제 2 게이트 전극 및 제 3 게이트 전극을 형성하기 위해, 상기 제 1 도전막 및 상기 제 2 도전막을 에칭하는 단계와;
    상기 제 1 게이트 전극, 상기 제 2 게이트 전극 및 상기 제 3 게이트 전극을 마스크들로서 이용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와;
    구동 회로 내의 n-채널 TFT의 제 4 게이트 전극, 제 5 게이트 전극 및 제 6 게이트 전극을 형성하기 위해, 상기 제 1 게이트 전극, 상기 제 2 게이트 전극 및 상기 제 3 게이트 전극을 에칭하는 단계와;
    상기 제 4 게이트 전극, 상기 제 5 게이트 전극 및 상기 제 6 게이트 전극을 마스크들로서 이용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와;
    상기 구동 회로 내에 형성된 상기 n-채널 TFT를 레지스트 마스크로 피복하면서, 화소 TFT의 제 7 게이트 전극과 제 8 게이트 전극을 형성하기 위해, 상기 제 5 게이트 전극과 상기 제 6 게이트 전극을 각각 에칭하는 단계와;
    상기 구동 회로 내의 p-채널 TFT의 제 9 게이트 전극을 형성하기 위해, 상기 제 7 게이트 전극을 에칭하는 단계와;
    상기 제 9 게이트 전극을 마스크로서 사용하면서, 상기 p-채널 TFT 내의 반도체층을 p-형 불순물 원소로 도핑하는 단계와;
    열처리하는 단계와;
    전체 표면을 무기 층간 절연막으로 피복하는 단계와;
    상기 무기 층간 절연막상에 유기 층간 절연막을 형성하는 단계와;
    상기 무기 층간 절연막과 상기 유기 층간 절연막을 통해 상기 반도체층에 도달하는 접촉 구멍을 형성하는 단계와;
    상기 유기 층간 절연막상에 화소 전극을 형성하는 단계와;
    접속 배선을 형성하는 단계를 포함하는, 전기 장치 제조 방법.
  19. 제 18 항에 있어서, 상기 제 4 게이트 전극, 상기 제 8 게이트 전극 및 상기 제 9 게이트 전극 각각은 상기 제 1 도전막과 상기 제 2 도전막을 포함하고, 상기 제 1 도전막은 상기 제 2 도전막보다 넓은, 전기 장치 제조 방법.
  20. 전기 장치 제조 방법에 있어서,
    절연 표면상에 비정질 반도체층을 형성하는 단계와;
    결정화를 촉진시키기 위해 상기 비정질 반도체층에 촉매 원소를 제공하는 단계와;
    결정 반도체층을 얻기 위해, 상기 촉매 원소가 제공된 상기 비정질 반도체층을 가열하는 단계와;
    상기 결정 반도체층상에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막상에 제 1 도전막, 및 상기 제 1 도전막상에 제 2 도전막을 형성하는 단계와;
    제 1 게이트 전극, 제 2 게이트 전극 및 제 3 게이트 전극을 형성하기 위해, 상기 제 1 도전막 및 상기 제 2 도전막을 에칭하는 단계와;
    상기 제 1 게이트 전극, 상기 제 2 게이트 전극 및 상기 제 3 게이트 전극을 마스크들로서 이용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와;
    구동 회로 내의 n-채널 TFT의 제 4 게이트 전극, 제 5 게이트 전극 및 제 6 게이트 전극을 형성하기 위해, 상기 제 1 게이트 전극, 상기 제 2 게이트 전극 및 상기 제 3 게이트 전극을 에칭하는 단계와;
    상기 제 4 게이트 전극, 상기 제 5 게이트 전극 및 상기 제 6 게이트 전극을 마스크들로서 이용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와;
    상기 구동 회로 내에 형성된 상기 n-채널 TFT를 레지스트 마스크로 피복하면서, 화소 TFT의 제 7 게이트 전극과 제 8 게이트 전극을 형성하기 위해, 상기 제 5 게이트 전극과 상기 제 6 게이트 전극을 각각 에칭하는 단계와;
    상기 구동 회로 내의 p-채널 TFT의 제 9 게이트 전극을 형성하기 위해, 상기 제 7 게이트 전극을 에칭하는 단계와;
    상기 제 9 게이트 전극을 마스크로서 사용하면서, 상기 p-채널 TFT 내의 반도체층을 p-형 불순물 원소로 도핑하는 단계와;
    전체 표면을 무기 층간 절연막으로 피복하는 단계와;
    열처리를 통해 상기 촉매 원소를 게터링(gettering)하는 단계와;
    상기 무기 층간 절연막상에 유기 층간 절연막을 형성하는 단계와;
    상기 무기 층간 절연막과 유기 층간 절연막을 통해 상기 반도체층에 도달하는 접촉 구멍을 형성하는 단계와;
    상기 유기 층간 절연막상에 화소 전극을 형성하는 단계와;
    접속 배선을 형성하는 단계를 포함하는, 전기 장치 제조 방법.
  21. 제 20 항에 있어서, 상기 제 4 게이트 전극, 상기 제 8 게이트 전극 및 상기 제 9 게이트 전극 각각은 상기 제 1 도전막과 상기 제 2 도전막을 포함하고, 상기 제 1 도전막은 상기 제 2 도전막보다 넓은, 전기 장치 제조 방법.
  22. 전기 장치 제조 방법에 있어서,
    절연 표면상에 비정질 반도체층을 형성하는 단계와;
    결정화를 촉진시키기 위해 상기 비정질 반도체층에 촉매 원소를 제공하는 단계와;
    결정 반도체층을 얻기 위해, 상기 촉매 원소가 제공된 상기 비정질 반도체층을 가열하고, 상기 반도체층을 레이저로 조사하는 단계와;
    상기 결정 반도체층상에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막상에 제 1 도전막, 및 상기 제 1 도전막상에 제 2 도전막을 형성하는 단계와;
    제 1 게이트 전극, 제 2 게이트 전극 및 제 3 게이트 전극을 형성하기 위해, 상기 제 1 도전막 및 상기 제 2 도전막을 에칭하는 단계와;
    상기 제 1 게이트 전극, 상기 제 2 게이트 전극 및 상기 제 3 게이트 전극을 마스크들로서 이용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와;
    구동 회로 내의 n-채널 TFT의 제 4 게이트 전극, 제 5 게이트 전극 및 제 6 게이트 전극을 형성하기 위해, 상기 제 1 게이트 전극, 상기 제 2 게이트 전극 및 상기 제 3 게이트 전극을 에칭하는 단계와;
    상기 제 4 게이트 전극, 상기 제 5 게이트 전극 및 상기 제 6 게이트 전극을 마스크들로서 이용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와;
    상기 구동 회로 내에 형성된 상기 n-채널 TFT를 레지스트 마스크로 피복하면서, 화소 TFT의 제 7 게이트 전극과 제 8 게이트 전극을 형성하기 위해, 상기 제 5 게이트 전극과 상기 제 6 게이트 전극을 각각 에칭하는 단계와;
    상기 구동 회로 내의 p-채널 TFT의 제 9 게이트 전극을 형성하기 위해, 상기 제 7 게이트 전극을 에칭하는 단계와;
    상기 제 9 게이트 전극을 마스크로서 사용하면서, 상기 p-채널 TFT 내의 반도체층을 p-형 불순물 원소로 도핑하는 단계와;
    열처리하는 단계와;
    전체 표면을 무기 층간 절연막으로 피복하는 단계와;
    상기 무기 층간 절연막상에 유기 층간 절연막을 형성하는 단계와;
    상기 무기 층간 절연막과 유기 층간 절연막을 통해 상기 반도체층에 도달하는 접촉 구멍을 형성하는 단계와;
    상기 유기 층간 절연막상에 화소 전극을 형성하는 단계와;
    접속 배선을 형성하는 단계를 포함하는, 전기 장치 제조 방법.
  23. 제 22 항에 있어서, 상기 제 4 게이트 전극, 상기 제 8 게이트 전극 및 상기 제 9 게이트 전극 각각은 상기 제 1 도전막과 상기 제 2 도전막을 포함하고, 상기 제 1 도전막은 상기 제 2 도전막보다 넓은, 전기 장치 제조 방법.
  24. 제 22 항에 있어서, 상기 레이저는 펄스 발진형 KrF 엑시머 레이저, XeCl 엑시머 레이저, YAG 레이저 및 YVO4 레이저로 구성되는 그룹으로부터 선택되는, 전기 장치 제조 방법.
  25. 전기 장치 제조 방법에 있어서,
    절연 표면상에 비정질 반도체층을 형성하는 단계와;
    결정화를 촉진시키기 위해 상기 비정질 반도체층에 촉매 원소를 제공하는 단계와;
    결정 반도체층을 얻기 위해, 상기 촉매 원소가 제공된 상기 비정질 반도체층을 가열하고, 상기 반도체층을 레이저로 조사하는 단계와;
    상기 결정 반도체층상에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막상에 제 1 도전막, 및 상기 제 1 도전막상에 제 2 도전막을 형성하는 단계와;
    제 1 게이트 전극, 제 2 게이트 전극 및 제 3 게이트 전극을 형성하기 위해, 상기 제 1 도전막 및 상기 제 2 도전막을 에칭하는 단계와;
    상기 제 1 게이트 전극, 상기 제 2 게이트 전극 및 상기 제 3 게이트 전극을 마스크들로서 이용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와;
    구동 회로 내의 n-채널 TFT의 제 4 게이트 전극, 제 5 게이트 전극 및 제 6 게이트 전극을 형성하기 위해, 상기 제 1 게이트 전극, 상기 제 2 게이트 전극 및 상기 제 3 게이트 전극을 에칭하는 단계와;
    상기 제 4 게이트 전극, 상기 제 5 게이트 전극 및 상기 제 6 게이트 전극을 마스크들로서 이용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와;
    상기 구동 회로 내에 형성된 상기 n-채널 TFT를 레지스트 마스크로 피복하면서, 화소 TFT의 제 7 게이트 전극과 제 8 게이트 전극을 형성하기 위해, 상기 제 5 게이트 전극과 상기 제 6 게이트 전극을 각각 에칭하는 단계와;
    상기 구동 회로 내의 p-채널 TFT의 제 9 게이트 전극을 형성하기 위해, 상기 제 7 게이트 전극을 에칭하는 단계와;
    상기 제 9 게이트 전극을 마스크로서 사용하면서, 상기 p-채널 TFT 내의 반도체층을 p-형 불순물 원소로 도핑하는 단계와;
    전체 표면을 무기 층간 절연막으로 피복하는 단계와;
    열처리를 통해 상기 촉매 원소를 게터링하는 단계와;
    상기 무기 층간 절연막상에 유기 층간 절연막을 형성하는 단계와,
    상기 무기 층간 절연막과 상기 유기 층간 절연막을 통해 상기 반도체층에 도달하는 접촉 구멍을 형성하는 단계와;
    상기 유기 층간 절연막상에 화소 전극을 형성하는 단계와;
    접속 배선을 형성하는 단계를 포함하는, 전기 장치 제조 방법.
  26. 제 25 항에 있어서, 상기 제 4 게이트 전극, 상기 제 8 게이트 전극 및 상기 제 9 게이트 전극 각각은 상기 제 1 도전막과 상기 제 2 도전막을 포함하고, 상기 제 1 도전막은 상기 제 2 도전막보다 넓은, 전기 장치 제조 방법.
  27. 제 25 항에 있어서, 상기 레이저는 펄스 발진형 KrF 엑시머 레이저, XeCl 엑시머 레이저, YAG 레이저 및 YVO4 레이저로 구성되는 그룹으로부터 선택되는, 전기 장치 제조 방법.
  28. 전기 장치 제조 방법에 있어서,
    절연 표면상에 비정질 반도체층을 형성하는 단계와;
    결정화를 촉진시키기 위해 상기 비정질 반도체층에 촉매 원소를 제공하는 단계와;
    결정 반도체층을 얻기 위해, 상기 촉매 원소가 제공된 상기 비정질 반도체층을 가열하는 단계와,
    상기 결정 반도체층상에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막상에 제 1 도전막, 및 상기 제 1 도전막상에 제 2 도전막을 형성하는 단계와;
    제 1 게이트 전극, 제 2 게이트 전극 및 제 3 게이트 전극을 형성하기 위해, 상기 제 1 도전막 및 상기 제 2 도전막을 에칭하는 단계와;
    상기 제 1 게이트 전극, 상기 제 2 게이트 전극 및 상기 제 3 게이트 전극을 마스크들로서 이용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와;
    구동 회로 내의 n-채널 TFT의 제 4 게이트 전극, 제 5 게이트 전극 및 제 6 게이트 전극을 형성하기 위해, 상기 제 1 게이트 전극, 상기 제 2 게이트 전극 및 상기 제 3 게이트 전극을 에칭하는 단계와;
    상기 제 4 게이트 전극, 상기 제 5 게이트 전극 및 상기 제 6 게이트 전극을 마스크들로서 이용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와;
    상기 구동 회로 내에 형성된 n-채널 TFT를 레지스트 마스크로 피복하면서, 화소 TFT의 제 7 게이트 전극과 제 8 게이트 전극을 형성하기 위해, 상기 제 5 게이트 전극 및 상기 제 6 게이트 전극을 각각 에칭하는 단계와;
    상기 구동 회로 내의 p-채널 TFT의 제 9 게이트 전극을 형성하기 위해, 상기 제 7 게이트 전극을 에칭하는 단계와;
    상기 제 4 게이트 전극, 상기 제 9 게이트 전극 및 상기 제 8 게이트 전극을 마스크들로서 이용하면서, 상기 게이트 절연막을 제거하는 단계와;
    상기 제 9 게이트 전극을 마스크로서 사용하고, 상기 n-채널 TFT와 상기 화소 TFT를 레지스트 마스크로 피복하면서, 상기 p-채널 TFT 내의 반도체층을 p-형 불순물 원소로 도핑하는 단계를 포함하는, 전기 장치 제조 방법.
  29. 제 28 항에 있어서, 상기 제 4 게이트 전극, 상기 제 8 게이트 전극 및 상기 제 9 게이트 전극 각각은 상기 제 1 도전막과 상기 제 2 도전막을 포함하고, 상기 제 1 도전막은 상기 제 2 도전막보다 넓은, 전기 장치 제조 방법.
  30. 전기 장치 제조 방법에 있어서,
    절연 표면상에 비정질 반도체층을 형성하는 단계와;
    결정화를 촉진시키기 위해 상기 비정질 반도체층에 촉매 원소를 제공하는 단계와;
    결정 반도체층을 얻기 위해, 상기 촉매 원소가 제공된 상기 비정질 반도체층을 가열하고, 상기 반도체층을 레이저로 조사하는 단계와;
    상기 결정 반도체층상에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막상에 제 1 도전막, 및 상기 제 1 도전막상에 제 2 도전막을 형성하는 단계와;
    제 1 게이트 전극, 제 2 게이트 전극 및 제 3 게이트 전극을 형성하기 위해, 상기 제 1 도전막 및 상기 제 2 도전막을 에칭하는 단계와,
    상기 제 1 게이트 전극, 상기 제 2 게이트 전극 및 상기 제 3 게이트 전극을 마스크들로서 이용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와;
    구동 회로 내의 n-채널 TFT의 제 4 게이트 전극, 제 5 게이트 전극 및 제 6 게이트 전극을 형성하기 위해, 상기 제 1 게이트 전극, 상기 제 2 게이트 전극 및 상기 제 3 게이트 전극을 에칭하는 단계와;
    상기 제 4 게이트 전극, 상기 제 5 게이트 전극 및 상기 제 6 게이트 전극을 마스크들로서 이용하면서, 상기 반도체층을 n-형 불순물 원소로 도핑하는 단계와;
    상기 구동 회로 내에 형성된 상기 n-채널 TFT를 레지스트 마스크로 피복하면서, 화소 TFT의 제 7 게이트 전극과 제 8 게이트 전극을 형성하기 위해, 상기 제 5 게이트 전극 및 상기 제 6 게이트 전극을 각각 에칭하는 단계와;
    상기 구동 회로 내의 p-채널 TFT 내의 제 9 게이트 전극을 형성하기 위해, 상기 제 7 게이트 전극을 에칭하는 단계와;
    상기 제 4 게이트 전극, 상기 제 9 게이트 전극 및 상기 제 8 게이트 전극을 마스크들로서 이용하면서, 상기 게이트 절연막을 제거하는 단계와;
    상기 제 9 게이트 전극을 마스크로서 사용하고, 상기 n-채널 TFT와 상기 화소 TFT를 레지스트 마스크로 피복하면서, 상기 p-채널 TFT 내의 반도체층을 p-형 불순물 원소로 도핑하는 단계를 포함하는, 전기 장치 제조 방법.
  31. 제 30 항에 있어서, 상기 제 4 게이트 전극, 상기 제 8 게이트 전극 및 상기 제 9 게이트 전극 각각은 상기 제 1 도전막과 상기 제 2 도전막을 포함하고, 상기 제 1 도전막은 상기 제 2 도전막보다 넓은, 전기 장치 제조 방법.
  32. 제 30 항에 있어서, 상기 레이저는 펄스 발진형 KrF 엑시머 레이저, XeCl 엑시머 레이저, YAG 레이저 및 YVO4 레이저로 구성되는 그룹으로부터 선택되는, 전기 장치 제조 방법.
KR1020010068752A 2000-11-06 2001-11-06 전기 장치 제조 방법 KR100864594B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000336836 2000-11-06
JPJP-P-2000-00336836 2000-11-06

Publications (2)

Publication Number Publication Date
KR20020035461A KR20020035461A (ko) 2002-05-11
KR100864594B1 true KR100864594B1 (ko) 2008-10-22

Family

ID=18812315

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010068752A KR100864594B1 (ko) 2000-11-06 2001-11-06 전기 장치 제조 방법

Country Status (3)

Country Link
US (1) US6727124B2 (ko)
KR (1) KR100864594B1 (ko)
TW (1) TW515104B (ko)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020020840A1 (en) * 2000-03-10 2002-02-21 Setsuo Nakajima Semiconductor device and manufacturing method thereof
US7503975B2 (en) * 2000-06-27 2009-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method therefor
JP4037117B2 (ja) * 2001-02-06 2008-01-23 株式会社日立製作所 表示装置
JP3961240B2 (ja) * 2001-06-28 2007-08-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3961310B2 (ja) * 2002-02-21 2007-08-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4131813B2 (ja) * 2002-10-24 2008-08-13 株式会社半導体エネルギー研究所 プラズマエッチング方法及び半導体装置の作製方法
JP4282985B2 (ja) * 2002-12-27 2009-06-24 株式会社半導体エネルギー研究所 表示装置の作製方法
JP4115283B2 (ja) * 2003-01-07 2008-07-09 シャープ株式会社 半導体装置およびその製造方法
JP4447304B2 (ja) * 2003-12-22 2010-04-07 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
US7507617B2 (en) * 2003-12-25 2009-03-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7276402B2 (en) * 2003-12-25 2007-10-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5122818B2 (ja) * 2004-09-17 2013-01-16 シャープ株式会社 薄膜半導体装置の製造方法
US7829394B2 (en) * 2005-05-26 2010-11-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
US7588970B2 (en) * 2005-06-10 2009-09-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7807516B2 (en) * 2005-06-30 2010-10-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
US8115206B2 (en) * 2005-07-22 2012-02-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR100867921B1 (ko) * 2006-11-29 2008-11-10 삼성에스디아이 주식회사 박막 트랜지스터의 제조방법
US7868329B2 (en) * 2008-02-21 2011-01-11 Chi Mei El Corp. Semiconductor device and method for fabricating the same
EP2690667A4 (en) * 2011-03-25 2014-10-08 Sanyo Electric Co METHOD FOR PRODUCING PHOTOELECTRIC CONVERSION DEVICE
US10861978B2 (en) 2012-04-02 2020-12-08 Samsung Display Co., Ltd. Display device
CN105576037B (zh) * 2016-01-08 2018-11-13 京东方科技集团股份有限公司 薄膜晶体管及其制作和测试方法、阵列基板和显示装置
KR102130548B1 (ko) * 2018-12-18 2020-07-07 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07130652A (ja) * 1993-10-29 1995-05-19 Semiconductor Energy Lab Co Ltd 半導体作製方法
KR960042943A (ko) * 1995-05-31 1996-12-21 순페이 야마자끼 레이저처리방법 및 장치
KR19980032842A (ko) * 1996-10-15 1998-07-25 야마자끼순페이 반도체 장치 및 그의 제작 방법
JPH10301146A (ja) * 1997-04-25 1998-11-13 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
KR19990006832A (ko) * 1997-06-10 1999-01-25 야마자끼 순페이 반도체 박막 및 반도체 장치
KR19990006736A (ko) * 1997-06-06 1999-01-25 순페이 야마자키 반도체 박막 및 반도체 장치
KR19990014341A (ko) * 1997-07-30 1999-02-25 야마자키 순페이 반도체 장치 제조 방법
US6251712B1 (en) * 1995-03-27 2001-06-26 Semiconductor Energy Laboratory Co., Ltd. Method of using phosphorous to getter crystallization catalyst in a p-type device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5923962A (en) 1993-10-29 1999-07-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
TW264575B (ko) 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
US6133075A (en) * 1997-04-25 2000-10-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
JP4180689B2 (ja) * 1997-07-24 2008-11-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4588167B2 (ja) * 2000-05-12 2010-11-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6613620B2 (en) * 2000-07-31 2003-09-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07130652A (ja) * 1993-10-29 1995-05-19 Semiconductor Energy Lab Co Ltd 半導体作製方法
US6251712B1 (en) * 1995-03-27 2001-06-26 Semiconductor Energy Laboratory Co., Ltd. Method of using phosphorous to getter crystallization catalyst in a p-type device
KR960042943A (ko) * 1995-05-31 1996-12-21 순페이 야마자끼 레이저처리방법 및 장치
KR19980032842A (ko) * 1996-10-15 1998-07-25 야마자끼순페이 반도체 장치 및 그의 제작 방법
JPH10301146A (ja) * 1997-04-25 1998-11-13 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
KR19990006736A (ko) * 1997-06-06 1999-01-25 순페이 야마자키 반도체 박막 및 반도체 장치
KR19990006832A (ko) * 1997-06-10 1999-01-25 야마자끼 순페이 반도체 박막 및 반도체 장치
KR19990014341A (ko) * 1997-07-30 1999-02-25 야마자키 순페이 반도체 장치 제조 방법

Also Published As

Publication number Publication date
KR20020035461A (ko) 2002-05-11
US20020053674A1 (en) 2002-05-09
TW515104B (en) 2002-12-21
US6727124B2 (en) 2004-04-27

Similar Documents

Publication Publication Date Title
KR100864594B1 (ko) 전기 장치 제조 방법
US9786787B2 (en) Semiconductor device and fabrication method thereof
US9236400B2 (en) Semiconductor device and manufacturing method thereof
US7605029B2 (en) Method of manufacturing semiconductor device
JP5298094B2 (ja) 半導体装置及びその作製方法
KR100793044B1 (ko) 반도체 장치 제조방법
KR100928407B1 (ko) 반도체 디바이스
JP4798824B2 (ja) 半導体装置およびその作製方法
US6713323B2 (en) Semiconductor device and method of manufacturing the same
US20070037309A1 (en) Semiconductor device and method for manufacturing the same
JP4094179B2 (ja) 半導体装置の作製方法
US7332385B2 (en) Method of manufacturing a semiconductor device that includes gettering regions
JP2001326364A (ja) 半導体装置及びその作製方法
JP4656685B2 (ja) 半導体装置
JP4256087B2 (ja) 半導体装置の作製方法
JP4127467B2 (ja) 半導体装置の作製方法
JP2001156295A (ja) 半導体装置の作製方法
JP5072147B2 (ja) 半導体装置の作製方法
JP4766758B2 (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120919

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20130924

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140923

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee