KR19990006832A - 반도체 박막 및 반도체 장치 - Google Patents

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히사시 오타니
순페이 야마자키
준 고야마
야스시 오가타
아키하루 미야나가
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야마자끼 순페이
가부시키가이샤 한도오따이 에너루기 켄큐쇼
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Abstract

본 발명은 매우 뛰어난 결정성을 갖는 반도체 박막 및 고성능을 갖는 반도체 박막을 사용하는 반도체 장치를 제공한다. 반도체 박막은 비정질 반도체 박막을 촉매 원소를 사용함으로써 결정화한 후, 촉매 원소를 제거하기 위해 할로겐 원소를 함유하는 분위기에서 가열처리를 실시하는 방법으로 제조된다. 따라서 얻어진 결정성 반도체 박막은 대체로 {110} 배향을 나타낸다. 최종 반도체 박막에 남아있는 탄소, 질소 및 황은 5×1018atoms/cm3이하이고, 산소의 농도는 1.5×1019atoms/cm3이하이다.

Description

반도체 박막 및 반도체 장치
본 발명은 절연면을 구비한 기판상에 형성된 반도체 박막 및 상기 반도체 박막을 활성층으로서 구비하는 반도체 장치에 관한 것으로서, 보다 상세하게는, 규소를 주성분으로 함유한 재료를 반도체 박막에 사용한 구조체에 관한 것이다.
근년에, 절연면을 구비한 기판상에 형성된 반도체 박막(두께가 수백 내지 수천 Å)을 사용하여 박막 트랜지스터(TFT)를 제조하는 기술에 관심과 이목이 집중되고 있다. 박막 트랜지스터는 예컨대 IC 및 전자광학 장치와 같은 전기장치에 광범위하게 사용되며, 화상 디스플레이 장치용 스위치 부재로서 사용하기 위한 박막 트랜지스터의 급속한 개발이 요구되고 있다.
예를 들어, 액정 디스플레이 장치에 있어서, 매트릭스내에 배열된 각각의 화소 영역의 제어용 화소 매트릭스로, 상기 화소 매트릭스의 제어용 구동회로, 그리고 외부로부터 들어오는 데이터 신호의 처리용 논리회로(연산회로, 메모리 회로, 등)와 같은 모든 전기 회로에 TFT를 사용하려는 노력이 경주되고 있다.
현재 상태로는, 비결정성 규소막(무정형 규소막)을 활성층으로서 사용하는 TFT를 실용화하더라도, 예컨대 구동 회로 및 논리회로와 같이 보다 고성능을 요하는 전기회로에는 결정성 규소막(폴리실리콘 막, 다결정성 실리콘 막, 등)을 사용하는 TFT가 필요한 실정이다.
예를 들어, 유리 기판상에 결정성 규소막을 형성하는 방법으로서는, 본 출원인의 일본 특허공개 제 평7-130652호 및 평8-78329호에 개시된 기술이 공지되어 있다. 상기 공보에 개시된 기술들은, 비결정성 규소막의 결정화를 촉진하기 위한 촉매 원소를 사용하고 500 내지 600℃의 온도로 약 4시간동안 열처리하여 결정성이 더욱 우수한 결정성 규소막을 형성시킬 수 있도록 한 것이다.
특히, 일본 특허 공개 평8-78329호에 개시된 기술은 기판 표면의 전부분에서 결정의 성장이 거의 일정하게 일어날 수 있도록 한 것으로서, 본 발명자들은 이를 형성된 결정화 영역, 특히 수평 성장영역(또는 측면 성장영역)으로서 본원에서 참조로 하였다.
그러나, 구동회로가 그와 같은 TFT를 사용하여 구성되더라도, 요구되는 성능에 아직 흡족할만큼 완전하지는 않다. 특히, 현재의 기술상태에서, 통상의 TFT를 사용하여 MHz 내지 GHz 범위의 매우 높은 속도의 작동을 요하는 고속 논리회로를 구성하기는 불가능하다.
본 발명자들은 결정 입자의 경계를 포함하는 결정성 규소막(다결정성 규소막이라 호칭됨)의 결정성을 개선하기 위해 집중적이고도 광범위한 연구를 수행하였다. 이것들로서는 준결정성 반도체(일본 특허공개 제 소57-160121호,), 모노 도메인 반도체(일본 특허공개 제 8-139019호) 등을 거론할 수 있다.
상기 공보들에 개시된 반도체막들에 공통된 개념은 실질적으로 흠결이 없는 결정입자 경게면을 형성시키는 것이다. 즉, 가장 중요한 목적은 결정 입자 경계면을 실질적으로 배제시켜서 캐리어(carrier; 전자 또는 홀)의 평활운동을 야기하는 것이다.
그러나, 상기 공보들에 개시된 반도체막을 사용하더라도 논리회로에 필요한 고속 조작을 수행하기에는 역부족이었다. 다시 말해서, 논리 회로가 내장된 패널상 시스템(a system-on-pannel)을 실현시키기 위해서는, 지금껏 존재하지 않았던 완전히 새로운 재료의 개발이 시급한 실정이다.
본 발명은 상기와 같은 요구에 부응하여 이루어진 것으로서, 본 발명의 목적은 통상의 TFT로는 제조할 수 없는 고속 논리회로를 구성할 수 있는 초고성능 반도체 장치의 제조가 가능한 반도체 박막을 제공하는 것이다. 본 발명의 다른 목적은 상기 반도체 박막을 사용하여 반도체 장치를 제공하는 것이다.
본 발명의 다른 측면에 따르면, 반도체 박막은 규소를 주성분으로서 함유하는 여러개의 막대형 또는 평편화 막대형 결정의 집성체로서 구성되는데, 상기 박막은 판 배향이 ｛100｝이고, 규소 이외에, 탄소, 질소, 산소 및 황을 제외한 원소들로 이루어지는 군으로부터 선택된 1종 이상의 원소가(들이) 상기 박막상에 존재할 수 있다.
본 발명의 다른 일면에 따르면, 상기 반도체 박막에는, 규소 이외에 상기 박막상에 존재할 수 있는 원소들은 니켈, 코발트, 철, 팔라듐, 백금, 구리 및 금으로 이루어지는 군으로부터 선택된 1종 이상의 원소일 수 있으며, 상기 원소들은 5×1017개 원자/㎤ 이하의 농도(또는 0.001 원자% 이하)일 수 있다.
또한, 규소의 농도는 순수 규소로 이루어지는 반도체막에서 5×1022개 원자/㎤ 이므로, 5×1017개 원자/㎤ 정도의 불순물 농도는 약 0.001 원자% 농도의 존재와 동등한 정도이다. 그러므로, 예를 들어 게르마늄 농도가 몇 %인 반도체 박막에서는 원자% 단위에서 약간의 변화가 있을지라도 5×1017개 원자/㎤ 의 절대 농도가 변화하는 것은 아니다.
본원에 있어서, 각 원소들의 농도는 SIMS(Secondary Ion Mass Spectroscopy) 에 의한 측정 결과를 사용하여 표현한다. 또한, 박막에 함유된 각 원소들의 농도는 SIMS에 의한 측정 결과로부터 얻어지는 최소값으로 한정된다. 그러나, 에컨대 막 인터페이스에서와 같이 측정오차가 큰 영역의 농도는 측정결과로서만 인정하지 않는다.
전술한 바와 같이, 본 발명의 반도체 박막은 탄소, 질소, 산소 및 황이 전혀 또는 실질적으로 존재하지 않는 특징을 가지게 된다. 본 발명의 반도체 박막은 불순물(오염)의 완전한 제어에 의해 달성될 수 있는 구조체인 것이다.
보다 상세한 설명은 후술할 것이나, 본 발명의 반도체 박막은 규소를 주성분으로서 함유하고, 상태가 비결정성 상태로부터 결정성 상태로 변환되었다. 결정화에 있어서는 전술한 바와 같은 촉매 원소들을 사용하였다.
그러나, 본 발명자들의 반복된 실험에서, 만일 탄소, 질소, 산소 또는 황 중에서 어느 1종의 원소라도 본 발명의 박막에 존재한다면, 촉매 원소를 사용한 결정화 기전에 악영향을 미치게 됨을 알게 되었다.
탄소, 질소, 산소 및 황이 혼합되는 전형적인 경로로서는, 기판상에 비결정형 막을 형성시키는 시점을 거론할 수 있다. 그러므로, 우수한 결정성을 확보하기 위해서는 상기 막 형성 초기에 상기 불순물 원소들의 농도를 가능한 한 낮은 수준으로 억제하는 것이 중요하다. 막 형성 단계 이외의 다른 시기에도 주의가 요망됨은 물론이다.
본 발명에 있어서는, 비결정성 막의 형성시에 탄소, 질소, 산소 및 황의 혼입을 철저하게 배제시키게 되므로, 최종 반도체 박막(예컨대, 반도체 박막을 완성된 반도체 장치에 일체화시킨 상태)에 함유된 전술한 불순물 농도는 필연적으로 극히 낮은 수준으로 유지된다.
본 발명의 최종 반도체 박막에 있어서는, 탄소, 질소 및 황의 농도가 5×1018개 원자/㎤ (0.01 원자%) 미만이고 산소의 농도가 1.5×1019개 원자/㎤ (0.03 원자%)미만이 되도록 제어하는 것이 중요하다.
또한, 본 발명에 있어서는, 우수한 결정성을 얻을 수 있도록, 최종 반도체 박막에 존재하는 탄소, 질소, 산소 및 황의 농도를 SIMS 분석법에 의한 하한선 이하로 하는 것이 바람직하고, 상기 불순물 원소들을 전혀 포함하지 않도록 하는 것이 더욱 바람직하다.
이하에서는 본 발명의 바람직한 구체예들을 중심으로 본 발명을 더욱 구체적으로 설명하기로 한다.
도 1A 및 1B는 반도체 박막 결정입자의 경계를 확대도시한 HR-TEM 사진이고,
도 2A 내지 2C는 결정 배향의 상관관계를 도시한 개략도이고,
도 3A 내지 3C는 전자 빔 회절 무늬를 나타내는 사진 및 개략도이고,
도 4는 박막 트랜지스터의 전기적 특성을 나타낸 것이고,
도 5는 링 오실레이터의 주파수 특성을 나타낸 것이고,
도 6은 링 오실레이터의 출력 스펙트럼을 나타낸 사진이고,
도 7은 계량 원칙을 나타낸 것이고,
도 8A 내지 8E는 박막 트랜지스터의 제조단계를 도시한 것이고,
도 9A 내지 9D는 박막 트랜지스터의 제조단계를 도시한 것이고,
도 10A 내지 10E는 박막 트랜지스터의 제조단계를 도시한 것이고,
도 11A 내지 11E는 박막 트랜지스터의 제조단계를 도시한 것이고,
도 12A 내지 12D는 활성 매트릭스 기판의 제조단계를 도시한 것이고,
도 13A 내지 13B는 활성 매트릭스 기판의 제조단계를 도시한 것이고,
도 14A 내지 14C는 활성 매트릭스 기판의 제조단계를 도시한 것이고,
도 15A 내지 15B는 활성 매트릭스 기판의 구조를 도시한 것이고,
도 16A 내지 16B는 활성 매트릭스 기판의 구조를 도시한 것이고,
도 17은 액정 디스플레이 장치의 섹션을 도시한 것이고,
도 18은 상기 활성 매트릭스 기판의 평면도이고,
도 19A 내지 19F는 전자 장치(가 사용된 제품)의 일례를 도시한 것이며,
도 20은 결정의 성장 상태를 개략적으로 도시한 것이다.
실시예 1
본 실시예에 있어서는, 본 발명의 반도체 박막의 제조단계들, 및 상기 반도체 박막의 활성층을 포함하는 반도체 장치(구체적으로, TFT)를 설명한다. 먼저 제조 단계를 설명한 후, 본 발명의 TFT에 관한 결정 구조 및 전기적 특성의 관점에서 얻어진 발견을 기술하기로 한다.
우선, 절연면을 구비한 기판으로서, 석영 기판(801)(도 8A)을 준비한다. 석영 기판 대신에, 열 산화막이 형성된 규소 기판을 사용할 수도 있다. 또한, 이러한 방법을 채택하여, 석영 기판상에 비결정형 규소막을 일시적으로 형성시키고 상기 막을 완전히 열 산화시켜서 절연 막을 형성시킨다. 또한, 질화규소 막을 절연 막으로서 구비한 석영 기판, 세라믹 기판 또는 규소 기판을 사용할 수 있다.
참조 번호 802는 비결정형 실리콘 막을 지칭하며, 최종 막 두께(막을 형성하는 막 두께는 열 산화후에 감소되는 것으로 추정된다)가 10 내지 75㎚(바람직하게는 15 내지 45㎚)로 되도록 조정이 이루어진다. 막 형성은 다음 조건하에서 저압CVD에 의해 이루어진다:
막 형성 온도: 465℃
막 형성 압력: 0.5 torr
막 형성 가스: 헬륨 300 sccm
디실란(Si2H6) 250 sccm.
막 형성시에는 막 내부의 불순물 농도를 철저하게 제어하는 것이 중요하다. 본 실시예에서는, 비결정성 규소막(802)내의 결정화 방해 불순물인 탄소, 질소 및 황의 농도가 각각 5×1018개 원자/㎤ 미만이 되도록, 그리고 산소의 농도가 1.5×1019개 원자/㎤ 미만이 되도록 제어가 이루어진다.
이는, 각각의 불순물의 농도가 상기 제한 수치 이상일 경우, 불순물이 결정화에 악영향을 미쳐서 결정화 후에 막의 질이 열화될 수 있기 때문이다.
본 실시예에서 사용된 저압 CVD 로(furnace)에 주기적으로 건조세정을 수행하여 막 형성용 챔버를 세정시킨다. 건조 세정은 100 내지 300 sccm의 ClF3(플루오르화 염소)가스를 200 내지 400℃로 가열된 상기 로 내로 불어 넣고, 열분해에 의해 형성된 염소로 막 형성용 챔버의 세정을 수행하는 방식으로 이루어진다.
상기 로의 온도가 300℃이고 ClF3(플루오르화 염소)의 유속이 300 sccm일 때, 2㎛ 두께의 부착물(주로 규소로 이루어짐)이 4시간 동안에 완전히 제거된다.
비결정성 규소막(802)내의 수소 농도도 또한 매우 중요한 변수이며, 수소 함량이 낮아질수록 결정성이 우수한 막이 얻어진다. 그러므로, 저압 CVD 방법으로 비결정성 규소막을 형성시키는 것이 바람직하다. 막 형성 조건이 최적일 경우에는 플라즈마 CVD 방법을 사용할 수도 있다.
그 다음에, 비결정성 규소막(802)을 결정화시키게 된다. 일본 특허공개 평7-130652호에 개시된 기술을 결정화용 수단으로 사용한다. 상기 공보에 개시된 실시예 1 또는 2의 모든 수단을 사용할 수 있으나, 본 발명에서는 실시예 2에 개시된 기술내용(일본 특허공개 평7-78239호에 개시된 기술)을 사용하는 것이 바람직하다.
일본 특허공개 평-8-78329호에 개시된 기술에 따르면, 촉매 원소의 부가 영역을 선택하는 마스크 절연막(803)이 최초로 형성된다. 마스크 절연막(803)은 촉매 원소를 부가하기 위한 복수개의 개구부를 구비하고 있다. 개구부들의 위치는 결정 영역의 위치를 정할 수 있다.
비결정성 규소막의 결정화를 촉진할 수 있는 촉매 원소로서는, 스핀 코팅법에 의해 니켈이 함유된 용액을 도포시킴으로써 니켈 함유층(804)을 형성할 수 있다. 촉매 원소로서, 니켈보다는 코발트, 철, 팔라듐, 백금, 구리, 금 등을 사용할 수 있다(도 8A).
전술한 촉매 원소의 첨가 단계로서, 이온 이식법 또는 레지스트 마스크를 사용한 플라즈마 도핑법을 사용할 수도 있다. 이 경우에는, 상기 첨가 영역이 차지하는 면적을 감소시키고 측면 성장 영역의 성장 거리를 제어하는 것이 용이해지기 때문에, 정밀한 회로가 형성되었을 때 본 발명의 방법이 더욱 효과적인 기술이 될 수 있는 것이다.
그 다음으로, 촉매 원소의 첨가 단계가 종료되었을 때, 약 450℃ 및 1시간의 조건에서 수소를 추출한 다음, 비활성 기체 분위기, 수소 분위기 또는 산소 분위기에서 500 내지 700℃(전형적으로 550 내지 650℃)의 온도로 4 내지 24시간동안 열처리를 수행하여 비정질 규소막(802)을 결정화시킨다.
이 시기에, 비정질 규소막(802)의 결정화는 맨 먼저 니켈이 첨가된 영역(805)에서 형성된 핵으로부터 진행되어, 기판(801)의 표면에 평행하게 성장되는 결정 영역(806)이 형성된다. 측면 성장 영역은 각각의 결정체가 비교적 균일한 상태로 집합되어 있기 때문에(도 8B) 전체의 결정성이 우수한 장점을 가지게 된다.
또한, 전술한 일본 특허공개 평7-130652호의 실시예 1에 개시된 기술을 사용하는 경우에도, 측면 성장영역이라고 호칭되는 영역은 현미경적 구조로 형성될 수 있다. 그러나. 핵 형성은 표면에서 불규칙하게 일어나기 때문에 결정 입자의 경계를 제저하기가 어렵다.
결정화를 위한 열처리가 종료된 후, 마스크 절연막(803)을 제거하고 패터닝을 수행하여, 측면 성장 영역(806)으로만 조성된 섬 모양의 반도체층(활성층;806)이 형성되도록 한다.
그 다음으로는, 규소를 함유한 절연막으로 조성된 게이트 절연막(808)이 형성된다. 후속 열산화 단계에서 증가가 이루어질 것을 감안하여, 상기 게이트 절연막(808)의 두께를 20 내지 250㎚로 조정하면 충분하다. 예컨대 플라즈마 CVD, 스퍼터링 방법 등과 같은 증기상 방법을 막 형성에 사용하는 것이 바람직하다.
그 다음에는, 도 8C에 도시된 바와 같이, 촉매 원소(니켈)를 제거 또는 감소시키기 위한 열처리(촉매 원소의 제거(gettering)단계)를 수행하게 된다. 이 열처리에 있어서는, 할로겐 원소를 공정기체에 함유시켜서 할로겐 원소에 의해 금속 원소를 제거하는 효과가 이용된다.
할로겐 원소에 의한 게터링(gettering) 효과를 충분히 얻기 위해서는, 700℃ 이상의 온도로 열처리를 수행하는 것이 바람직하다. 온도가 700℃를 넘지 않으면, 공정기체내에서 할로겐 화합물의 분해가 이루어지지 않아서 게터링 효과가 발휘되지 않을 우려가 있다.
그러므로, 상기 실시예에 있어서는, 열처리를 700℃ 이상, 바람직하게는 800 내지 1000℃(전형적으로는 950℃)의 온도에서, 0.1 내지 6시간, 바람직하게는 0.5 내지 1시간동안 수행하게 된다.
본 실시예에 있어서, 0.5 내지 10 부피%(본 실시예에서는 3 부피%)의 염화수소가 함유된 산소 분위기에서 950℃의 온도로 30분간 열처리를 수행한 예를 제시한다. 만일 HCl의 농도가 전술한 농도보다 높으면 활성층(807)의 표면상에 막두께에 비견할만한 거칠기가 형성된다. 그러므로, 이는 바람직하지 않다.
본 실시예에서는 할로겐 원소를 함유하는 화합물로서 염화수소 가스를 사용한 실시예를 제시하였으나, HCl 가스 대신에 예컨대 전형적으로 HF, NF3, HBr, Cl2, ClF3, BCl3, F2및 Br2와 같은 할로겐 원소를 함유한 화합물들로부터 선택된 1종 이상의 기체를 사용할 수 있다.
이 단계에서, 활성층(807)내의 니겔을 염소의 작용에 의해 게터링시켜서 휘발성 염화니켈로 변환시킨 다음 공기중으로 방출시키는 방식으로 니켈이 제거될 수 있음에 유의해야 할 것이다. 이 단계에 의해서, 활성층(807)내의 니켈 농도는 5×1017개 원자/㎤ 이하로 저하된다.
또한, 5×1017개 원자/㎤의 수치는 SIMS의 검출 하한선이다. 본 발명자들이 실험적으로 도출해낸 TFT의 분석 결과, 농도가 1×1018개 원자/㎤를 초과하지 못할 경우(바람직하게는 5×1017개 원자/㎤ 이하), TFT에 대한 니켈의 영향은 관찰되지 않았다.
상기 열처리에 의해, 열 산화반응은 활성층(807)과 게이트 절연막(808) 사이의 계면에서 진행됨으로써, 게이트 절연막(808)의 두께는 열산화막의 두께만큼 증가한다. 이러한 방법으로 열산화막이 형성되었을 때, 계면 수준이 매우 작은 반도체/절연막 계면을 얻을 수 있게 된다. 또한, 활성층의 단부에서 열산화막의 열악한 형성(끝부분이 얇아지는 현상)을 방지하는 효과도 얻을 수 있게 된다.
또한, 전술한 할로겐 대기에서 열처리를 행한 후에, 약 950℃의 질소 대기에서 1시간동안 열처리를 수행하여 게이트 절연막(808)의 질을 개선시킬 수도 있다.
또한, SIMS 분석방법에 의해서, 게터링 공정에 사용되었던 1×1015개 원자/㎤ 내지 1×1020개 원자/㎤ 농도의 할로겐 원소가 활성층(807)에 남아있는 것으로 확인되었다. 또한, SIMS 분석법에 의해서, 이 시기에 높은 농도의 전술한 할로겐 원소들이 활성층(807) 및 열처리에 의해 형성된 열 산화막 사이에 분포되는 것으로 확인되었다.
다른 원소들의 SIMS 분석 결과, 탄소, 질소 및 황의 농도는 5×1018개 원자/㎤ 미만이고, 산소의 농도는 1.5×1019개 원자/㎤ 미만인 것으로 밝혀졌다.
그 다음으로, 2 중량%의 스칸듐을 함유한 알루미늄 막을 사용하였다. 또한, 탄탈륨 막, 전도성이 있는 규소막 등을 알루미늄막 대신 사용할 수 있다(도 8D).
여기에서, 본 출원인의 일본 특허공개 평7-135318호에 개시된 기술이 사용된다. 상기 특허 명세서에는 양극 산화에 의해 형성된 산화물막을 사용하여 자체-정렬 방식으로 소오스(source)/드레인(drain) 영역 및 저농도 불순물 영역을 형성시키는 방법이 개시되어 있다.
우선, 알루미늄막의 패터닝에 사용된 레지스트 마스크(도시되지 않음)를 유지시키면서 3% 옥살산 용액내에서 양극 산화처리방법을 수행하여, 다공성 양극 산화막(810)을 형성시킨다.
상기 다공성 양극 산화막(810)의 두께는 시간의 경과에 따라 증가한다. 레지스트 마스크는 상부면에 남아있기 때문에, 다공성 막은 게이트 전극의 오리지날(809)의 측면상에만 형성된다. 상기 일본 공개특허에 개시된 기술에 있어서, 막 두께는 저농도 불순물 영역(LDD라고도 한다)의 길이가 된다. 본 실시예에서, 양극 산화방법은 막 두께가 700㎚로 되는 조건에서 수행하게 된다.
그 다음으로, 도면에 도시되지 않은 레지스트 마스크를 제거한 후, 3%의 타르타르산과 혼합된 에틸렌 글리콜 전해액내에서 양극 산화처리를 수행한다. 이 처리방법으로는 조밀하지 않은 비다공성 양극 산화막(811)이 형성된다. 전해액은 또한 다공성 양극 산화막내로 침투되기 때문에, 그 안쪽에 조밀하지 않은 막이 형성된다. 비다공성 양극 산화막(811)의 두께는 적용된 전압에 따라 결정된다. 본 실시예에 있어서는, 양극 산화처리를 수행하여, 적용된 전압이 80V가 되도록 함으로써 막두께를 100㎚로 형성시킨다.
상기 2개 양극성 산화처리후에도 여전히 남아있는 알루미늄막(812)은 실질적으로 게이트 전극으로서 기능을 한다.
상기 방법으로 도 8E에 도시된 상태를 달성한 후, 게이트 전극(812) 및 다공성 양극 산화막(810)을 마스크로 사용하여 게이트 절연막(808)을 에칭한다. 그 다음으로는, 다공성 양극 산화막(810)을 제거한다. 이렇게 해서 형성된 게이트 절연막(813)의 단부는 다공성 양극 산화막(810)의 두께 부분에 의해서 노출된다(도 9A).
그 다음으로는, 1개의 전도성을 가진 불순물 원소의 첨가 단계를 수행한다. 불순물 원소로서는 인이나 비소를 N형으로 사용할 수 있고, 붕소를 P형으로 사용할 수 있다.
상기 실시예에 있어서, 제 1 불순물의 첨가를 높은 가속 전압으로 수행하여 n- 영역(814,815)을 형성할 수 있다. 이 시기에는, 가속 전압이 약 80KeV 정도로 높기 때문에, 불순물 원소를 활성층의 표면뿐만 아니라 노출된 게이트 절연막의 단부 아래 부분에도 부가하게 된다. n- 영역(814,815)의 불순물 농도가 1×1018개 원자/㎤ 내지 1×1019개 원자/㎤로 되도록 조정한다()도 9B).
또한, 낮은 가속전압으로 제 2 불순물을 첨가하여 n+ 영역(816,817)을 형성하였다. 이 시기에 가속 전압은 10KeV 정도로 낮기 때문에, 게이트 절연막이 마스크로서의 기능을 한다. n+ 영역(816,817)의 시이트 저항이 500Ω 이하(바람직하게는 300Ω 이하)가 되도록 조정을 한다(도 9C).
상기 단계에서 형성된 불순물 영역에서는, N+ 영역이 소오스 영역(816) 및 드레인 영역(817)으로 되고, n- 영역은 불순물 농도가 낮은 영역(818)이 된다. 불순물 원소는 게이트 전극 바로 아래의 영역에는 부가되지 않음으로써 상기 영역은 본질적인 채널 형성 영역(819)이 된다.
저농도 불순물 영역(818)은 채널 형성 영역(819)과 드레인 영역(817) 사이에 적용된 높은 전기장을 이완시키는 효과를 나타내고, LDD(Lightly Doped Drain) 영역이라고 호칭된다.
전술한 방법으로 활성층이 완성되면, 로에서의 어닐링, 레이저 어닐링, 램프 어닐링 또는 이것들의 조합에 의해 불순물 원소의 활성화가 이루어진다. 이와 동시에, 추가 단계에서 일어나는 활성층의 손상을 복구할 수도 있다.
그 다음으로, 500㎚ 두께의 층간 절연막(820)이 형성된다. 산화규소막, 질화규소 산화물막, 유기수지막 또는 이것들의 적층막을 층간 절연막(820)으로 사용할 수 있다.
폴리이미드, 아크릴, 폴리아미드, 폴리이미드 아미드 등을 유기 수지막으로서 사용할 수 있다. 유기 수지막을 사용하는 장점은 다음과 같다:
(1) 막형성 방법이 간단하다;
(2) 막 두께를 쉽게 두껍게 형성시킬 수 있다;
(3) 상대 절연상수가 낮아서 와류(parasitic) 캐피턴스의 저하가 가능하다;
(4) 평활도가 우수하다.
그 다음으로, 접촉 홀이 형성된 후에는 소오스 전극(821) 및 드레인 전극(822)이 형성된다. 최종적으로, 기판 전체를 수소 분위기하에서 350℃로 1 내지 2시간동안 가열하여 장치 전체를 수소화시킴으로써 막(특히 활성층내)내의 비결합수(dangling bond)(쌍을 이루지 않은 결합)를 종결시킨다.
상기 단계에 의해서, 도 9D에 도시된 구조를 가지는 TFT가 제조될 수 있다. 이렇게 얻어진 TFT의 특징을 이하에서 설명하기로 한다.
상기 제조단계에 따라 형성된 활성층은 여러개의 막대형 또는 납작한 막대형 결정체들이 미시적 관점에서 서로 규칙적으로 특정 방향으로 평행하게 배열되어 있는 결정 구조를 가진다. 이는 TEM(Transmission Electron Microscopy)을 사용한 관찰에서 쉽게 확인할 수 있다.
도 1은 막대형 또는 납작한 막대형 결정체들의 입자 경계면을 800만배 확대도시한 것이다. 본원에 있어서, 결정입자의 경계는 막대형 또는 납작한 막대형 결정체들이 서로 접촉되는 경계면에서 형성된 입자 경계면으로서 한정된다. 그러므로, 결정 입자의 경계면은 측면 성장영역들이 서로 충돌하여 형성되었으므로 미시적 입자 경계면과는 다른 것으로 간주된다.
전술한 HR-TEM(고해상도 전달전자 현미경)은 샘플에 전자 빔을 수직으로 쪼이고 전달된 전자나 탄성 산란 전자들의 간섭현상을 이용하여 원자나 분자의 배열을 인식하는 방법이다.
HR-TEM에 있어서는, 결정 격자의 배열상태를 격자 스트립(lattice strip)으로서 관찰할 수 있다. 그러므로, 결정 입자의 경계가 관찰되었을 때, 결정 입자의 경계에서 원자들간의 결합상태를 추정할 수 있다. 격자 스트립은 흑백 격자무늬로 나타나게 되지만, 상기 무늬는 콘트라스트(contrast)의 차이에 기인하는 것이지 원자의 위치를 나타내는 것은 아니다.
도 1A는 본 발명에 따라 얻어지는 결정성 규소막을 나타내는 것으로서, 2개의 상이한 결정체 입자들이 결정체 입자 경계면을 서로 접하도록 되어 있는 것을 좌측 상부로부터 우측 우측 하부로까지 사진으로 나타낸 것이다. 이때에, 2개 결정체 입자들의 결정축은 서로 약간씩 이동되기는 하지만, 결정 입자들이 실질적으로는 ｛110｝ 배향을 가지게 된다.
후술하는 바와 같이, 복수개 결정입자들의 심사 결과, 이는 거의 모든 결정입자가 전자빔 회절현상을 나타냄으로써 거의 모든 결정 입자들이 실질적으로 ｛110｝ 배향을 가지는 것으로 확인되었다.
관찰된 많은 결정립들의 일부는 (011) 면 또는 (101) 면을 갖을 수 있으나, 이들 등가 면들은 {110}면으로 서로 표시된다. 그 이유를 도 2A 내지 2C를 참조로 간략히 설명한다.
도 2A는 {110}(결정축은110)의 결정면을 갖는 결정립을 개략적으로 나타낸 예를 나타낸다. 111축 및 100축 또는 그와 같은 것은 {110}의 결정면을 포함한다.
도 2A에 나타낸 표기 시스템은 집합적 지수 표기의 예를 나타낸 것이다. 이들은 엄밀한 지수 표기로 표시되는 경우, 이를 도 2B 및 2C에 나타냈다. 예를 들어, 결정축[110] 및 결정축[01-1]은 서로 동등하고, 110으로 통합된다.
부수적으로, [01-1] 표기가 서식의 편의를 위해 사용되지만, -1의 (-)는 반전을 표시하는 논리 부호로 대체로 사용된다.
상기 설명된 것처럼, 논의가 엄밀한 결정 방위(결정축)를 사용하여 이루어진 경우 다양한 관점의 가능성이 있기 때문에, 간략화를 위해, 이하 모든 설명은 집합적 지수 표기에 기초한다. 물론, 유사한 물리적 성질은 등가 결정면에서 얻어진다.
도 1A에 나타낸 것처럼, {111}면과 {100} 면에 해당하는 격자 스트라이프가 관찰된다. 여기서, 결정립이 격자 스트라이프를 따라 절단되는 경우 격자 스트라이프는 {111}면에 해당되는 격자 스트라이프를 나타내고, {111}면은 단면을 나타낸다. 격자 스트라이프 사이의 거리로부터 격자 스트라이프에 해당하는 면이 무엇인지 간단히 추정할 수 있다.
세로로 길고, 십자형이고, 사선인 다수의 격자 스트라이프를 도 1A에 상부 결정립에 나타낼 수 있지만, 단지 1개 격자 스트라이프만을 하부 결정립에서 볼 수 있다. 이는 TEM의 관찰시에 전자 빔의 방사 방향의 영향에 의해 생긴 것으로 추정된다. 즉, 상부 결정립에서, 전자 빔은 결정 면상에 수직적으로 부딪치기 때문에, 면에서 다수의 격자 스트라이프를 볼 수 있다. 한편으로, 하부 결정립이 참고로 상부 결정에 대해 약간 기울기 때문에, 전자 빔은 그위에 수직적으로 부딪치지 않고, 특정 격자 스트라이프만이 보인다.
격자 스트라이프는 {111}면에 해당한다는 것을 주목해야 한다. 도 1A에서 알 수 있듯이, 상부 결정립의 {111}면에 해당하는 격자 스트라이프(비록 이들중 도면에서는 2개의 스트라이프만을 볼 수 있다) 하부 결정립의 {111}면에 해당하는 격자 스트라이프와 평행하다.
결정 입계의 존재에 상관없이, 2개의 다른 결정립들의 격자 스트라이프는 결정 입계를 교차하도록 서로 연결된다. 즉, 결정 입계를 교차하게 관찰되는 거의 모든 격자 스트라이프는 이들이 다른 결정립의 격자 스트라이프이지만 서로 직선으로 연속한다는 것을 추정할 수 있다. 즉, 어느 결정 입계에서는 동일하다.
이러한 결정 구조는 본 발명의 결정성 규소막의 주목할만한 특징이 되고, 이는 본 발명자들이 추구하는 결정 입계를 실현시킬 수 있는 결정 구조이다.
이러한 결정 구조는(정확하게 결정 입계의 구조) 2개의 다른 결정계가 결정 입계에서 매우 뛰어난 차수로 서로 접하게 되는 것을 나타낸다. 즉, 결정 입계에서, 결정 격자는 결정 결함 또는 그와 같은것으로부터 발생되는 트랩 레벨을 거의 만들지 않는 구조를 형성하도록 서로 연속한다. 다른말로, 결정 격자는 결정 입계에서 연속한다고 할 수 있다.
참고로, 종래 고온 다중 규소막의 HR-TEM 사진을 도 1B에 나타냈다. 도 1B의 경우에, 나중에 설명되겠지만, 결정면에 규칙성이 없고, 막은 {110}면이 주가되는 배향을 갖지 않는다. 그러나, 도 1A와 필적하도록, {111}면에 해당하는 격자 스트라이프를 나타내는 결정립이 관찰된다.
도 1B의 격자 스트라이프에서는, 상부 결정립과 하부 결정립 양쪽에서 단지 1개의 격자 스트라이프만을 볼 수 있다. 이유는 이전에 설명했다. 전에 언급한 것과 유사한 방법으로 격자 스트라이프들 사이의 거리를 측정한 결과, 도 1B에 나타낸 것처럼, 격자 스트라이프를 {111}면에 해당하는 상부 및 하부 결정립에서 볼 수 있을 것을 추정된다.
그러나, 도 1B에 나타낸 것처럼, 상호 격자 스트라이프는 서로 평행하지 않고, 도 1A에 나타낸 것과 분명히 다른 결정 구조임을 알 수 있다.
또한, 도면에서 화살표로 나타낸 것처럼, 격자 스트라이프가 연속하지 않는 많은 부분들이 결정 입계에서 확인된다. 비결합(소위 결정 결함)들이 상기 부분에 존재하고, 트랩 레벨로서, 캐리어의 이동을 방해할 가능성이 있다.
상기 언급된 것처럼, 본 발명의 결정성 규소막에서, 격자는 결정 입계에서도 연속하며, 상기 결정 결함을 거의 확인할 수 없다. 또한 이점에서, 본 발명의 결정성 규소막이 종래의 고온 다중규소막과 다르다는 것이 확실시된다.
도 3A 내지 3C는 전자 빔 회절에 의해 본 발명의 결정성 규소막의 측정 결과를 나타낸다. 도 3A는 본 발명의 결정성 규소막의 전형적인 전자 빔 회절 패턴을 나타내고, 도 3B는 참조로 종래의 고온 다중규소막의 전형적 전자 빔 회절 패턴을 나타낸다.
도 3A 및 3B에서는, 전자 빔의 방사 반점의 직경이 1.35㎛로 측정이 행해졌기 때문에, 격자 무늬 레벨에 비교되는 충분한 대형 영역의 정보를 수집할 수 있다는 것을 고려할 수 있다.
도 3C는 단결정 규소의 {110} 평면에 수직적으로 조사되는 경우의 전자 빔 회절 패턴을 나타낸다. 일반적으로, 관찰 결과로 상기 전자 빔 회절 패턴과 비교할 때, 간섭은 관찰 시료의 배향성으로 이루어진다.
도 3A의 경우에, 회절 반점이 110의 입사에 대응하는 도 3C에 나타낸 것과 선명하게 나타나기 때문에, 결정축이 110 축인 것을 추정할 수 있다 (결정면은 {110} 평면이다).
각각의 반점이 작은 동심 공간을 갖고 있지만, 이는 결정축 부근에 일정한 정도의 회전 각도의 분포에서 야기된 것으로 추정된다. 공간의 정도는 패턴의 견적으로부터 5°이내이다.
다수의 측정에서, 회절 반점은 부분적으로 보이지 않는다(도 3A에서 부분적으로 회절 반점은 보이지 않는다). 결정이 {110} 방향이지만, 결정축이 약간 이동되기 때문에, 회절 패턴은 보이지 않게 된다는 것이 확실하다.
{111} 평면이 거의 항상 결정면에 포함된다는 사실에 근거하여, 본 발명자는 111축 부근의 회전 각도의 이동이 상기 현상에서 야기된다고 추정한다.
반면에, 도 3B에 도시된 전자 빔 회절 패턴의 경우, 회절 반점은 일정한 규격을 나타내지 않고, 거의 임의대로 배향된다고 추정된다. 즉, {110} 평면과 다른 평면 배향을 갖는 결정들은 불규칙하게 혼합된다고 추정된다.
이들 결과로 볼 때, 본 발명의 결정성 규소막의 특징은 거의 모든 결정 립(grain)이 대체로 {110} 평면에 배향되고, 격자는 결정 입계에서 연속성을 갖는다는 것이다. 이들 특징은 종래의 다중 규소막에서는 볼 수 없다.
거의 모든 립(粒)(이 대체로 {110} 평면에 배향되는 원인은 본 발명자 등에 의한 일본 특허공개 평 7-321339호에 공개된 내용으로부터 추정된다.
비정질 규소막이 결정화될 때, 기판에 대체로 평행하게 성장된 로드형 또는 평탄한 로드형 결정(또한 바늘형 또는 기둥형 결정으로 간주된다)의 성장 방향이 111 축인 것으로 TEM 사진으로 추정된다. 이 상태를 도 20에 개략적으로 나타낸다.
비정질 규소막이 촉매 원소로서 Ni를 사용함으로써 결정화되는 경우에, 결정 성장은 NiSi2추출물을 경유하여 111 축의 방향을 따라 이루어진다. 이는 {111} 평면 사이에서의 일관성이 NiSi2및 Si의 결정면에서 구조적으로 좋기 때문에 야기되는 것으로 추정된다.
성장된 로드형 또는 평탄한 로드형 결정 안쪽은 대체로 단결정으로 볼 수 있기 때문에, 도 20에 c-규소(결정 규소)를 나타낸다.
이때, 다양한 면이 111 축의 방향으로 성장된 로드형 또는 평탄한 로드형 결정의 측면상(성장의 방향과 평행한 면)에 형성될 수 있지만, 최근 쉽게 볼 수 있는 평면은 {110} 평면이다. 그 이유는 {110} 평면이 측면상에 형성되는 일부 평면들 사이에서 최상의 원자 밀도를 갖기 때문인 것으로 추정된다.
이런 이유로부터, 본 발명에서 처럼 {111} 면의 선두로 성장한 결정 립이(111 축방향을 따라 성장한 결정 립), {110}면 표면상에 나타난다.
본 발명자들은 일본 특허공개 평 7-321339호에 공개된 방법에 따라 X-레이 회절을 실행했고, 본 발명의 결정성 규소막에 대한 배향 비율을 측정했다. 공개 공보에서, 배향 비율은 이하 식 1로 표시된된 계산 방법으로 정의 된다 :
{220} 배향 존재비 = 1 (일정),
{111} 배향 존재비 = (시료의 {111} 내지 {220}의 상대 강도)/(분말의 {111} 내지 {220}의 상대 강도),
{311} 배향 존재비 = (시료의 {311} 내지 {220}의 상대 강도)/(분말의 {311} 내지 {220}의 상대 강도),
{220} 배향비 = ({220} 배향 존재비)/({220} 배향 존재비 + {111} 배향 존재비 + {311} 배향 존재비).
측정에 있어서, 관찰은 {220}면으로써 이루어졌지만, {110}면에서도 일치한다. 상기 측정의 결과로서, {110} 면이 주 배향이 되고, 배향비는 0.7 이상(구체적으로 0.9 이상)임을 알 수 있다.
상기 언급된 것처럼, 본 발명의 결정성 규소막은 종래의 다중 규소막과 결정 구조(결정 구성)이 상당이 다르다. 또한 이 점에서, 본 발명의 결정성 규소막이 상당히 새로운 반도체막이라 말할 수 있다.
[ TFT의 전기적 특성의 조사 결과 ]
도 4에 나타낸 것처럼 상기 언급된 결정성 규소막의 활성층을 사용하여 제조된 TFT의 전기적 특성을 나타낸다. 도 4는 수평축에는 게이트 전압(Vg)을 그리고 수직축에는 드레인 전류(Id)의 대수를 취함으로써 이루어진 도면으로 N 채널 TFT의 Id-Vg 곡선(Id-Vg 특성)을 나타낸다. 전기적 특성의 측정은 상업적으로 이용가능한 장치를 사용함으로써 행해진다(Hewlett-Packard Co.사에서 만든 모델 No. 4145B).
도 4에서, 참조 부호 401은 상기 단계에서 얻어진 활성층을 사용하는 TFT의 전기적 특성을 나타내고, 402는 종래의 TFT의 전기적 특성을 나타낸다. 여기서, 종래의 TFT로서, TFT는 실시예 1에서 실시되지 않는 게이트 절연막의 형성후에 가열처리(게더링 공정)를 행한다.
양쪽 트랜지스터의 특성을 서로 비교해 볼 때, 먼저 동일한 게이트 전압에서 , 특성(401)에서 온-전류는 대략 2-4 행간이 크다는 것이 확인된다. 온-전류는 TFT가 온-상태(도 4에서는 게이트 전압이 0 내지 5 V의 범위에 있다)에 있는 경우 흐르는 드레인 전류를 나타낸다.
또한 특성(401)은 매우 뛰어난 문턱이하 특성을 나타낸다. 문턱이하 특성은 TFT의 스위칭 동작의 급준성(steepness)을 나타내는 변수이다. TFT가 온 또는 오프로 변환될 때 Id-Vg 곡선이 가파르게 상승되는 것처럼, 문턱이하 특성이 뛰어나다.
본 발명에서 얻어진 TFT의 전형적인 전기적 특성은 다음과 같다.
(1) TFT의 스위칭 수행력(온/오프 동작의 수행력)을 나타내는 변수로서 문턱이하 계수는 N-형 TFT 및 P-형의 두 경우에 대해 60 내지 100 mV/decade(구체적으로 60 내지 85 mV/decade)로 작다. 이 데이터 값은 단결정 규소를 사용하는 절연 게이트 전계 효과 트랜지스터(IGFET)의 경우와 거의 같다.
(2) TFT의 동작 속도를 나타내는 변수로서 전계 효과 이동도(μFE)는 N-형 TFT에 대해 200 내지 650 cm2/Vs(구체적으로 250 내지 300 cm2/Vs), 그리고 P-형 TFT에 대해 100 내지 300 cm2/Vs(구체적으로 150 내지 200 cm2/Vs)보다 크다.
(3) TFT의 구동 전압을 나타내는 문턱이하 전압(Vth)는 N-형 TFT에 대해 -0.5 내지 1.5 V 그리고 P-형 TFT 에 대해 -1.5 내지 0.5 V 보다 작다. 이는 TFT가 소비 전력을 작게 할 수 있도록 작은 전원 전압으로 구동될수있다는 것을 의미한다.
상기 설명된 것처럼, 본 발명에서 얻어진 TFT는 스위칭 특성 및 고속 동작 특성이 매우 뛰어나다.
(본 발명의 TFT로 구성된 회로의 특성)
다음, 본 발명의 TFT를 사용함으로써 본 발명자에 의헤 제조된 링 오실레이터의 주파수 특성을 설명한다. 링 오실레이터는 링처럼 연결된 CMOS 구조로 형성된 인버터 회로의 홀수 스테이지인 회로이고, 인버터 회로의 1 스테이지를 위한 지연 시간을 얻는데 사용된다. 실험에 사용된 링 오실레이터의 구조는 다음과 같다 :
스테이지 수 : 9 스테이지,
TFT의 게이트 절연막의 막두께 : 30nm 및 50nm, 그리고
TFT의 게이트 길이 : 0.6 ㎛.
도 5는 상기 언급된 링 오실레이터의 5V의 전원 전압에서 진동 주파수에 대한 스펙트럼 분석기에 의한 측정 결과를 나타낸다. 도 5에서, 수평축은 전원 소스 전압(VDD)을 나타내고 수직축은 진동 주파수(fOSC)를 나타낸다. 도 5에 나타낸 것처럼, 30nm 두께의 게이트 절연막을 갖는 TFT가 사용되는 경우에, 1GHz 이상의 진동 주파가 실현된다.
도 6은 1.04 GHz 진동 주파수가 얻어진 경우 스펙트럼 분석기로 출력 스펙트럼의 상태를 나타낸다. 수평축은 1 GHz 에서 1.1 GHz의 주파수를 나타내고, 수직축은 대수 계산자로의 전압(출력 진폭)을 나타낸다. 도 6에서 알 수 있듯이 출력 스펙트럼의 최고치는 약 1.04 GHz이다. 출력 스펙트럼의 후미는 장치의 해상도 대문이며, 실험 결과에는 영향을 미치지 않는다.
LSI 회로의 TEG중 하나로서 시프트 레지스터가 실제로 제조되고 동작 주파수가 확인된다. 결과적으로, 시프트 레지스터내 게이트 절연막의 두께는 30 nm, 게이트 길이는 0.6 ㎛, 전원 소스 전압은 5 V, 그리고 스테이지의 수는 50, 100 MHz의 동작 주파수의 출력 펄스가 얻어진다.
상기 설명된 것처럼 링 오실레이터 및 시프트 레지스터의 놀랄만한 테이타는 단결정 규소를 사용하는 IGFET와 동등하거나 보다 우세한 수행력을 갖는다는 것을 나타낸다.
이를 뒷받침 하는 증거로서, 이하 데이터를 제시한다. 도 7에 나타낸 데이터는 수평축은 전원 소스 전압(VDD)을 나타내고 수직축은 1 스테이지에 대한 인버터 회로의 F/O =1(팬-아웃 비율이 1) 지연 시간(τpd)를 나타내는 그래프로써 나타낸다(논리 LSI 기술의 혁신, Kenji Maequchi et al, p 108, Kabusiki Kaisha Science Forum 1995).
도면에 다양한 곡선들은(점선으로 나타낸) 단결정 규소를 사용하는 IGFET가 소위 비레축소 법을 나타내는 다양한 디자인 룰로 제조되는 경우 데이터를 나타낸다.
상기 언급된 링 오실레이터를 사용하여 얻어진 인버터의 지연 시간과 전원 소스 전압 사이의 관계식이 본 도면에 적용될 때, 도 7에 굵은선으로 나타낸 곡선이 얻어진다. 주목할 것은 0.6 ㎛의 채널 길이 및 30 nm의 게이트 절연막 두께(tox)를 갖는 TFT로 형성된 인버터는 0.5 ㎛의 채널길이 및 11 nm의 게이트 절연막 두께(tox)를 갖춘 IGFET로 형성된 인버터 보다 뛰어난 수행력을 갖는다는 것이다.
이는 본 발명의 TFT가 IGFET 보다 수행력이 우세하다는 것을 확실히 나타낸다. 예를 들어, 상기 설명된 TFT를 구성하는 게이트 절연막의 막두께가 IGFET보다 3배 이상으로 만들어지더라도, IGFET에 해당하거나 또는 보다 우세한 수행력을 갖춘 장치를 얻을 수 있다. 즉, 본 발명의 TFT는 본 발명의 TFT에 상응하는 특징 및 동작 수행력을 갖춘 IGFET보다 우세한 내압성을 갖는다고 말할 수 있다.
동시에, 본 발명의 TFT가 비례축소 법에 따라 제조되는 경우, 보다 뛰어난 수행력을 실현시킬 수 있다. 예를 들어, 링 오실레이터가 비례축소 법에에 따라 0.2 ㎛ 룰로 제조되는 경우, 9 GHz의 동작 주파수를 실현시킬 수 있을 것으로 기대된다(동작 주파수 f는 채널 길이 L의 제곱에 반비례하기 때문이다).
상기 설명된 것처럼, 본 발명의 TFT는 매우 뛰어난 특성을 갖고, 상기 TFT를 사용함으로써 형성된 반도체 회로는 10GHz 이상의 빠른 동작 속도를 실현시킬 수 있는 상당히 새로운 TFT라고 추정된다.
실시예 2
실시예 1에서 반도체막으로서 규소막이 사용되었으나, SiXGe1-X로( 0 X 1, 0.9≤ X ≤ 0.99) 바람직하게는 표시되는 1 내지 10%의 게르마늄을 함유한 규소막을 사용하는 것도 효과적이다.
상기 혼합물 반도체막이 사용되는 경우에, 문턱이하 전압은 N-형 TFT 및 P-형 TFT가 제조되는 경우 작게할 수 있다. 또한, 전계 효과 이동도(이동도로 간주되는)는 크게 할 수 있다.
실시예 3
실시예 1에서의 활성층에 불순물을 고의적으로 첨가하지 않았기 때문에, 채널 형성 영역은 진성 또는 대체로 진성이 된다. 부수적으로, 대체로 진성이란 용어는 이하의 조건중 하나를 만족한다는 것을 의미한다 : (1) 규소막의 활성화 에너지는 약 1/2(페르미 레벨이 금지대의 거의 중심에 위치한다), (2) 불순물 농도는 스핀 밀도보다 낮다, (3) 불순물을 고의적으로 첨가하지 않는다.
그러나, 또한 본 발명의 TFT에 공지된 채널 도핑 기술을 사용하는 것이 가능하다. 채널 도핑 기술은 문턱이하 값을 제어하기 위해 불순물을 채널 형성 영역으로 첨가하는 기술이다.
본 발명에서 문턱이하 값이 원래 매우 작기 때문에, 첨가된 불순물의 농도가 매우 낮은 경우, 문턱이하 값을 캐리어의 이동도를 감소시키지 않고 제어할 수 있다. 따라서, 이는 매우 바람직하다.
실시예 4
본 실시에에서, 실시예 1에 나타낸 할로겐 원소에 의한 게더링 효과외에, 인 원소에 의한 게더링 효과를 얻기 위한 구조를 설명한다. 도 10은 설명을 위해 사용된다.
먼저, 실시예 1에 따라, 할로겐 원소에 의한 게더링 공정까지의 단계를 도 8C에 나타낸 상태를 얻기 위해 실시된다. 다음, 티타늄으로 구성된 또는 주로 티타늄으로 구성된 게이트 전극(11)이 형성된다.
다음, 게이트 전극(11)의 표면에 양극성 산화막(12)을 형성하기 위해 양극 산화를 적용한다. 양극 산화막(12)은 보호막으로서 기능한다(도 10A).
다음, 게이트 절연막(808)이 마스크로서 게이트 전극(11)을 사용함으로써 건식 에칭법으로 에칭된다. 이 단계에서, 인 또는 비소가 불순물 영역(13, 14)을 형성하기 위해 이온 주입법으로써 첨가된다(도 10B).
다음, 질화 규소막이 두껍게 형성된후, 건식 에칭법으로 에치-백이 측벽(15)을 형성하기 위해 실시된다. 측벽(15)을 형성한 후, 인 또는 비소 이온이 다시 소스 영역(16) 및 드레인 영역(17)을 형성하기 위해 첨가된다(도 10C).
측벽(15) 아래 부분은 제 2 인 원소가 첨가되지 않고 소스 영역 및 드레인 영역보다 낮은 농도로 인 원소를 함유한 한 쌍의 저농도 불순물 영역(18)이 된다. 게이트 전극(11) 아래 부분은 진성, 또는 대체로 진성인, 또는 불순물의 미소량이 문턱이하 값을 제어하기 위해 첨가된 채널 형성 영역(19)이 된다.
이 방법으로, 도 10C에 나타낸 상태가 얻어진 후에, 8 내지 24 시간동안(구체적으로 12 시간) 450 내지 650℃의 온도에서 가열 처리가 실시된다.
상기 가열 처리는 인 원소로서 촉매 원소(여기서, 니켈)를 게더링 하는 단계로, 동시에, 불순물이 활성화되고 이온 주입시에 활성층에서 야기되는 손상을 회복한다.
이 단계에서, 가열 처리를 실시함으로써, 채널 형성 영역(19)에 남아있는 니켈이 소스/드레인 영역(16, 17)으로 이동되고, 비활성화되는 장소에서 게더링된다. 즉, 채널 형성 영역(19)에 남아있는 니켈을 제거하는 것이 가능하다.
소스/드레인 영역(16, 17)이 전극으로서 기능하기 때문에 전도성이 있는 경우, 니켈이 존재가 전기적 특성상에 영향을 미치는 것을 걱정하지 않아도 된다. 따라서, 이들은 게더링 장소로서 기능을 할 수 있다.
따라서 도 10D에 나타낸 상태가 얻어진후, 층간 절연막(20), 소스 전극(21), 및 드레인 전극(22)이 실시예 1에서와 동일한 방법으로 형성되어, 도 10E에 나타낸 박막 트랜지스터를 완성한다.
본 실시예에서, 탄탈이 게이트 전극으로서 사용되지만, 전도성을 갖는 결정성 규소막이 사용될 수 있다. 게다가, 저농도 불순물 영역을 형성하는 방법은 본 실시예의 방법에 제한되지 않는다.
본 실시예의 가장 중요한 구조는 소스 영역 및 드레인 영역에서 원소를 제거함으로써 채널 형성 영역에 남아있는 촉매 원소를 게더링 하는 것이다. 발명에서, 주의할 것은 인 또는 비소에 의한 금속 원소의 게더링 효과이다.
본 실시예에서 N-형 TFT를 나타냈지만, P-형 TFCT의 경우에, 게더링 효과는 붕소 이온 만으로 얻어질수 없기 때문에, 소스/드레인 영역으로 인 원소 및 붕소 원소를 모두 첨가해야 한다.
실시예 5
본 실시예에서, 본 발명은 실시예 1과 다른 구조를 갖는 박막 트랜지스터에 적용하여 설명한다. 도 11은 설명을 위해 사용된다.
먼저, 게이트 전극(32)을 석영 기판(31) 상에 형성한다. 게이트 전극(32)이 차후 산화 가열 단계를 견딜 수 있도록 탄탈, 규소 및 그와 같은 높은 열 저항성을 갖춘 전극으로서 사용되는 것이 요구된다.
다음, 게이트 절연막(33)이 게이트 전극(32)을 덮도록 형성된다. 차후에 활성층이 되는 50 nm의 두께를 갖는 비정질 규소막이 그 위에 형성된다. 실시예 1과 동일한 방법으로, 개구부를 갖는 마스크 절연막(35)이 형성된 후, 니켈을 함유하는 층(36)이 형성된다 (도 11A).
도 11(A)에 나타낸 상태가 얻어진 후, 결정화를 위한 가열 처리가 측면 성장 영역을 형성하는 결정성 규소막(37)을 얻도록 실시된다 (도 11B).
다음, 마스크 절연막(35)이 제거되고 가열처리가 할로겐 원소를 포함하는 분위기에서 실시된다. 실시예 1과 동일한 조건이면 충분하다. 상기 단계에 의해, 니켈이 증기상으로 제거되는 결정성 규소막(37)으로부터 게더링 된다.(도 11C).
게더링 공정이 본 방법으로 완성된 후에, 측면 성장 영역만으로 구성된 활성층(38)이 패터닝에 의해 형성되고, 질화 규소막으로 이루어진 채널 스탑퍼(39)가 그위에 형성된다(도 11D).
도 11D에 나타낸 상태가 얻어진후, N-형을 갖는 결정성 규소막이 형성되고 소스 영역(40) 및 드레인 영역(41)을 형성하도록 패턴화된다. 또한, 소스 전극(42) 및 드레인 전극(43)이 형성된다.
마지막으로, 장치의 전체에 대해 수소 분위기에서 가열처리가 실시되어, 도 11E에 나타낸 것처럼 역 스태거형 TFT가 완성된다. 본 실시예에 나타낸 구조는 역 스태거형 TFT이지만, 발명은 본 실시예의 구성에 제한을 두지 않는다. 또한 다른 바톰 게이트형 TFT를 적용하는 것이 가능하다.
실시예 6
본 실시예에서는, 본 발명의 TFT를 화소 매트릭스 회로 및 주변 회로가 모놀리식 방법으로 형성되도록 절연 표면을 갖춘 기판상에 형성되는 예를 도 12 내지 도 14를 참조로 설명한다. 본 실시예에서, 기본 회로로서 구동 회로 및 논리 회로, CMOS 회로와 같은 주변 회로를 예로써 설명한다.
먼저, 75 nm 두께의 비정질 규소막(52)과 마스크 절연막(53)이 석영 기판(51) 상에 형성되고, 니켈 함유층(54)이 스핀 코잉법으로 형성된다. 이들 단계는 실시에 1에 도시된 것들과 유사하다 (도 12A).
다음, 1 시간 동안 대략 450℃의 온도의 조건하에서 수소가 추출된 후, 8 시간 동안 590℃에서 질소 분위기에서 결정성 영역(55 내지 58)을 얻기 위해 가열처리가 실시된다. 참조 부호 55 및 56은 니켈 첨가 영역을, 57 및 58은 측면 성장 영역을 나타낸다 (도 12B).
결정화를 위한 가열처리가 끝난 후, 마스크 절연막(53)이 제거되고 측면 성장 영역(57, 58)만으로 구성된 섬형상 반도체층(활성층)(59 내지 61)을 형성하도록 패터닝이 실시된다 (도 12C).
여기서, 참조 부호 59는 CMOS 회로를 구성하는 N-형 TFT의 활성층을 나타내고, 60은 CMOS 회로를 구성하는 P-형 TFT의 활성층을 나타내고, 61은 화소 매트릭스 회로를 구성하는 N-형 TFT(화소 TFT)의 활성층을 나타낸다.
활성층(59 내지 61)이 형성된 후, 규소를 함유하는 절연막으로 구성된 게이트 절연막(62)이 그위에 형성된다. 그후 촉매 원소의 게더링 공정이 실시된다. 실시예 1을 따른 상기 단계의 조건으로 구성되면 충분하다 (도 12D).
다음, 주로 알루미늄으로 구성된 도시되지 않은 금속막이 형성되고, 차후에 게이트 전극의 원형(63 내지 65)을 형성하도록 패터닝이 실시된다. 본 실시예에서, 2wt%의 스칸듐을 함유한 알루미늄이 사용된다 (도 13A).
다음, 실시예 1에서와 동일한 방법으로, 일본 특허공개 제 평 7-135318호에 공개된 기술에 의해, 다공성 양극 산화막(66 내지 68), 비다공성 양극 산화막(69 내지 71), 및 게이트 전극(72 내지 74)가 형성된다 (도 13B).
도 13B에 나타낸 상태가 본 방법으로 얻어진 후, 게이트 절연막(62)이 게이트 전극(72 내지 74) 및 마스크로서 다공성 양극 산화막(66 내지 68)을 사용함으로써 에칭된다. 그후 다공성 양극 산화막(66 내지 68)이 도 13C에 나타낸 상태를 얻기 위해 제거된다. 도 13C에서, 참조 부호 75 내지 77은 처리후의 게이트 절연막을 나타낸다.
다음, 실시예 1과 동일한 방법에 따라, N-형 부여를 위한 불순물 이온의 첨가 공정이 2 단계로 나뉘어져 첨가 단계가 이루어진다. 제 1 불순물 첨가 단계가 n-영역을 형성하도록 높은 가속 전압에서 실시되고 난후 제 2 불순물 첨가 단계가 n+영역을 형성하도록 낮은 가속 전압에서 실시된다.
상기 단계를 통해, 소스 영역(78), 드레인 영역(79), 저농도 불순물 영역(80), 및 CMOS 회로를 구성하는 N-형 TFT의 채널 형성 영역(81)이 형성된다. 또한 소스 영역(82), 드레인 영역(83), 저농도 불순물 영역(84), 및 화소 TFT를 구성하는 N-형 TFT의 채널 형성 영역(85)이 정의된다 (도 13D).
도 13D에 나타낸 상태에서, CMOS 회로를 구성하는 P-형 TFT의 활성층은 N-형 TFT의 활성층과 동일한 구조를 갖는다.
다음, 레지스트 마스크(86)가 N-형 TFT를 덮도록 제공되고, P-형 부여를 위한 불순물 이온의 첨가(붕소가 본 실시예에서 사용된다)가 실행된다.
본 공정은 앞서 불순물 첨가 공정과 동일한 방법으로 두 단계로 나뉘었지만, N-형을 P-형으로 반전하는 것이 요구되기 때문에, 앞서 말한 P 이온의 첨가 농도보다 몇배의 높은 농도를 갖는 B(붕소) 이온이 첨가된다.
이 방법으로, 소스 영역(87), 드레인 영역(88), 저농도 불순물 영역(89), 및 CMOS 회로를 구성하는 채널 형성 영역(90)이 형성된다 (도 14A).
활성층이 상기 설명된 방법으로 완성된 후, 불순물 이온의 활성화가 노(furance) 어닐링, 램프 어닐링, 및 그와 같은 방법의 조합에 의해 실시된다. 동시에, 첨가 단계에서 발생된 활성층의 결함이 회복된다.
다음 산화 규소막 및 질화 규소막의 적층막이 층간 절연막(91)으로서 형성된후, 콘택홀이 형성되고, 소스 전극(92 내지 94) 및 드레인 전극(95, 96)이 도 14B에 나타낸 상태를 얻도록 형성된다.
본 실시예에서, 화소 TFT의 드레인 전극(96)이 보조 커패시턴스의 하부 전극으로 사용되기 때문에, 전극이 그에 맞도록 형상화된다.
다음, 10 내지 50 nm 두께의 질화 규소막(97)이 형성되고, 보조 커패시턴스를 형성하기 위한 커패시턴스 전극(98)이 100 nm 두께로 그위에 형성된다. 본 실시예에서, 전극(98)과 드레인 전극(96) 사이의 보조 커패시턴스를 형성하기 위해 커패시턴스 전극(98)으로서 티타늄막이 사용된다.
앞서 말한 질화 규소막(97)은 높은 상태 유전체(dielectric) 상수를 갖기 때문에, 유전체로서 바람직하다. 알루미늄막, 크롬막 또는 그와 같은 것이 티타늄막 외에 커패시턴스 전극(98)으로 사용될 수 있다.
본 실시예에서는, 반사형 액정 표시 장치의 활성 매트릭스 기판(TFT 측면 기판)이 제조되기 때문에, 차후에 형성되는 화소 전극 아래 부분이 반대인 투과형(개구 배율에 주의하지 않아도 된다)으로 자유롭게 사용될 수 있다.
그러므로, 상기 설명된 것처럼 보조 커패시턴스를 형성하는 것이 가능하게 된다.
다음, 0.5 내지 3㎛ 두께인 유기성 수지막으로 구성된 제 2 층간 절연막(99)이 형성된다. 그후 전도성막이 층간 절연막(99) 상에 형성되고, 화소 전극(100)이 패터닝에 의해 형성된다. 본 실시예는 반사형에 관한 것이기 때문에, 주로 알루미늄으로 구성된 물질이 화소 전그을 구성하는 전도성막으로서 사용되고, 화소 전극(100)은 반사막의 기능을 하도록 구성된다.
다음, 기판 전체가 장치의 전체를 수소화하도록 1 내지 2 시간 동안 350℃의 온도에서 수소 분위기에서 가열되어, 막(특히 활성층)에서 댕글링 본드(비결합)가 보강된다. 상기 단계를 통해, 동일 기판상에 CMOS 회로 및 화소 매트릭스 회로를 형성하는 것이 가능하다.
실시예 7
본 실시예에서는 실시에 6과 다른 TFT 구조를 개조하여 설명한다. 먼조 도 15A는 저농도 불순물 영역이 형성된 경우 측벽이 사용되는 예를 나타낸다.
이 경우에, 도 13A에 나타낸 상태에서, 비다공성 양극 산화막이 형성되고, 게이트 절염막이 게이트 전극 및 마스크로서 양극 산화막을 사용함으로써 에칭된다. 이 단계에서, 불순물 첨가는 n- 영역 및 p- 영역을 형성하기 위해 실행된다.
다음, 측벽(1001 내지 1003)이 에치-백 방법으로 형성된 후, n+ 영역 및 p+ 영역을 형성하도록 불순물이 첨가된다. 이 단계에서, 저농도 불순물 영역(n- 영역 및 p- 영역)이 측벽(1001 내지 1003) 아래 형성된다.
도 15A에서, 금속 규소 화합물(1004 내지 1006)이 공지된 살리사이드(saliside) 기술로 형성된다. 티타늄, 탄탈, 텅스텐, 몰리브덴, 및 그와 같은 것이 규소 화합물화를 위한 금속으로 사용될 수 있다.
도 15B에 나타낸 구조는 게이트 전극(1007 내지 1009)이 한 전도성이 부여되도록 결정성 규소막을 형성한다는 특징이 있다. 일반적으로, N-형 전도성이 부여되었지만, N-형 TFT 및 P-형 TFT 사이에 전도성이 다른 이중 게이트 TFT를 만들 수 있다.
또한, 살리사이드 구조를 도 15B에 나타낸 구조에 적용할 수 있지만, 이 경우에, 금속 규소 화합물(1010 내지 1012)가 게이트 전극(1007 내지 1009)의 상부 표면상에 형성된다.
본 실시예에 나타낸 구조는 빠른 동작 속도를 갖춘 TFT에 사용되기 바람직하게 설계된다. 특히, 살리사이드 구조는 수 GHz의 동작 주파수를 실현하는데 매우 효과적인 기술이다.
실시예 8
본 실시예에서는, 실시예 6에서와 다른 구조를 갖는 보조 커패시턴스가 형성된 예를 설명한다.
먼저, 도 16A에서, 활성층의 약간 넓은 드레인 영역(1020)이 형성되고, 그의 일부가 보조 커패시턴스의 하부 전극으로 활용된다. 이 경우에, 게이트 절연막(1021)이 드레인 영역(1020) 상에 배치되고, 커패시턴스 전극(1022)이 그위에 형성된다. 이 커패시턴스 전극(1022)은 게이트 전극과 동일 재료로 구성된다.
이 때, 드레인 전극(1020)에, 보조 커패시턴스가 형성되는 부분은 불순물 첨가에 의해 미리 전도성을 갖을 수도 있고, 또는 커패시턴스 전극(1022)에 일정한 전압을 가함으로써 형성된 반전층이 사용될 수 있다.
도 16A는 반사형 액정 표시 장치의 예에 관한 것이기 때문에, 보조 커패시턴스는 화소 전극의 후방측을 최대한으로 활용함으로써 형성될 수 있다. 따라서, 매구 큰 커패시턴스가 확보될 수 있다. 물론, 발명은 투과형 액정 표시장치에도 적용될 수 있지만, 이 경우에는 보조 커패시턴스의 점유 면적이 크게 주의를 기울여야 하기 때문에 개구 비율이 낮다.
다음, 도 16B는 투과형 액정 표시 장치의 예를 나타낸다. 도 16B의 구조에서, 드레인 전극(1023)은 보조 커패시턴스의 하부 전극으로 구성되고, 질화 규소막(1024) 및 블랙 마스크(1025)가 그위에 형성되어, 보조 커패시턴스가 드레인 전극(1023)과 블랙 마스크(1025) 사이에 형성된다. 이처럼, 도 16B의 구조는 블랙 마스크(1025)가 보조 커패시턴스의 상부 전극으로써 기능하는 것이 특징이다.
참조 부호 1026은 화소 전극을 나타내고 투과형 때문에 투과성막(예를 들어, ITO막)이 사용된다.
도 16B에 나타낸 구조에서는, 보조 커패시턴스를 형성함으로써 개구비가 넓어져, TFT 상에 넓은 면적을 점유할 가능성이 있다. 또한, 유전율이 높고 25 nm 두께인 질화 규소막을 사용하는 것이 가능하기 때문에 작은 면적으로 큰 커패시턴스를 확보하는 것이 가능하다.
실시예 9
본 실시예에서는, 본 발명을 사용하여 형성된 액정 패널을 예로 설명한다. 도 17은 액티브 매트릭스형 액정 패널의 개략적 단면을 나타내고, 구동 회로 및 논리 회로가 형성되는 영역에서의 CMOS 회로, 및 화소 매트릭스 회로가 형성되는 영역에서의 화소 TFT를 나타낸다.
CMOS 회로 및 화소 매트릭스 회로의 구조(TFT 구조)는 실시예 6 내지 8에 설명되었기 때문에, 본 실시예에서는 필요 부분만을 설명한다.
먼저, 실시예 6에 나타낸 제조 단계에 따라, 도 14C에 나타낸 상태가 얻어진다. 부수적으로, 사용자는 구조 변화를 자유롭게 할수있고 예를 들어 화소 TFT를 다중게이트 구조로 형성할 수 있다.
그후 활성 매트릭스 기판을 준비함으로써, 배향막(1030)이 형성된다. 다음, 대향 기판이 마련된다. 대향 기판은 유리 기판으로(1031), 투명 전도성막(1032), 및 배향막(1033)으로 구성된다. 대향 기판 측면에 필요에 따라 블랙 마스크 또는 칼라 필터가 형성되지만, 여기서는 생략한다.
이 방법으로 준비된 활성 매트릭스 기판 및 대향 기판은 공지된 셀 어셈블링 단계를 통해 서로 결합된다. 그후 액정 재료(1034)가 양 기판 사이의 공간으로 채워져, 도 17에 나타낸 것과 같은 액정 패널이 완성된다.
액정 재료(1034)는 액정의 동작 모드(ECB 모드, 게스트-호스트 모드 등)에 따라 자유롭게 선택할 수 있다.
도 18은 도 14C에 나타낸 활성 매트릭스 기판의 외형을 나타낸다. 도 18에서, 참조 부호 1040은 석영 기판을 나타내고, 1041은 화소 매트릭스 회로를 나타내고, 1042는 소스 구동 회로를 나타내고, 1043은 게이트 구동 회로를 나타내고, 1044는 논리 회로를 나타낸다.
논리 회로(1044)는 넓은 의미에서는 TFT로 구성된 모든 논리 회로를 포함하지만, 화소 매트릭스 회로 및 구동 회로와 같은 종래의 회로와 구별하기 위해서, 논리 회로(1044)는 다른것들과 다른 신호 처리 회로(메모리, D/A 컨버터, 펄스 발생기 등)를 나타낸다.
외부 단자로서 FPC(유연성 프린트 회로) 단자는 형성된 액정 패널에 부착된다. 일반적으로, 소위 액정 모듈은 FPC가 부착된 상태에서의 액정 패널이다.
실시예 10
실시예 9에 나타낸 액정 표시 장치외에, 본 발명은 액티브 매트릭스형 EL(일렉트로루미네선스) 표시 장치 또는 EC(일렉트로크로믹) 표시 장치와 같은 다른 전기 광학 장치의 제조에 사용될 수 있다.
실시예 11
도 19A 내지 19F는 본 발명에 사용되는 전기 광학 장치를 사용하는 전기 장치들(응용 산품)의 예를 나타낸다. 본 발명을 사용하는 응용 산품으로서, 비디오 카메라, 스틸 카메라, 영사기, 헤드 장착 표시기, 자동차 운행 시스템, 퍼스널 컴퓨터, 휴대용 정보 단말기(모빌 컴퓨터, 휴대용 전화 등)로 열거할 수 있다.
도 19A는 본체(2001), 음성 출력부(2002), 음성 입력부(2003), 표시 장치(2004), 작동 스위치(2005), 및 안테나(2006)로 구성된 휴대용 전화기를 나타낸다. 본 발명은 표시장치(2004)에 적용할 수 있다.
도 19B는 본체(2101), 표시 장치(2102), 음성 입력부(2103), 작동 스위치(2104), 배터리(2105), 및 영상 수용부(2106)로 구성된 비디오 카메라를 나타낸다. 본 발명은 표시 장치(2102)에 적용할 수 있다.
도 19C는 본체(2201), 카메라부(2202), 영상 수용부(2203), 작동 스위치(2204), 및 표시 장치(2205)로 구성된 모빌 컴퓨터를 나타낸다. 본 발명은 표시장치(2205)에 적용할 수 있다.
도 19D는 본체(2301), 표시장치(2302), 및 밴드부(2303)으로 구성된 헤드 장착 표시기를 나타낸다. 본 발명은 표시장치(2302)에 적용할 수 있다.
도 19E는 본체(2401), 광원(2402), 표시 장치(2403), 편광 빔 스프리터(2404), 반사경(2405, 2406), 및 스크린(2407)로 구성된 리어형 영사기를 나타낸다. 본 발명은 표시장치(2403)에 적용할 수 있다.
도 19F는 본체(2501), 광원(2502), 표시장치(2503), 광학계(2504), 및 스크린으로 구성된 프론트형 영사기를 나타낸다. 본 발명은 표시장치(2503)에 적용할 수 있다.
상기 언급된 것처럼, 본 발명의 적용 분야는 매우 넓고, 본 발명은 다른 분야의 표시기에 적용할 수 있다. 또한, 본 발명의 TFT는 IC 및 LSI와 같은 반도체 회로를 구성할수있고, 그 사용 분야는 반도체 회로와 같은 제품이 요구되는 경우 문제가 되지 않는다.
상기 언급된 것처럼, 본 발명에 따르면, 단결정 반도체에 필적하는 결정성을 갖는 반도체 박막을 실현시키는 것이 가능하다. 상기 반도체 박막을 사용함으로써, 단결정상에 형성된 IGFET(MOSFET)과 상응하거나 보다 우세한 높은 수행력을 갖춘 TFT를 실현시키는 것이 가능하다.
상기 언급된 TFT를 사용함으로써 구성된 반도체 회로 및 전기광학 장치, 및 이들을 갖춘 전기 장치는, 성능, 기능성, 휴대성, 및 신뢰성이 매우 높다.

Claims (75)

  1. 규소를 주성분으로 하는 다수의 봉 형상 또는 편평봉 형상 결정의 집합체로 이루어진 반도체박막으로서,
    그 반도체박막이 대략 {110}배향의 면방위를 가지며, 또한, 규소에 추가하여 그 반도체박막내에 C(탄소), N(질소), O(산소) 및 S(황)을 제외한 원소들로 이루어진 군으로부터 선택된 적어도 한 종류 또는 다수 종류의 원소가 존재하는 것을 특징으로 하는 반도체박막.
  2. 제 1 항에 있어서, 규소에 추가하여 반도체박막내에 존재하는 원소가, Ni(니켈), Co(코발트). Fe(철), Pd(팔라듐), Pt(백금), Cu(구리) 및 Au(금)으로 이루어진 군으로부터 선택된 한 종류 또는 다수 종류의 원소이고, 그 원소의 농도가 5×1017원자/cm3이하(또는 0.001 원자% 이하)인 것을 특징으로 하는 반도체박막.
  3. 제 1 항에 있어서, 상기 다수의 봉 형상 또는 편평봉 형상 결정이, 대략 {111}면을 선두로 대략 111축 방향을 따라 결정성장한 것인 것을 특징으로 하는 반도체박막.
  4. 제 1 항에 있어서, 상기 다수의 봉 형상 또는 편평봉 형상 결정이, 서로 대략 평행하게 특정의 방향성을 가지고 나란히 배열되어 있는 것을 특징으로 하는 반도체박막.
  5. 제 1 항에 있어서, 임의의 결정입계를 가로지르도록 하여 관측되는 거의 모든 격자 스트라이프가, 그 결정입계를 형성하는 다른 결정립들 사이에서 직선적으로 연속하여 있는 것을 특징으로 하는 반도체박막.
  6. 제 1 항에 있어서, 임의의 결정입계에서는 거의 모든 결정격자가 연속성을 가지는 것을 특징으로 하는 반도체박막.
  7. 제 1 항에 있어서, {110}배향에 의한 특정의 규칙성이 전자빔 회절패턴에서 관측되는 것을 특징으로 하는 반도체박막.
  8. 규소를 주성분으로 하는 다수의 봉 형상 또는 편평봉 형상 결정의 집합체로 이루어진 반도체박막으로서,
    그 반도체박막이 대략 {110}배향의 면방위를 가지며, 또한, 그 반도체박막내에 존재하는 C(탄소), N(질소), O(산소) 및 S(황)의 농도가 SIMS에 의한 검출하한 이하인 것을 특징으로 하는 반도체박막.
  9. 제 8 항에 있어서, 상기 다수의 봉 형상 또는 편평봉 형상 결정이, 대략 {111}면을 선두로 대략 111축 방향을 따라 결정성장한 것인 것을 특징으로 하는 반도체박막.
  10. 제 8 항에 있어서, 상기 다수의 봉 형상 또는 편평봉 형상 결정이, 서로 대략 평행하게 특정의 방향성을 가지고 나란히 배열되어 있는 것을 특징으로 하는 반도체박막.
  11. 제 8 항에 있어서, 임의의 결정입계를 가로지르도록 하여 관측되는 거의 모든 격자 스트라이프가, 그 결정입계를 형성하는 다른 결정립들 사이에서 직선적으로 연속하여 있는 것을 특징으로 하는 반도체박막.
  12. 제 8 항에 있어서, 임의의 결정입계에서는 거의 모든 결정격자가 연속성을 가지는 것을 특징으로 하는 반도체박막.
  13. 제 8 항에 있어서, {110}배향에 의한 특정의 규칙성이 전자빔 회절패턴에서 관측되는 것을 특징으로 하는 반도체박막.
  14. 규소를 주성분으로 하는 다수의 봉 형상 또는 편평봉 형상 결정의 집합체로 이루어진 반도체박막으로서,
    그 반도체박막이 대략 {110}배향의 면방위를 가지며, 또한, 그 반도체박막내에 존재하는 C(탄소), N(질소) 및 S(황)의 농도가 5×1018원자/cm3미만(또는 0.01 원자% 미만)이고, 그 반도체박막내에 존재하는 O(산소)의 농도는 1.5×1019원자/cm3미만(또는 0.03 원자% 미만)인 것을 특징으로 하는 반도체박막.
  15. 제 14 항에 있어서, 상기 다수의 봉 형상 또는 편평봉 형상 결정이, 대략 {111}면을 선두로 대략 111축 방향을 따라 결정성장한 것인 것을 특징으로 하는 반도체박막.
  16. 제 14 항에 있어서, 상기 다수의 봉 형상 또는 편평봉 형상 결정이, 서로 대략 평행하게 특정의 방향성을 가지고 나란히 배열되어 있는 것을 특징으로 하는 반도체박막.
  17. 제 14 항에 있어서, 임의의 결정입계를 가로지르도록 하여 관측되는 거의 모든 격자 스트라이프가, 그 결정입계를 형성하는 다른 결정립들 사이에서 직선적으로 연속하여 있는 것을 특징으로 하는 반도체박막.
  18. 제 14 항에 있어서, 임의의 결정입계에서는 거의 모든 결정격자가 연속성을 가지는 것을 특징으로 하는 반도체박막.
  19. 제 14 항에 있어서, {110}배향에 의한 특정의 규칙성이 전자빔 회절패턴에서 관측되는 것을 특징으로 하는 반도체박막.
  20. 규소를 주성분으로 하는 다수의 봉 형상 또는 편평봉 형상 결정의 집합체로 이루어진 반도체박막으로서,
    {110}배향의 비율이 0.9 이상이고, 또한, 규소에 추가하여 반도체박막내에 C(탄소), N(질소), O(산소) 및 S(황)을 제외한 원소들로 이루어진 군으로부터 선택된 적어도 한 종류 또는 다수 종류의 원소가 존재하는 것을 특징으로 하는 반도체박막.
  21. 제 20 항에 있어서, 규소에 추가하여 반도체박막내에 존재하는 원소가, Ni(니켈), Co(코발트). Fe(철), Pd(팔라듐), Pt(백금), Cu(구리) 및 Au(금)으로 이루어진 군으로부터 선택된 한 종류 또는 다수 종류의 원소이고, 그 원소의 농도가 5×1017원자/cm3이하(또는 0.001 원자% 이하)인 것을 특징으로 하는 반도체박막.
  22. 제 20 항에 있어서, 상기 다수의 봉 형상 또는 편평봉 형상 결정이, 서로 대략 평행하게 특정의 방향성을 가지고 나란히 배열되어 있는 것을 특징으로 하는 반도체박막.
  23. 제 20 항에 있어서, 임의의 결정입계를 가로지르도록 하여 관측되는 거의 모든 격자 스트라이프가, 그 결정입계를 형성하는 다른 결정립들 사이에서 직선적으로 연속하여 있는 것을 특징으로 하는 반도체박막.
  24. 제 20 항에 있어서, 임의의 결정입계에서는 거의 모든 결정격자가 연속성을 가지는 것을 특징으로 하는 반도체박막.
  25. 제 20 항에 있어서, {110}배향에 의한 특정의 규칙성이 전자빔 회절패턴에서 관측되는 것을 특징으로 하는 반도체박막.
  26. 규소를 주성분으로 하는 다수의 봉 형상 또는 편평봉 형상 결정의 집합체로 이루어진 반도체박막으로서,
    {110}배향의 비율이 0.9 이상이고, 또한, 반도체박막내에 존재하는 C(탄소), N(질소), O(산소) 및 S(황)의 농도가 SIMS에 의한 검출하한 이하인 것을 특징으로 하는 반도체박막.
  27. 제 26 항에 있어서, 상기 다수의 봉 형상 또는 편평봉 형상 결정이, 대략 {111}면을 선두로 대략 111축 방향을 따라 결정성장한 것인 것을 특징으로 하는 반도체박막.
  28. 제 26 항에 있어서, 상기 다수의 봉 형상 또는 편평봉 형상 결정이, 서로 대략 평행하게 특정의 방향성을 가지고 나란히 배열되어 있는 것을 특징으로 하는 반도체박막.
  29. 제 26 항에 있어서, 임의의 결정입계를 가로지르도록 하여 관측되는 거의 모든 격자 스트라이프가, 그 결정입계를 형성하는 다른 결정립들 사이에서 직선적으로 연속하여 있는 것을 특징으로 하는 반도체박막.
  30. 제 26 항에 있어서, 임의의 결정입계에서는 거의 모든 결정격자가 연속성을 가지는 것을 특징으로 하는 반도체박막.
  31. 제 26 항에 있어서, {110}배향에 의한 특정의 규칙성이 전자빔 회절패턴에서 관측되는 것을 특징으로 하는 반도체박막.
  32. 규소를 주성분으로 하는 다수의 봉 형상 또는 편평봉 형상 결정의 집합체로 이루어진 반도체박막으로서,
    {110}배향의 비율이 0.9 이상이고, 또한, 반도체박막내에 존재하는 C(탄소), N(질소) 및 S(황)의 농도가 5×1018원자/cm3미만(또는 0.01 원자% 미만)이고, 그 반도체박막내에 존재하는 O(산소)의 농도는 1.5×1019원자/cm3미만(또는 0.03 원자% 미만)인 것을 특징으로 하는 반도체박막.
  33. 제 32 항에 있어서, 상기 다수의 봉 형상 또는 편평봉 형상 결정이, 대략 {111}면을 선두로 대략 111축 방향을 따라 결정성장한 것인 것을 특징으로 하는 반도체박막.
  34. 제 32 항에 있어서, 상기 다수의 봉 형상 또는 편평봉 형상 결정이, 서로 대략 평행하게 특정의 방향성을 가지고 나란히 배열되어 있는 것을 특징으로 하는 반도체박막.
  35. 제 32 항에 있어서, 임의의 결정입계를 가로지르도록 하여 관측되는 거의 모든 격자 스트라이프가, 그 결정입계를 형성하는 다른 결정립들 사이에서 직선적으로 연속하여 있는 것을 특징으로 하는 반도체박막.
  36. 제 32 항에 있어서, 임의의 결정입계에서는 거의 모든 결정격자가 연속성을 가지는 것을 특징으로 하는 반도체박막.
  37. 제 32 항에 있어서, {110}배향에 의한 특정의 규칙성이 전자빔 회절패턴에서 관측되는 것을 특징으로 하는 반도체박막.
  38. 적어도 채널형성영역이, 규소를 주성분으로 하는 다수의 봉 형상 또는 편평봉 형상 결정의 집합체로 이루어진 반도체박막으로 구성되는 절연 게이트형 반도체장치로서,
    상기 반도체박막이 대략 {110}배향의 면방위를 가지며, 또한, 규소에 추가하여 반도체박막내에 C(탄소), N(질소), O(산소) 및 S(황)을 제외한 원소들로 이루어진 군으로부터 선택된 적어도 한 종류 또는 다수 종류의 원소가 존재하는 것을 특징으로 하는 절연 게이트형 반도체장치.
  39. 제 38 항에 있어서, 규소에 추가하여 반도체박막내에 존재하는 원소가, Ni(니켈), Co(코발트). Fe(철), Pd(팔라듐), Pt(백금), Cu(구리) 및 Au(금)으로 이루어진 군으로부터 선택된 한 종류 또는 다수 종류의 원소이고, 그 원소의 농도가 5×1017원자/cm3이하(또는 0.001 원자% 이하)인 것을 특징으로 하는 절연 게이트형 반도체장치.
  40. 제 38 항에 있어서, 상기 다수의 봉 형상 또는 편평봉 형상 결정이, 대략 {111}면을 선두로 대략 111축 방향을 따라 결정성장한 것인 것을 특징으로 하는 절연 게이트형 반도체장치.
  41. 제 38 항에 있어서, 상기 다수의 봉 형상 또는 편평봉 형상 결정이, 서로 대략 평행하게 특정의 방향성을 가지고 나란히 배열되어 있는 것을 특징으로 하는 절연 게이트형 반도체장치.
  42. 제 38 항에 있어서, 상기 반도체박막의 임의의 결정입계를 가로지르도록 하여 관측되는 거의 모든 격자 스트라이프가, 그 결정입계를 형성하는 다른 결정립들 사이에서 직선적으로 연속하여 있는 것을 특징으로 하는 절연 게이트형 반도체장치.
  43. 제 38 항에 있어서, 상기 반도체박막의 임의의 결정입계에서는 거의 모든 결정격자가 연속성을 가지는 것을 특징으로 하는 절연 게이트형 반도체장치.
  44. 제 38 항에 있어서, {110}배향에 의한 특정의 규칙성이 상기 반도체박막의 전자빔 회절패턴에서 관측되는 것을 특징으로 하는 절연 게이트형 반도체장치.
  45. 적어도 채널형성영역이, 규소를 주성분으로 하는 다수의 봉 형상 또는 편평봉 형상 결정의 집합체로 이루어진 반도체박막으로 구성되는 절연 게이트형 반도체장치로서,
    상기 반도체박막이 대략 {110}배향의 면방위를 가지며, 또한, 그 반도체박막내에 존재하는 C(탄소), N(질소), O(산소) 및 S(황)의 농도가 SIMS에 의한 검출하한 이하인 것을 특징으로 하는 절연 게이트형 반도체장치.
  46. 제 45 항에 있어서, 상기 다수의 봉 형상 또는 편평봉 형상 결정이, 대략 {111}면을 선두로 대략 111축 방향을 따라 결정성장한 것인 것을 특징으로 하는 절연 게이트형 반도체장치.
  47. 제 45 항에 있어서, 상기 다수의 봉 형상 또는 편평봉 형상 결정이, 서로 대략 평행하게 특정의 방향성을 가지고 나란히 배열되어 있는 것을 특징으로 하는 절연 게이트형 반도체장치.
  48. 제 45 항에 있어서, 상기 반도체박막의 임의의 결정입계를 가로지르도록 하여 관측되는 거의 모든 격자 스트라이프가, 그 결정입계를 형성하는 다른 결정립들 사이에서 직선적으로 연속하여 있는 것을 특징으로 하는 절연 게이트형 반도체장치.
  49. 제 45 항에 있어서, 상기 반도체박막의 임의의 결정입계에서는 거의 모든 결정격자가 연속성을 가지는 것을 특징으로 하는 절연 게이트형 반도체장치.
  50. 제 45 항에 있어서, {110}배향에 의한 특정의 규칙성이 상기 반도체박막의 전자빔 회절패턴에서 관측되는 것을 특징으로 하는 절연 게이트형 반도체장치.
  51. 적어도 채널형성영역이, 규소를 주성분으로 하는 다수의 봉 형상 또는 편평봉 형상 결정의 집합체로 이루어진 반도체박막으로 구성되는 절연 게이트형 반도체장치로서,
    상기 반도체박막이 대략 {110}배향의 면방위를 가지며, 또한, 그 반도체박막내에 존재하는 C(탄소), N(질소) 및 S(황)의 농도가 5×1018원자/cm3미만(또는 0.01 원자% 미만)이고, 그 반도체박막내에 존재하는 O(산소)의 농도는 1.5×1019원자/cm3미만(또는 0.03 원자% 미만)인 것을 특징으로 하는 절연 게이트형 반도체장치.
  52. 제 51 항에 있어서, 상기 다수의 봉 형상 또는 편평봉 형상 결정이, 대략 {111}면을 선두로 대략 111축 방향을 따라 결정성장한 것인 것을 특징으로 하는 절연 게이트형 반도체장치.
  53. 제 51 항에 있어서, 상기 다수의 봉 형상 또는 편평봉 형상 결정이, 서로 대략 평행하게 특정의 방향성을 가지고 나란히 배열되어 있는 것을 특징으로 하는 절연 게이트형 반도체장치.
  54. 제 51 항에 있어서, 상기 반도체박막의 임의의 결정입계를 가로지르도록 하여 관측되는 거의 모든 격자 스트라이프가, 그 결정입계를 형성하는 다른 결정립들 사이에서 직선적으로 연속하여 있는 것을 특징으로 하는 절연 게이트형 반도체장치.
  55. 제 51 항에 있어서, 상기 반도체박막의 임의의 결정입계에서는 거의 모든 결정격자가 연속성을 가지는 것을 특징으로 하는 절연 게이트형 반도체장치.
  56. 제 51 항에 있어서, {110}배향에 의한 특정의 규칙성이 상기 반도체박막의 전자빔 회절패턴에서 관측되는 것을 특징으로 하는 절연 게이트형 반도체장치.
  57. 적어도 채널형성영역이, 규소를 주성분으로 하는 다수의 봉 형상 또는 편평봉 형상 결정의 집합체로 이루어진 반도체박막으로 구성되는 절연 게이트형 반도체장치로서,
    상기 반도체박막의 {110}배향의 비율이 0.9 이상이고, 또한, 규소에 추가하여 반도체박막내에 C(탄소), N(질소), O(산소) 및 S(황)을 제외한 원소들로 이루어진 군으로부터 선택된 적어도 한 종류 또는 다수 종류의 원소가 존재하는 것을 특징으로 하는 절연 게이트형 반도체장치.
  58. 제 57 항에 있어서, 규소에 추가하여 반도체박막내에 존재하는 원소가, Ni(니켈), Co(코발트). Fe(철), Pd(팔라듐), Pt(백금), Cu(구리) 및 Au(금)으로 이루어진 군으로부터 선택된 한 종류 또는 다수 종류의 원소이고, 그 원소의 농도가 5×1017원자/cm3이하(또는 0.001 원자% 이하)인 것을 특징으로 하는 절연 게이트형 반도체장치.
  59. 제 57 항에 있어서, 상기 다수의 봉 형상 또는 편평봉 형상 결정이, 대략 {111}면을 선두로 대략 111축 방향을 따라 결정성장한 것인 것을 특징으로 하는 절연 게이트형 반도체장치.
  60. 제 57 항에 있어서, 상기 다수의 봉 형상 또는 편평봉 형상 결정이, 서로 대략 평행하게 특정의 방향성을 가지고 나란히 배열되어 있는 것을 특징으로 하는 절연 게이트형 반도체장치.
  61. 제 57 항에 있어서, 상기 반도체박막의 임의의 결정입계를 가로지르도록 하여 관측되는 거의 모든 격자 스트라이프가, 그 결정입계를 형성하는 다른 결정립들 사이에서 직선적으로 연속하여 있는 것을 특징으로 하는 절연 게이트형 반도체장치.
  62. 제 57 항에 있어서, 상기 반도체박막의 임의의 결정입계에서는 거의 모든 결정격자가 연속성을 가지는 것을 특징으로 하는 절연 게이트형 반도체장치.
  63. 제 57 항에 있어서, {110}배향에 의한 특정의 규칙성이 상기 반도체박막의 전자빔 회절패턴에서 관측되는 것을 특징으로 하는 절연 게이트형 반도체장치.
  64. 적어도 채널형성영역이, 규소를 주성분으로 하는 다수의 봉 형상 또는 편평봉 형상 결정의 집합체로 이루어진 반도체박막으로 구성되는 절연 게이트형 반도체장치로서,
    상기 반도체박막의 {110}배향의 비율이 0.9 이상이고, 또한, 그 반도체박막내에 존재하는 C(탄소), N(질소), O(산소) 및 S(황)의 농도가 SIMS에 의한 검출하한 이하인 것을 특징으로 하는 절연 게이트형 반도체장치.
  65. 제 64 항에 있어서, 상기 다수의 봉 형상 또는 편평봉 형상 결정이, 대략 {111}면을 선두로 대략 111축 방향을 따라 결정성장한 것인 것을 특징으로 하는 절연 게이트형 반도체장치.
  66. 제 64 항에 있어서, 상기 다수의 봉 형상 또는 편평봉 형상 결정이, 서로 대략 평행하게 특정의 방향성을 가지고 나란히 배열되어 있는 것을 특징으로 하는 절연 게이트형 반도체장치.
  67. 제 64 항에 있어서, 상기 반도체박막의 임의의 결정입계를 가로지르도록 하여 관측되는 거의 모든 격자 스트라이프가, 그 결정입계를 형성하는 다른 결정립들 사이에서 직선적으로 연속하여 있는 것을 특징으로 하는 절연 게이트형 반도체장치.
  68. 제 64 항에 있어서, 상기 반도체박막의 임의의 결정입계에서는 거의 모든 결정격자가 연속성을 가지는 것을 특징으로 하는 절연 게이트형 반도체장치.
  69. 제 64 항에 있어서, {110}배향에 의한 특정의 규칙성이 상기 반도체박막의 전자빔 회절패턴에서 관측되는 것을 특징으로 하는 절연 게이트형 반도체장치.
  70. 적어도 채널형성영역이, 규소를 주성분으로 하는 다수의 봉 형상 또는 편평봉 형상 결정의 집합체로 이루어진 반도체박막으로 구성되는 절연 게이트형 반도체장치로서,
    상기 반도체박막의 {110}배향의 비율이 0.9 이상이고, 또한, 그 반도체박막내에 존재하는 C(탄소), N(질소) 및 S(황)의 농도가 5×1018원자/cm3미만(또는 0.01 원자% 미만)이고, 그 반도체박막내에 존재하는 O(산소)의 농도는 1.5×1019원자/cm3미만(또는 0.03 원자% 미만)인 것을 특징으로 하는 절연 게이트형 반도체장치.
  71. 제 70 항에 있어서, 상기 다수의 봉 형상 또는 편평봉 형상 결정이, 대략 {111}면을 선두로 대략 111축 방향을 따라 결정성장한 것인 것을 특징으로 하는 절연 게이트형 반도체장치.
  72. 제 70 항에 있어서, 상기 다수의 봉 형상 또는 편평봉 형상 결정이, 서로 대략 평행하게 특정의 방향성을 가지고 나란히 배열되어 있는 것을 특징으로 하는 절연 게이트형 반도체장치.
  73. 제 70 항에 있어서, 상기 반도체박막의 임의의 결정입계를 가로지르도록 하여 관측되는 거의 모든 격자 스트라이프가, 그 결정입계를 형성하는 다른 결정립들 사이에서 직선적으로 연속하여 있는 것을 특징으로 하는 절연 게이트형 반도체장치.
  74. 제 70 항에 있어서, 상기 반도체박막의 임의의 결정입계에서는 거의 모든 결정격자가 연속성을 가지는 것을 특징으로 하는 절연 게이트형 반도체장치.
  75. 제 70 항에 있어서, {110}배향에 의한 특정의 규칙성이 상기 반도체박막의 전자빔 회절패턴에서 관측되는 것을 특징으로 하는 절연 게이트형 반도체장치.
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