JPH07335907A - Ｓｏｉ基板に形成したｃｍｏｓトランジスタおよびそのｓｏｉ基板の製造方法 - Google Patents

Ｓｏｉ基板に形成したｃｍｏｓトランジスタおよびそのｓｏｉ基板の製造方法

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JPH07335907A
JPH07335907A JP6156669A JP15666994A JPH07335907A JP H07335907 A JPH07335907 A JP H07335907A JP 6156669 A JP6156669 A JP 6156669A JP 15666994 A JP15666994 A JP 15666994A JP H07335907 A JPH07335907 A JP H07335907A
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back surface
soi substrate
transistor
layer
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誠 橋本
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Sony Corp
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Abstract

(57)【要約】 【目的】 本発明は、ＳＯＩ基板のシリコン領域に対し
て貼り合わせ層に用いた多結晶シリコン層の電位の影響
を排除して、リーク電流を低減し、シリコン領域に形成
される回路の誤動作を無くす。 【構成】 基板11との貼り合わせ層に多結晶シリコン層
21を用いたＳＯＩ基板2のシリコン領域41にｎＭＯＳト
ランジスタ51を設けて、同ＳＯＩ基板2 の別のシリコン
領域42にｐＭＯＳトランジスタ61を設け、各シリコン領
域41，42と多結晶シリコン層21との間の各シリコン領域
41，42側に裏面ゲート絶縁膜33を介して電気時に独立し
た裏面ゲート電極31，32を設ける。各裏面ゲート電極3
1，32には取り出し電極74，75を設ける。またｎＭＯＳ
トランジスタ51を形成するシリコン領域41の下方の裏面
ゲート電極31はｐ型の導電型とし、ｐＭＯＳトランジス
タ61を形成するシリコン領域42の下方の裏面ゲート電極
32はｎ型の導電型とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＳＯＩ基板に形成した
ＣＭＯＳトランジスタおよびＣＭＯＳトランジスタ用の
ＳＯＩ基板の製造方法に関するものである。
【０００２】
【従来の技術】低温化プロセスにおける貼り合わせＳＯ
Ｉ基板の製作では、基板の貼り合わせ面にホウ素リンシ
リケートガラス（ＢＰＳＧ）膜を用いる貼り合わせ方法
が提案されている。その製造方法で形成されたＳＯＩ基
板の構造を以下に説明する。
【０００３】図５に示すように、シリコン基板１１１側
の貼り合わせ面にはホウ素リンシリケートガラス（ＢＰ
ＳＧ）層１１２が形成されている。さらにＢＰＳＧ層１
１２に貼り合わされる側には多結晶シリコン層１２１と
埋め込み用の酸化シリコン層１２２が形成されている。
上記酸化シリコン層１２２には複数のシリコン領域１２
３，１２４が形成されている。そして、上記シリコン領
域１２３，１２４にＭＯＳトランジスタやノード等の素
子が形成される。本図ではＣＭＯＳトランジスタを形成
したものを示す。
【０００４】上記シリコン領域１２３には、ｎＭＯＳト
ランジスタ１３１が形成されている。また上記シリコン
領域１２４には、ｐＭＯＳトランジスタ１３２が形成さ
れている。さらにｎＭＯＳ，ｐＭＯＳトランジスタ１３
１，１３２を覆う状態に層間絶縁膜１４１が成膜されて
いる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記構
成のＣＭＯＳトランジスタでは、多結晶シリコン層が電
気的に浮遊状態になっている。そのため、多結晶シリコ
ン層の電位がどの程度の値になるか予測できない。その
ため、その電位によっては酸化シリコン層を介して、シ
リコン領域に形成したｎＭＯＳトランジスタやｐＭＯＳ
トランジスタの各チャネルやノードに悪影響を及ぼす。
それが回路の誤動作の原因になる。
【０００６】そこで、図６に示すような構成が提案され
ている。すなわち、従来の技術で説明したように、シリ
コン領域１２３にはｎＭＯＳトランジスタ１３１が形成
され、シリコン領域１２４にはｐＭＯＳトランジスタ１
３２が形成されている。そして上記構成に加えて、多結
晶シリコン層１２１上の酸化シリコン層１２２および層
間絶縁膜１４１にはコンタクトホール１５１が設けられ
ている。さらに上記コンタクトホール１５１には上記多
結晶シリコン層１２１に接続して電位を所定値に固定す
る電極１５２が形成されている。
【０００７】しかしながら、上記のようなｎＭＯＳトラ
ンジスタ１３１とｐＭＯＳトランジスタ１３２とからな
るＣＭＯＳトランジスタ回路において、例えば、多結晶
シリコン層１２１をゲートと見なしてｎＭＯＳトランジ
スタ１３１の裏面チャネル側がデプレッション型になる
ように該多結晶シリコン層１２１の電位を固定した場合
には、ｐＭＯＳトランジスタ１３２の裏面チャネル側は
エンハンスメント型になる。このため、リーク電流が増
大する。この現象は、酸化シリコン層１２２の膜厚が薄
くなればなるほど大きくなる。
【０００８】上記リーク電流を低減する方法として、多
結晶シリコン層１２１に不純物をドーピングする方法が
ある。しかしながら、この方法では、多結晶シリコン層
１２１を平坦化するための研磨を行う前に、該多結晶シ
リコン層１２１に不純物をドーピングしなければならな
いため、多結晶シリコン層１２１の平坦化研磨が困難に
なる。すなわち、高濃度のドーピングされた多結晶シリ
コン層１２１の表面は研磨によって鏡面状態に仕上げる
ことが困難なためである。
【０００９】本発明は、ＳＯＩ基板の貼り合わせ用の多
結晶シリコン層が電気的に浮遊状態なるのを防止してリ
ーク電流を低減するのに優れたＳＯＩ基板に形成したＣ
ＭＯＳトランジスタおよびＣＭＯＳトランジスタ用のＳ
ＯＩ基板の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされたＳＯＩ基板に形成したＣＭＯＳト
ランジスタおよびＣＭＯＳトランジスタ用のＳＯＩ基板
の製造方法である。ＣＭＯＳトランジスタは、基板との
貼り合わせ層に多結晶シリコン層で形成されている。そ
れとともに該多結晶シリコン層上に絶縁層を介して複数
のシリコン領域が形成されている。このようなＳＯＩ基
板の少なくとも一つのシリコン領域にはｎＭＯＳトラン
ジスタが設けられている。またそのＳＯＩ基板の別のシ
リコン領域にはｐＭＯＳトランジスタが設けられてい
る。そして各シリコン領域と多結晶シリコン層との間に
おける各シリコン領域側に裏面ゲート絶縁膜を介して裏
面ゲート電極が設けられている。さらに各裏面ゲート電
極にはＳＯＩ基板表面に取り出される取り出し電極が接
続されている。
【００１１】また、ｎＭＯＳトランジスタを形成したシ
リコン領域と多結晶シリコン層との間に設けた裏面ゲー
ト電極はｐ型の導電型を有し、ｐＭＯＳトランジスタを
形成したシリコン領域と多結晶シリコン層との間に設け
た裏面ゲート電極はｎ型の導電型を有するものである。
【００１２】ＣＭＯＳトランジスタ用のＳＯＩ基板の製
造方法としては、第１工程で、シリコン基板に溝を設け
て複数の島状のシリコン領域を形成し、次いで該溝の内
壁を含む該シリコン基板の表面に裏面ゲート絶縁膜を形
成した後、該裏面ゲート絶縁膜を介して各シリコン領域
上に裏面ゲート電極を凸状に形成する。次いで第２工程
で、複数の島状のシリコン領域のうちのｎＭＯＳトラン
ジスタを形成するシリコン領域上の裏面ゲート電極にｐ
型の不純物を導入するとともに、該複数の島状のシリコ
ン領域のうちのｐＭＯＳトランジスタを形成するシリコ
ン領域上の裏面ゲート電極にｎ型の不純物を導入する。
続いて第３工程で、各裏面ゲート電極側の全面に絶縁層
と多結晶シリコン層とを形成した後、該多結晶シリコン
層の表面を平坦面にする。そして第４工程で、多結晶シ
リコン層の表面に基板を貼り合わせる。その後第５工程
で、裏面ゲート絶縁膜が露出して各シリコン領域が島状
に独立した状態に形成されるまでシリコン基板を裏面側
から除去する。
【００１３】
【作用】上記ＳＯＩ基板を用いたＣＭＯＳトランジスタ
では、各シリコン領域と多結晶シリコン層との間におけ
る各シリコン領域側に裏面ゲート絶縁膜を介して裏面ゲ
ート電極を設け、さらに各裏面ゲート電極に接続する取
り出し電極を設けたことから、各裏面ゲート電極ごとに
所定の電圧が印加される。このため、多結晶シリコン層
の電位がどのような値になっても、裏面ゲート電極のい
わゆる静電遮蔽効果によって、各シリコン領域は多結晶
シリコン層の電位の影響を受けない。したがって、各シ
リコン領域に形成したＭＯＳトランジスタの活性領域や
ノード部は電位の影響を受けない。
【００１４】また、ｎＭＯＳトランジスタを形成したシ
リコン領域と多結晶シリコン層との間に設けた裏面ゲー
ト電極はｐ型の導電型を有し、ｐＭＯＳトランジスタを
形成したシリコン領域と多結晶シリコン層との間に設け
た裏面ゲート電極はｎ型の導電型を有することから、裏
面ゲート電極とチャネルとの間の仕事関数差が大きくな
る。そのため、ＳＯＩ基板の表面を流れるリーク電極が
低減される。
【００１５】上記ＣＭＯＳトランジスタ用のＳＯＩ基板
の製造方法では、第１工程で、シリコン基板に溝を形成
して複数の島状のシリコン領域を形成した後に、溝の内
壁を含むシリコン基板の表面に裏面ゲート絶縁膜を形成
し、さらに各シリコン領域上の裏面ゲート絶縁膜上に裏
面ゲート電極を島状に形成した後、絶縁層と貼り合わせ
用の多結晶シリコン層とを形成することから、ＳＯＩ基
板が形成された際には、貼り合わせに用の多結晶シリコ
ン層と各シリコン領域との間の裏面ゲート電極は電気的
に独立した状態になる。
【００１６】
【実施例】本発明の実施例を図１の概略構成断面図によ
って説明する。以下の説明においては、各構成部品の上
下関係は図に基づくものとする。
【００１７】図に示すように、シリコン基板１１の貼り
合わせ面側には、例えばホウ素リンシリケートガラス
（ＢＰＳＧ）層１２が形成されている。このＢＰＳＧ層
１２には、貼り合わせ面を平坦面に形成した多結晶シリ
コン層２１が貼り合わされている。この多結晶シリコン
層２１上には絶縁層２２が形成されている。この絶縁層
２２は、例えば酸化シリコンからなる。
【００１８】上記絶縁層２２上には電気的に独立した状
態の裏面ゲート電極３１，３２が形成されている。さら
に上記絶縁層２２上には、各裏面ゲート電極３１，３２
を覆う状態に裏面ゲート絶縁膜３３が形成されている。
各裏面ゲート電極３１，３２の上方における裏面ゲート
絶縁膜３３の上層には、表面を露出させた状態でシリコ
ン領域４１，４２が設けられている。
【００１９】そして、裏面ゲート電極３１，３２は、そ
の上方のシリコン領域４１，４２に形成されるＭＯＳト
ランジスタのチャネルとは反対の導電型を有することが
望ましい。例えばシリコン領域４１にｎＭＯＳトランジ
スタ５１を形成するものでは、そのシリコン領域４１の
下方の裏面ゲート電極３１はｐ型の導電型を有している
ことが望ましい。また、例えばシリコン領域４２にｐＭ
ＯＳトランジスタ６１を形成するものでは、そのシリコ
ン領域４２の下方の裏面ゲート電極３２はｎ型の導電型
を有していることが望ましい。
【００２０】また上記裏面ゲート絶縁膜３３上には各ｎ
ＭＯＳ，ｐＭＯＳトランジスタ５１，６１を覆う状態に
層間絶縁膜７１が形成されている。そして層間絶縁膜７
１と裏面ゲート絶縁膜３３とには、各裏面ゲート電極３
１，３２に接続するコンタクトホール７２，７３が形成
されている。各コンタクトホール７２，７３には、所定
の電圧が印加される取り出し電極７４，７５が上記各裏
面ゲート電極３１，３２に接続する状態に設けられてい
る。上記取り出し電極７４は、例えばグランド（図示せ
ず）に接地され、その電位はグランド電位に固定されて
いる。また上記取り出し電極７５は、例えば電源線Ｖcc
（図示せず）に接続され、その電位は電源電位に固定さ
れている。
【００２１】上記の如くに、ＳＯＩ基板１のシリコン領
域４１，４２に形成されたｎＭＯＳトランジスタ５１と
ｐＭＯＳトランジスタ６１とからなるＣＭＯＳトランジ
スタ２が構成される。
【００２２】上記ＣＭＯＳトランジスタ２では、各シリ
コン領域４１，４２と多結晶シリコン層２１との間にお
ける各シリコン領域４１，４２側に裏面ゲート絶縁膜３
３を介して裏面ゲート電極３１，３２を設け、さらに各
裏面ゲート電極３１，３２ごとに接続する取り出し電極
７４，７５を設けたことから、各裏面ゲート電極３１，
３２は各取り出し電極７４，７５を介して所定の電圧が
印加される。このため、多結晶シリコン層２１の電位が
どのような値になっても、裏面ゲート電極３１，３２の
いわゆる静電遮蔽効果によって、各シリコン領域４１，
４２は多結晶シリコン層２１の電位の影響を受けない。
したがって、各シリコン領域４１，４２に形成したＭＯ
Ｓトランジスタ１の活性領域５２，６２やノード部（図
示せず）は電位の影響を受けない。
【００２３】また、ｎＭＯＳトランジスタ５１を形成し
たシリコン領域４１と多結晶シリコン層２１との間に設
けた裏面ゲート電極３１はｐ型の導電型を有し、ｐＭＯ
Ｓトランジスタ６１を形成したシリコン領域４２と多結
晶シリコン層２１との間に設けた裏面ゲート電極３２は
ｎ型の導電型を有することから、裏面ゲート電極３１と
ｎＭＯＳトランジスタ５１のチャネル（図示省略）との
間、裏面ゲート電極３２とｐＭＯＳトランジスタ６１の
チャネル（図示省略）との間の仕事関数差が大きくな
る。このため、ＳＯＩ基板の表面を流れるリーク電流が
低減される。
【００２４】次にＣＭＯＳトランジスタ用のＳＯＩ基板
の製造方法を、図２，図３の製造工程図（その１），
（その２）によって説明する。図では、上記図１で説明
したのと同様の構成部品には同一の符号を付す。また以
下の説明においては、各構成部品の上下関係は図に基づ
くものとする。
【００２５】図２の（１）に示すように、第１工程で
は、リソグラフィー技術とエッチングによって、シリコ
ン基板８１に、例えば１００ｎｍ程度の深さの溝８２を
形成して複数の凸状のシリコン領域４１，４２を形成す
る。上記エッチングは、例えば臭化水素（ＨＢｒ）をエ
ッチングガスに用いたドライエッチングによって行う。
エッチングガスとしては、上記の他に、塩化水素（ＨＣ
ｌ）系のガスを用いることも可能である。
【００２６】その後、熱酸化法によって、上記溝８２の
内壁を含むシリコン基板８１の表面に酸化シリコンから
なる裏面ゲート絶縁膜３３を、例えば１００ｎｍ程度の
厚さに形成する。上記裏面ゲート絶縁膜３３は、例えば
ＣＶＤ法によって形成することも可能である。またその
際に、予め熱酸化法によって溝８２の内壁を含むシリコ
ン基板８１の表層に熱酸化膜（図示せず）を形成してか
ら、酸化シリコンを堆積してもよい。
【００２７】続いてＣＶＤ法〔一例としてはシラン（Ｓ
ｉＨ4 ）を原料ガスに用いた熱分解法〕によって、多結
晶シリコン膜８３を、例えば３００ｎｍの膜厚に形成す
る。この多結晶シリコン膜８３はさらに薄く形成するこ
とも可能である。
【００２８】その後、図２の（２）に示すように、リソ
グラフィー技術とエッチングとによって、多結晶シリコ
ン膜（８３）の２点鎖線で示す部分を除去して各シリコ
ン領域４１，４２上の裏面ゲート絶縁膜３３上に多結晶
シリコン膜（８３）からなる裏面ゲート電極３１，３２
を島状に形成する。このときのエッチングは、例えば塩
化水素（ＨＣｌ）系のエッチングガスを用いたドライエ
ッチングによって行う。また多結晶シリコン膜８３をエ
ッチングするのに通常用いるその他のエッチングガスを
用いることは差し支えない。
【００２９】次いで第２工程を行う。この工程では、図
２の（３）に示すように、リソグラフィー技術によっ
て、上記複数の島状のシリコン領域４１，４２のうちの
ｎＭＯＳトランジスタを形成するシリコン領域４１上に
開口９１Ａを設けたマスク９１をレジストで形成する。
その後、イオン注入法によって、上記シリコン領域４１
上の裏面ゲート電極３１にｐ型の不純物を導入する。ｐ
型の不純物には、例えばホウ素（Ｂ+ ）また二フッ化ホ
ウ素（ＢＦ2 + ）を用いる。
【００３０】その後、例えばアッシング処理またはウェ
ット処理によって、上記マスク９１を除去する。次いで
図２の（４）に示すように、リソグラフィー技術によっ
て、ｐＭＯＳトランジスタを形成する上記シリコン領域
４２上に開口９２Ａを設けたマスク９２をレジストで形
成する。その後、イオン注入法によって、上記シリコン
領域４２上の裏面ゲート電極３２にｎ型の不純物を導入
する。ｎ型の不純物としては、例えばヒ素（Ａｓ+ ），
リン（Ｐ+ ）またはアンチモン（Ｓｂ+ ）を用いる。
【００３１】その後、例えばアッシング処理またはウェ
ット処理によって上記マスク９２を除去する。続いて図
３の（５）に示す第３工程を行う。この工程では、ＣＶ
Ｄ法によって、各裏面ゲート電極３１，３２側の全面に
絶縁層２２を堆積する。この絶縁層２２は例えば酸化シ
リコンからなり、例えばおよそ６００ｎｍの膜厚に形成
する。上記酸化シリコンからなる絶縁層２２を形成する
ＣＶＤ法は、例えば原料ガスにシラン（ＳｉＨ4 ）と酸
素（Ｏ2 ）とを用いた熱分解法によって行う。なお、熱
分解法に限定されることはなく、例えばプラズマＣＶＤ
法，光ＣＶＤ法等によって形成することも可能である。
【００３２】続いて、ＣＶＤ法によって、絶縁層２２上
に多結晶シリコン層２１を、例えばおよそ５μｍの膜厚
に堆積する。このＣＶＤ法は、例えば原料ガスにシラン
（ＳｉＨ4 ）を用いた熱分解法によって行う。なお、熱
分解法に限定されることはなく、例えばプラズマＣＶＤ
法，光ＣＶＤ法等によって形成することも可能である。
【００３３】その後研磨によって、上記多結晶シリコン
層２１の２点鎖線で示す部分より上面側を除去して、そ
の表面を平坦に研磨する。その際、多結晶シリコン層２
１の薄い部分の膜厚が例えばおよそ２μｍになるように
研磨を行う。
【００３４】そして図３の（６）に示す第４工程を行
う。なお、この（６）図以降の図では、上記（１）〜
（５）で示した構成部品は上下逆にした状態で示す。こ
の工程では、上記多結晶シリコン層２１の表面に基板１
１を貼り合わせる。この基板１１の貼り合わせ面側に
は、ホウ素リンシリケートガラス（ＢＰＳＧ）層１２が
形成されている。上記貼り合わせでは、貼り合わせの温
度を、例えば９５０℃に設定して、貼り合わせを行う。
【００３５】その後図３の（７）に示す第５工程を行
う。なお、この（７）図では、多結晶シリコン層２１の
一部分とホウ素リンシリケートガラス層１２と基板１１
の図示は省略した。この工程では、通常の研削および研
磨をよって、上記裏面ゲート絶縁膜３１，３２が露出し
て、各シリコン領域４１，４２が島状に独立した状態に
形成されるまで、上記シリコン基板８１（２点鎖線で示
す部分）を除去する。上記のようにして、ＳＯＩ基板１
を形成する。
【００３６】上記ＳＯＩ基板１の製造方法では、シリコ
ン基板８１に溝８２を形成して複数の島状のシリコン領
域４１，４２を形成した後に、溝８２の内壁を含むシリ
コン基板８１の表面に裏面ゲート絶縁膜３３を形成し、
さらに各シリコン領域４１，４２上の裏面ゲート絶縁膜
３３上に裏面ゲート電極３１，３２を島状に形成した
後、絶縁層２２と貼り合わせ用の多結晶シリコン層２１
とを形成することから、ＳＯＩ基板１が形成された際に
は、貼り合わせに用の多結晶シリコン層２１と各シリコ
ン領域４１，４２との間の裏面ゲート電極３１，３２は
電気的に独立した状態になる。
【００３７】なお、上記ＳＯＩ基板１の製造方法におい
て、上記裏面ゲート電極３１，３２へ不純物をドーピン
グする際に用いるマスク８１，８２を形成する際には、
バルクのシリコン基板にｐウェル領域およびｎウェル領
域を形成する各マスクを用いることが可能である。その
ため、バルクのシリコン基板にＣＭＯＳトランジスタを
形成する際に用いるマスクをＳＯＩ基板にＣＭＯＳトラ
ンジスタを形成する際に用いるマスクに転用することが
容易に可能である。
【００３８】また、図４に示すように、上記ＳＯＩ基板
１にＣＭＯＳトランジスタ２を形成するには、このＳＯ
Ｉ基板１のシリコン領域４１にｎＭＯＳトランジスタ５
１を形成し、シリコン領域４２にｐＭＯＳトランジスタ
６１を形成する。各ｎＭＯＳ，ｐＭＯＳトランジスタ５
１，６１の形成方法は、従来のＳＯＩ基板にＣＭＯＳト
ランジスタを形成する通常のプロセスによって行えばよ
い。次いで、例えばＣＶＤ法によって、ＣＭＯＳトラン
ジスタ２を覆う状態に層間絶縁膜７１を成膜する。その
後、リソグラフィー技術とエッチングとによって、層間
絶縁膜７１と裏面ゲート絶縁膜３３とに裏面ゲート電極
３１，３２に接続するコンタクトホール７２，７３を形
成する。続いて、スパッタ法，蒸着法、ＣＶＤ法等の成
膜技術によって電極形成膜をコンタクトホールの内部と
ともに層間絶縁膜７１上に成膜した後、リソグラフィー
技術とエッチングとによって、コンタクトホール７２，
７３を通して裏面ゲート電極３１，３２に接続する取り
出し電極７４，７５を電極形成膜で形成する。
【００３９】
【発明の効果】以上、説明したように本発明によれば、
各シリコン領域と多結晶シリコン層との間における各シ
リコン領域側に裏面ゲート絶縁膜を介して裏面ゲート電
極を設け、さらに各裏面ゲート電極ごとに接続する取り
出し電極を設けたので、各裏面ゲート電極ごとに所定の
電圧を印加する事が可能になる。このため、多結晶シリ
コン層の電位がどのような値になっても、裏面ゲート電
極の静電遮蔽効果によって、各シリコン領域は多結晶シ
リコン層の電位の影響を受けなくなる。したがって、各
シリコン領域に形成したＭＯＳトランジスタの活性領域
やノード部は多結晶シリコン層の電位の影響を受けな
い。よって、ＣＭＯＳトランジスタの電気的特性の安定
化を図ることができる。
【００４０】上記ＣＭＯＳトランジスタ用のＳＯＩ基板
の製造方法では、シリコン基板に複数の島状のシリコン
領域を形成した後に、裏面ゲート絶縁膜を各シリコン領
域を覆う状態に形成し、さらに各シリコン領域上の裏面
ゲート絶縁膜上に裏面ゲート電極を島状に形成した後、
絶縁層と貼り合わせに用の多結晶シリコン層とを形成す
るので、ＳＯＩ基板が形成された際には、貼り合わせに
用の多結晶シリコン層と各シリコン領域との間に設けら
れる裏面ゲート電極を電気的に独立した状態に形成でき
る。
【図面の簡単な説明】
【図１】実施例の概略構成断面図である。
【図２】実施例の製造工程図（その１）である。
【図３】実施例の製造工程図（その２）である。
【図４】取り出し電極の形成方法の説明図である。
【図５】従来例の概略構成断面図である。
【図６】従来例の課題の説明図である。
【符号の説明】
１ ＳＯＩ基板 ２ ＣＭＯＳトランジスタ １１ 基板 ２１ 多結晶シリコン層 ２２ 絶縁層 ３１ 裏面ゲート電極 ３２ 裏面ゲート電極 ３３ 裏面ゲート絶縁膜 ４１ シリコン領域 ４２ シリコン領域 ５１ ｎＭＯＳトランジスタ ６１ ｐＭＯＳトランジスタ ７４ 取り出し電極 ７５ 取り出し電極 ８１ シリコン基板 ８２ 溝
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 27/08 ３３１ Ｅ 27/12 Ｂ 21/336 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｇ 9056−4Ｍ ３１１ Ｙ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 基板との貼り合わせ層が多結晶シリコン
    層で形成されているとともに該多結晶シリコン層上に絶
    縁層を介して複数のシリコン領域が形成されているＳＯ
    Ｉ基板の少なくとも一つのシリコン領域に形成したｎＭ
    ＯＳトランジスタと、該ＳＯＩ基板の別のシリコン領域
    に形成したｐＭＯＳトランジスタとからなるＳＯＩ基板
    に形成したＣＭＯＳトランジスタにおいて、 前記多結晶シリコン層と前記各シリコン領域との間にお
    ける該各シリコン領域側に裏面ゲート絶縁膜を介して形
    成した裏面ゲート電極と、 前記各裏面ゲート電極に接続するとともに該ＳＯＩ基板
    表面に取り出される取り出し電極とを設けたことを特徴
    とするＳＯＩ基板に形成したＣＭＯＳトランジスタ。
  2. 【請求項２】 請求項１記載のＳＯＩ基板に形成したＣ
    ＭＯＳトランジスタにおいて、 前記ｎＭＯＳトランジスタを形成したシリコン領域と前
    記多結晶シリコン層との間に設けた裏面ゲート電極はｐ
    型の導電型を有し、前記ｐＭＯＳトランジスタを形成し
    たシリコン領域と前記多結晶シリコン層との間に設けた
    裏面ゲート電極はｎ型の導電型を有することを特徴とす
    るＳＯＩ基板に形成したＣＭＯＳトランジスタ。
  3. 【請求項３】 ＣＭＯＳトランジスタ用のＳＯＩ基板の
    製造方法であって、 シリコン基板に溝を設けて複数の島状のシリコン領域を
    形成した後、該溝の内壁を含む該シリコン基板の表面に
    裏面ゲート絶縁膜を形成し、次いで該裏面ゲート絶縁膜
    を介して前記各シリコン領域上に裏面ゲート電極を凸状
    に形成する第１工程と、 前記複数の島状のシリコン領域のうちのｎＭＯＳトラン
    ジスタを形成するシリコン領域上の裏面ゲート電極にｐ
    型の不純物を導入するとともに、該複数の島状のシリコ
    ン領域のうちのｐＭＯＳトランジスタを形成するシリコ
    ン領域上の裏面ゲート電極にｎ型の不純物を導入する第
    ２工程と、 前記各裏面ゲート電極側の全面に絶縁層と多結晶シリコ
    ン層とを形成した後、該多結晶シリコン層の表面を平坦
    面に研磨する第３工程と、 前記多結晶シリコン層の表面に基板を貼り合わせる第４
    工程と、 前記裏面ゲート絶縁膜が露出して前記各シリコン領域が
    島状に独立した状態に形成されるまで、前記シリコン基
    板を裏面側から除去する第５工程とからなることを特徴
    とするＣＭＯＳトランジスタ用のＳＯＩ基板の製造方
    法。
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