JP2913785B2 - 半導体装置の製造方法 - Google Patents
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- Y10S438/931—Silicon carbide semiconductor
Description
【発明の詳細な説明】 〔概要〕 高速縦型構造のMOS型トランジスタ,SIT（静電誘導ト
ランジスタ）,3端子超電導トランジスタの製造方法に関
し， 縦型構造の半導体装置の高速化をはかった製造方法を
提供することを目的とし， １）仮基板（１）上に，同一エッチング条件でエッチン
グレートが該仮基板（１）より小さい一導電型の半導体
層（２）と第１の絶縁膜（３）を形成し，該第１の絶縁
膜（３）にコンタクト孔を開口し，該半導体層（２）を
露出する第１工程と，該コンタクト孔を覆って該第１の
絶縁膜（３）上に該半導体層（２）に接続する第１の電
極（４）を形成する第２工程と，該仮基板（１）上に絶
縁膜（５）を介して補強材（６）を接着するか，あるい
は絶縁性の補強材（６）を直かに接着し，該補強材
（６）を支持基板として該仮基板（１）をエッチング除
去する第３工程と，支持基板上に該半導体層（２）と第
２の絶縁膜（７）とが順に積層された凸型パターンを形
成し，該半導体層（２）の側面にゲート絶縁膜（８）を
形成する第４工程と，該半導体層（２）の側面にゲート
電極（10）を形成し，該第２の絶縁膜（７）を開口して
該半導体層（２）上に第２の電極（11）を形成し，該第
１の絶縁膜（３）を開口して該第１の電極（４）上に引
き出し電極（12）を形成する第５工程とを有するように
構成する。
ランジスタ）,3端子超電導トランジスタの製造方法に関
し， 縦型構造の半導体装置の高速化をはかった製造方法を
提供することを目的とし， １）仮基板（１）上に，同一エッチング条件でエッチン
グレートが該仮基板（１）より小さい一導電型の半導体
層（２）と第１の絶縁膜（３）を形成し，該第１の絶縁
膜（３）にコンタクト孔を開口し，該半導体層（２）を
露出する第１工程と，該コンタクト孔を覆って該第１の
絶縁膜（３）上に該半導体層（２）に接続する第１の電
極（４）を形成する第２工程と，該仮基板（１）上に絶
縁膜（５）を介して補強材（６）を接着するか，あるい
は絶縁性の補強材（６）を直かに接着し，該補強材
（６）を支持基板として該仮基板（１）をエッチング除
去する第３工程と，支持基板上に該半導体層（２）と第
２の絶縁膜（７）とが順に積層された凸型パターンを形
成し，該半導体層（２）の側面にゲート絶縁膜（８）を
形成する第４工程と，該半導体層（２）の側面にゲート
電極（10）を形成し，該第２の絶縁膜（７）を開口して
該半導体層（２）上に第２の電極（11）を形成し，該第
１の絶縁膜（３）を開口して該第１の電極（４）上に引
き出し電極（12）を形成する第５工程とを有するように
構成する。
２）前記第４工程を，支持基板上に該半導体層（２）と
第２の絶縁膜（７）とが順に積層された凸型パターンを
形成し，該半導体層（２）の周縁に反対導電型領域
（９）を形成するように構成する。
第２の絶縁膜（７）とが順に積層された凸型パターンを
形成し，該半導体層（２）の周縁に反対導電型領域
（９）を形成するように構成する。
３）前記第１の電極および第２の電極が超電導体からな
るように構成する。
るように構成する。
本発明は半導体装置の製造方法に係り，特に高速縦型
構造のMOS型トランジスタ,SIT,3端子超電導トランジス
タの製造方法に関する。
構造のMOS型トランジスタ,SIT,3端子超電導トランジス
タの製造方法に関する。
近年の高速情報処理の要求に伴い，高速演算処理を行
える集積回路およびそれを構成するトランジスタの開発
が要望されている。
える集積回路およびそれを構成するトランジスタの開発
が要望されている。
本発明はこの要望に対応する半導体装置の製造方法と
して利用できる。
して利用できる。
第２図は従来の高速トランジスタの一例を示す断面図
である。
である。
この構造は本発明者がさきに本出願人より特許出願1)
したSITで，縦型構造（動作キャリアの流れが基板に対
して垂直な方向）のJ FET（接合型電界効果トランジス
タ）である。
したSITで，縦型構造（動作キャリアの流れが基板に対
して垂直な方向）のJ FET（接合型電界効果トランジス
タ）である。
１） 特願昭62−309438号明細書 出願日 昭62.12.09〔特公
平１−1551263 公告日 平成1.06.14〕 特願昭62−309439号明細書 出願日 昭62.12.09〔特公
平１−1551264 公告日 平成1.06.14〕 図において,21は半導体基板でｐ型シリコン（ｐ−S
i）基板,22は高濃度ｎ型（n+型）ドレイン領域,23はフ
ィールド絶縁膜で二酸化シリコン（SiO2）膜,24は半導
体層で例えばｎ型シリコン（ｎ−Si）層で，ゲート電極
と接する周縁の部分はｐ型に変換されているもの,25は
層間絶縁膜でSiO2膜,26はゲート電極,27はソース電極,2
8はドレイン電極である。
平１−1551263 公告日 平成1.06.14〕 特願昭62−309439号明細書 出願日 昭62.12.09〔特公
平１−1551264 公告日 平成1.06.14〕 図において,21は半導体基板でｐ型シリコン（ｐ−S
i）基板,22は高濃度ｎ型（n+型）ドレイン領域,23はフ
ィールド絶縁膜で二酸化シリコン（SiO2）膜,24は半導
体層で例えばｎ型シリコン（ｎ−Si）層で，ゲート電極
と接する周縁の部分はｐ型に変換されているもの,25は
層間絶縁膜でSiO2膜,26はゲート電極,27はソース電極,2
8はドレイン電極である。
このトランジスタはゲート長を半導体層24の厚さで規
定できるので，リソグラフィ技術によらず，半導体層の
膜厚制御による極微細加工が行え，その結果，ゲートに
寄生する静電容量を極小化できるので高速化が可能にな
る。
定できるので，リソグラフィ技術によらず，半導体層の
膜厚制御による極微細加工が行え，その結果，ゲートに
寄生する静電容量を極小化できるので高速化が可能にな
る。
上記の従来例のトランジスタをさらに高速化しようと
すると次のような問題点が生ずる。
すると次のような問題点が生ずる。
（１）ドレイン領域22と半導体基板21間に図示のように
接合容量が存在するために，高速化の障害となってい
た。
接合容量が存在するために，高速化の障害となってい
た。
従って，基板を絶縁体とするSOI（Silicon on Insula
tor）構造が望まれる。
tor）構造が望まれる。
（２）フィールドSiO2膜を形成する際，SiO2がSiより変
換され体積膨張して形成されるため第３図に示されるよ
うにゲート開口部の形成を妨げ，その結果トランジスタ
の正常動作を阻害する場合があった。
換され体積膨張して形成されるため第３図に示されるよ
うにゲート開口部の形成を妨げ，その結果トランジスタ
の正常動作を阻害する場合があった。
第３図はフィールド絶縁膜形成後の問題点を説明する
断面図である。
断面図である。
図において,25は耐酸化性絶縁膜で窒化シリコン（Si3
N4）で，これをマスクにして基板を酸化してフィールド
SiO2膜23を形成する際に，フィールドSiO2膜は半導体層
24との境界でSiO2の凸部23Aが形成され，上記の障害を
生ずる。
N4）で，これをマスクにして基板を酸化してフィールド
SiO2膜23を形成する際に，フィールドSiO2膜は半導体層
24との境界でSiO2の凸部23Aが形成され，上記の障害を
生ずる。
（３）高速化のためにドレイン領域22は低抵抗化が望ま
しく，例えば金属等で形成されることが望ましいが，従
来例ではこれができない。
しく，例えば金属等で形成されることが望ましいが，従
来例ではこれができない。
さらに，第２図の構造は３端子型超電導トランジスタ
に適用して，一層の高速化をはかろうとすると，ソース
電極だけでなく，ドレイン電極となる半導体基板自体も
超電導体でなければならないので，従来方法ではこれが
できない。
に適用して，一層の高速化をはかろうとすると，ソース
電極だけでなく，ドレイン電極となる半導体基板自体も
超電導体でなければならないので，従来方法ではこれが
できない。
本発明は上記の問題点を解決し，縦型構造の半導体装
置の高速化をはかった製造方法を提供することを目的と
する。
置の高速化をはかった製造方法を提供することを目的と
する。
上記課題の解決は， １）仮基板（１）上に，同一エッチング条件でエッチン
グレートが該仮基板（１）より小さい一導電型の半導体
層（２）と第１の絶縁膜（３）を形成し，該第１の絶縁
膜（３）にコンタクト孔を開口し，該半導体層（２）を
露出する第１工程と，該コンタクト孔を覆った該第１の
絶縁膜（３）上に該半導体層（２）に接続する第１の電
極（４）を形成する第２工程と，該仮基板（１）上に絶
縁膜（５）を介して補強材（６）を接着するか，あるい
は絶縁性の補強材（６）を直かに接着し，該補強材
（６）を支持基板として該仮基板（１）をエッチング除
去する第３工程と，支持基板上に該半導体層（２）と第
２の絶縁膜（７）とが順に積層された凸型パターンを形
成し，該半導体層（２）の側面にゲート絶縁膜（８）を
形成する第４工程と，該半導体層（２）の側面にゲート
電極（10）を形成し，該第２の絶縁膜（７）を開口して
該半導体層（２）上に第２の電極（11）を形成し，該第
１の絶縁膜（３）を開口して該第１の電極（４）上に引
き出し電極（12）を形成する第５工程とを有する半導体
装置の製造方法，あるいは ２）前記第４工程が，支持基板上に該半導体層（２）と
第２の絶縁膜（７）とが順に積層された凸型パターンを
形成し，該半導体層（２）の周縁に反対導電型領域
（９）を形成する前記１）記載の半導体装置の製造方
法，あるいは ３）前記第１の電極および第２の電極が超電導体からな
ることを特徴とする前記１）または２）記載の半導体装
置の製造方法により達成される。
グレートが該仮基板（１）より小さい一導電型の半導体
層（２）と第１の絶縁膜（３）を形成し，該第１の絶縁
膜（３）にコンタクト孔を開口し，該半導体層（２）を
露出する第１工程と，該コンタクト孔を覆った該第１の
絶縁膜（３）上に該半導体層（２）に接続する第１の電
極（４）を形成する第２工程と，該仮基板（１）上に絶
縁膜（５）を介して補強材（６）を接着するか，あるい
は絶縁性の補強材（６）を直かに接着し，該補強材
（６）を支持基板として該仮基板（１）をエッチング除
去する第３工程と，支持基板上に該半導体層（２）と第
２の絶縁膜（７）とが順に積層された凸型パターンを形
成し，該半導体層（２）の側面にゲート絶縁膜（８）を
形成する第４工程と，該半導体層（２）の側面にゲート
電極（10）を形成し，該第２の絶縁膜（７）を開口して
該半導体層（２）上に第２の電極（11）を形成し，該第
１の絶縁膜（３）を開口して該第１の電極（４）上に引
き出し電極（12）を形成する第５工程とを有する半導体
装置の製造方法，あるいは ２）前記第４工程が，支持基板上に該半導体層（２）と
第２の絶縁膜（７）とが順に積層された凸型パターンを
形成し，該半導体層（２）の周縁に反対導電型領域
（９）を形成する前記１）記載の半導体装置の製造方
法，あるいは ３）前記第１の電極および第２の電極が超電導体からな
ることを特徴とする前記１）または２）記載の半導体装
置の製造方法により達成される。
本発明はつぎの工程で構成される。
これらの工程を実施例の第１図（ａ）〜（ｄ）を用い
て説明する。
て説明する。
（１）第１図（ａ）参照 仮基板１上に半導体層２を成長する。
ここで，半導体層２はあるエッチング条件でエッチン
グレートが仮基板より小さいものを選択する。
グレートが仮基板より小さいものを選択する。
（２）第１図（ｂ）参照 つぎに，半導体層２上に電極４を形成し，この上に絶
縁膜５を介してを補強材６を形成し（または絶縁性の補
強材６を形成し），仮基板１をエッチング除去して半導
体層２を露出させる。
縁膜５を介してを補強材６を形成し（または絶縁性の補
強材６を形成し），仮基板１をエッチング除去して半導
体層２を露出させる。
（３）第１図（ｃ）参照 以後，補強材６を支持基板として上下反転して処理を
行う。
行う。
このようにすることで，電極４が埋め込まれているに
もかかわらず支持基板表面は完全に平坦となり，以後の
プロセスの精度向上に寄与することができる。
もかかわらず支持基板表面は完全に平坦となり，以後の
プロセスの精度向上に寄与することができる。
（４）第１図（ｄ）参照 支持基板上に順に半導体層2,絶縁膜７からなる凸型パ
ターンを形成し半導体層の側面にゲート電極用の開口部
を形成する。
ターンを形成し半導体層の側面にゲート電極用の開口部
を形成する。
以上の工程によりSOI構造が形成されるので前記問題
点（１）は解決される。
点（１）は解決される。
つぎに部分酸化（LOCOS）法によるフィールド絶縁膜
を使用しないので問題点（２）は発生しない。
を使用しないので問題点（２）は発生しない。
さらに支持基板を埋め込まれる電極はプロセス上の温
度に耐えられれば何でもよく，超電導体であっても，メ
タルであってもよい。従って問題点（３）は解決され
る。
度に耐えられれば何でもよく，超電導体であっても，メ
タルであってもよい。従って問題点（３）は解決され
る。
第１図（ａ）〜（ｇ）は本発明の一実施例を説明する
断面図である。
断面図である。
第１図（ａ）において，仮基板としてSi基板１を用
い，この上に半導体層として厚さ100〜1000Åのｎ型炭
化珪素（ｎ−SiC）層２をエピタキシャル成長する。
い，この上に半導体層として厚さ100〜1000Åのｎ型炭
化珪素（ｎ−SiC）層２をエピタキシャル成長する。
エピタキシャル成長の条件は,SiのソースガスとしてS
iCl3,CのソースガスとしてC3H8，ドーパントガスとして
B2H6，キャリアガスとしてH2を用い，これを200Paに減
圧した雰囲気中で基板温度を1000℃にして行った。
iCl3,CのソースガスとしてC3H8，ドーパントガスとして
B2H6，キャリアガスとしてH2を用い，これを200Paに減
圧した雰囲気中で基板温度を1000℃にして行った。
つぎに，第１の絶縁膜として気相成長（CVD）による
厚さ2000〜3000ÅのSiO2膜３を成長し，通常のリソグラ
フィ工程により，コンタクト領域を開口する。
厚さ2000〜3000ÅのSiO2膜３を成長し，通常のリソグラ
フィ工程により，コンタクト領域を開口する。
第１図（ｂ）において，厚さ約3000Åのドープされた
ポリシリコン膜４を成長する。
ポリシリコン膜４を成長する。
ポリシリコンの代わりに，高融点金属，高温超電導酸
化物等電極となる材料を用いてもよい。
化物等電極となる材料を用いてもよい。
つぎに，ポリシリコン膜４をパターニングして第１の
電極を形成する。
電極を形成する。
つぎに，仮基板上全面に厚さ約3000ÅのCVD SiO2膜５
を成長する。
を成長する。
この膜は，後に形成される補強材が絶縁物で形成され
る場合は必ずしも必要でない。
る場合は必ずしも必要でない。
第１図（ｃ）において，補強材６として，融点が600
〜1000℃程度のガラス板を溶融させて基板表面に接着す
る。
〜1000℃程度のガラス板を溶融させて基板表面に接着す
る。
補強材の形成方法は，仮基板表面を平坦化絶縁膜等を
用いて一旦平坦化して，補強材として別のSi基板を接着
してもよい。また，樹脂等の有機材料または無機材等で
固める方法であってもよい。
用いて一旦平坦化して，補強材として別のSi基板を接着
してもよい。また，樹脂等の有機材料または無機材等で
固める方法であってもよい。
ただし，後工程の熱処理に耐え得る材料を選ぶか，も
しくは後工程の熱処理温度を低温化して補強材が耐えら
れるような温度にまで下げる必要がある。
しくは後工程の熱処理温度を低温化して補強材が耐えら
れるような温度にまで下げる必要がある。
つぎに,Si基板１を弗硝酸を用いてエッチング除去す
る。
る。
この際,SiC層２はほとんどエッチングされない。
また，補強材６がエッチングされないようにする。補
強材にガラスを用いた場合はレジスト等の有機材で保護
してエッチングを行い，後に有機材を除去する。
強材にガラスを用いた場合はレジスト等の有機材で保護
してエッチングを行い，後に有機材を除去する。
この後は，補強材６を支持基板として上下逆転して処
理を行う。
理を行う。
第１図（ｄ）において、第２の絶縁膜として，支持基
板表面に400℃の低温プラズマCVD法により，厚さ約2000
ÅのCVD SiO2膜７を成長し，前記コンタクト領域上に形
成したレジストマスク（図示せず）と異方性エッチング
を用いて,CVD SiO2膜７とSiC層２をエッチングして凸型
パターンを形成する。
板表面に400℃の低温プラズマCVD法により，厚さ約2000
ÅのCVD SiO2膜７を成長し，前記コンタクト領域上に形
成したレジストマスク（図示せず）と異方性エッチング
を用いて,CVD SiO2膜７とSiC層２をエッチングして凸型
パターンを形成する。
この際のエッチングは、反応ガスとしてCF4，あるい
はCl2＋BCl3を用いる。
はCl2＋BCl3を用いる。
第１図（ｅ）において,SiC層２の側壁に厚さ200ÅのC
VD SiO2膜８を形成し,MOS型トランジスタのゲート絶縁
膜とする。
VD SiO2膜８を形成し,MOS型トランジスタのゲート絶縁
膜とする。
このゲート絶縁膜の形成は熱酸化やその他の方法を用
いてもよい。
いてもよい。
第１図（ｆ）において,CVD SiO2膜７およびポリシリ
コン膜４上のCVD SiO2膜３に開口部を形成し，スパッタ
法等により基板上にアルミニウム（Al）膜を被着し，パ
ターニングしてゲート電極10,ソース電極（第２の電
極）11,ドレイン電極（第１の電極の引き出し電極）12
を形成する。
コン膜４上のCVD SiO2膜３に開口部を形成し，スパッタ
法等により基板上にアルミニウム（Al）膜を被着し，パ
ターニングしてゲート電極10,ソース電極（第２の電
極）11,ドレイン電極（第１の電極の引き出し電極）12
を形成する。
以上で,MOS型トランジスタが作製できる。
第１図（ｇ）において，第１図（ｅ）の工程の代わり
に，ゲート絶縁膜８を形成しないで,SiC層２の側壁より
ｐ型不純物を導入してSiC層２の周縁をｐ型領域９に変
換してpn接合を形成する。
に，ゲート絶縁膜８を形成しないで,SiC層２の側壁より
ｐ型不純物を導入してSiC層２の周縁をｐ型領域９に変
換してpn接合を形成する。
pn接合の形成は,SiC層２の側壁は露出した状態でAl電
極10,11,12を形成した後,400〜500℃で例えば60分間熱
処理すると,AlはSiC中に拡散してｐ型領域９を形成する
ことができる。
極10,11,12を形成した後,400〜500℃で例えば60分間熱
処理すると,AlはSiC中に拡散してｐ型領域９を形成する
ことができる。
SiCはAlの拡散により良質のpn接合が形成できる。
以上でSITを作製することができる。
超電導トランジスタの形成に対しても，ソース電極10
およびポリシリコン膜４がドレイン電極として超電導体
に置き替わるだけで，本発明を提要することができる。
およびポリシリコン膜４がドレイン電極として超電導体
に置き替わるだけで，本発明を提要することができる。
実施例では，仮基板／半導体層の組み合わせにSi/SiC
を用いたが，この他に例えばSi/C（ダイヤモンド）,Si/
GaAs,Si/InP,Si/BN,Si/InSb等であっても本発明は適用
可能である。
を用いたが，この他に例えばSi/C（ダイヤモンド）,Si/
GaAs,Si/InP,Si/BN,Si/InSb等であっても本発明は適用
可能である。
なお，実施例ではセルフアライン型でない素子につい
て説明したが，前記特願昭62−309438号明細書に示され
るセルフアライン型素子についても本発明は適用可能で
ある。
て説明したが，前記特願昭62−309438号明細書に示され
るセルフアライン型素子についても本発明は適用可能で
ある。
以上説明したように本発明によれば，縦型構造の半導
体装置の高速化をはかった製造方法が得られた。
体装置の高速化をはかった製造方法が得られた。
この結果， （１）高速化に敵したSOI構造が得られ， （２）従来の高速縦型構造の欠点であった半導体層側面
のゲート開口部の異常をフィールド絶縁膜をなくするこ
とにより防止し， （３）さらに超電導体でソース，ドレイン電極を作製で
きるようになり半導体装置の高速化に寄与することがで
きる。
のゲート開口部の異常をフィールド絶縁膜をなくするこ
とにより防止し， （３）さらに超電導体でソース，ドレイン電極を作製で
きるようになり半導体装置の高速化に寄与することがで
きる。
第１図（ａ）〜（ｇ）は本発明の一実施例を説明する断
面図， 第２図は従来の高速トランジスタの一例を示す断面図， 第３図はフィールド絶縁膜形成後の問題点を説明する断
面図である。 図において， １は仮基板でSi基板,2は半導体層でｎ−SiC層,3は第１
の絶縁膜でCVD SiO2膜,4は第１の電極でポリシリコン
膜,5はCVD SiO2膜,6は補強材で支持基板,7は第２の絶縁
膜でCVD SiO2膜,8はゲート絶縁膜,9はｐ型領域,10はゲ
ー電極,11はソース電極（第２の電極）,12はドレイン電
極（第１の電極の引き出し電極） である。
面図， 第２図は従来の高速トランジスタの一例を示す断面図， 第３図はフィールド絶縁膜形成後の問題点を説明する断
面図である。 図において， １は仮基板でSi基板,2は半導体層でｎ−SiC層,3は第１
の絶縁膜でCVD SiO2膜,4は第１の電極でポリシリコン
膜,5はCVD SiO2膜,6は補強材で支持基板,7は第２の絶縁
膜でCVD SiO2膜,8はゲート絶縁膜,9はｐ型領域,10はゲ
ー電極,11はソース電極（第２の電極）,12はドレイン電
極（第１の電極の引き出し電極） である。
Claims (3)
- 【請求項１】仮基板（１）上に，同一エッチング条件で
エッチングレートが該仮基板（１）より小さい一導電型
の半導体層（２）と第１の絶縁膜（３）を形成し，該第
１の絶縁膜（３）にコンタクト孔を開口し，該半導体層
（２）を露出する第１工程と， 該コンタクト孔を覆って該第１の絶縁膜（３）上に該半
導体層（２）に接続する第１の電極（４）を形成する第
２工程と， 該仮基板（１）上に絶縁膜（５）を介して補強材（６）
を接着するか，あるいは絶縁性の補強材（６）を直かに
接着し，該補強材（６）を支持基板として該仮基板
（１）をエッチング除去する第３工程と， 支持基板上に該半導体層（２）と第２の絶縁膜（７）と
が順に積層された凸型パターンを形成し，該半導体層
（２）の側面にゲート絶縁膜（８）を形成する第４工程
と， 該半導体層（２）の側面にゲート電極（10）を形成し，
該第２の絶縁膜（７）を開口して該半導体層（２）上に
第２の電極（11）を形成し，該第１の絶縁膜（３）を開
口して該第１の電極（４）上に引き出し電極（12）を形
成する第５工程 とを有することを特徴とする半導体装置の製造方法。 - 【請求項２】前記第４工程が，支持基板上に該半導体層
（２）と第２の絶縁膜（７）とが順に積層された凸型パ
ターンを形成し，該半導体層（２）の周縁に反対導電型
領域（９）を形成することを特徴とする請求項１記載の
半導体装置の製造方法。 - 【請求項３】前記第１の電極および第２の電極が超電導
体からなることを特徴とする請求項１または２記載の半
導体装置の製造方法。
Priority Applications (3)
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|---|---|---|---|
| JP2186203A JP2913785B2 (ja) | 1990-07-12 | 1990-07-12 | 半導体装置の製造方法 |
| US07/729,239 US5202273A (en) | 1990-07-12 | 1991-07-12 | Method of manufacturing a vertical semiconductor device |
| US07/971,235 US5367189A (en) | 1990-07-12 | 1992-11-04 | Vertical semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2186203A JP2913785B2 (ja) | 1990-07-12 | 1990-07-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0472633A JPH0472633A (ja) | 1992-03-06 |
| JP2913785B2 true JP2913785B2 (ja) | 1999-06-28 |
Family
ID=16184181
Family Applications (1)
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|---|---|---|---|
| JP2186203A Expired - Fee Related JP2913785B2 (ja) | 1990-07-12 | 1990-07-12 | 半導体装置の製造方法 |
Country Status (2)
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|---|---|---|---|---|
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| US5354695A (en) * | 1992-04-08 | 1994-10-11 | Leedy Glenn J | Membrane dielectric isolation IC fabrication |
| CA2052970C (en) * | 1990-10-08 | 1996-07-02 | Takao Nakamura | Superconducting device having an extremely thin superconducting channel formed of oxide superconductor material and method for manufacturing the same |
| KR930006732B1 (ko) * | 1991-05-08 | 1993-07-23 | 재단법인 한국전자통신연구소 | 전기적 특성을 갖는 구조물이 매립된 반도체기판 및 그 제조방법 |
| US5391510A (en) * | 1992-02-28 | 1995-02-21 | International Business Machines Corporation | Formation of self-aligned metal gate FETs using a benignant removable gate material during high temperature steps |
| US6008126A (en) * | 1992-04-08 | 1999-12-28 | Elm Technology Corporation | Membrane dielectric isolation IC fabrication |
| US5488232A (en) * | 1993-09-28 | 1996-01-30 | North Carolina State University | Oriented diamond film structures on non-diamond substrates |
| US5612547A (en) * | 1993-10-18 | 1997-03-18 | Northrop Grumman Corporation | Silicon carbide static induction transistor |
| JPH07335907A (ja) * | 1994-06-14 | 1995-12-22 | Sony Corp | Ｓｏｉ基板に形成したｃｍｏｓトランジスタおよびそのｓｏｉ基板の製造方法 |
| US6020257A (en) * | 1995-06-07 | 2000-02-01 | Elm Technology Corporation | Membrane dielectric isolation IC fabrication |
| US5689127A (en) * | 1996-03-05 | 1997-11-18 | International Business Machines Corporation | Vertical double-gate field effect transistor |
| SE9602407D0 (sv) * | 1996-06-19 | 1996-06-19 | Abb Research Ltd | A method for producing a channel region layer in a voltage controlled semiconductor device |
| US5705830A (en) * | 1996-09-05 | 1998-01-06 | Northrop Grumman Corporation | Static induction transistors |
| US6215152B1 (en) * | 1998-08-05 | 2001-04-10 | Cree, Inc. | MOSFET having self-aligned gate and buried shield and method of making same |
| US6620719B1 (en) * | 2000-03-31 | 2003-09-16 | International Business Machines Corporation | Method of forming ohmic contacts using a self doping layer for thin-film transistors |
| JP4014456B2 (ja) * | 2002-06-19 | 2007-11-28 | 株式会社日立ハイテクノロジーズ | エッチング処理方法 |
| AU2003278414A1 (en) * | 2002-11-20 | 2004-06-15 | Koninklijke Philips Electronics N.V. | Radiation-emitting semiconductor device and method of manufacturing such a device |
| EP2400532A3 (en) * | 2005-06-20 | 2012-03-28 | Nippon Telegraph And Telephone Corporation | Diamond semiconductor element and process for producing the same |
| US7829989B2 (en) * | 2005-09-07 | 2010-11-09 | Alpha & Omega Semiconductor, Ltd. | Vertical packaged IC device modules with interconnected 3D laminates directly contacts wafer backside |
| JP2007180492A (ja) * | 2005-12-01 | 2007-07-12 | National Institute Of Information & Communication Technology | 薄層デバイスの作成方法 |
| US7692223B2 (en) * | 2006-04-28 | 2010-04-06 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device and method for manufacturing the same |
| JP5409033B2 (ja) * | 2008-02-18 | 2014-02-05 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2011040593A (ja) * | 2009-08-12 | 2011-02-24 | Seiko Epson Corp | 半導体装置ならびに半導体装置の製造方法 |
| US8324661B2 (en) * | 2009-12-23 | 2012-12-04 | Intel Corporation | Quantum well transistors with remote counter doping |
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| JP2530672B2 (ja) * | 1987-12-09 | 1996-09-04 | 富士通株式会社 | 半導体装置の製造方法 |
-
1990
- 1990-07-12 JP JP2186203A patent/JP2913785B2/ja not_active Expired - Fee Related
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1991
- 1991-07-12 US US07/729,239 patent/US5202273A/en not_active Expired - Lifetime
-
1992
- 1992-11-04 US US07/971,235 patent/US5367189A/en not_active Expired - Lifetime
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| Publication number | Publication date |
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