JP3171296B2 - 埋込ゲート型半導体素子とその製造方法 - Google Patents
埋込ゲート型半導体素子とその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、埋込ゲート型半導体素
子とその製造方法に関し、特に電力用半導体スイッチと
して好適な高耐圧の埋込ゲート型静電誘導サイリスタと
その製造方法に関する。
子とその製造方法に関し、特に電力用半導体スイッチと
して好適な高耐圧の埋込ゲート型静電誘導サイリスタと
その製造方法に関する。
【０００２】
【従来の技術】従来、電力用半導体スイッチとしてサイ
リスタ、トランジスタ等が広く使用されているが、最
近、ゲート領域を外側から囲むフィールド・リミッティ
ング・リング（ガードリングとも呼ばれる）を形成し、
電界集中を緩和して高耐圧化を図った埋込ゲート型静電
誘導サイリスタが開発され、多くの改善提案がなされて
いる。これについては、例えば、特開平１−２９１４６
２号公報、特開平４−２０６５７４号公報等に開示され
ている。
リスタ、トランジスタ等が広く使用されているが、最
近、ゲート領域を外側から囲むフィールド・リミッティ
ング・リング（ガードリングとも呼ばれる）を形成し、
電界集中を緩和して高耐圧化を図った埋込ゲート型静電
誘導サイリスタが開発され、多くの改善提案がなされて
いる。これについては、例えば、特開平１−２９１４６
２号公報、特開平４−２０６５７４号公報等に開示され
ている。
【０００３】図６は従来の埋込ゲート型静電誘導サイリ
スタの第１の例の断面図である。
スタの第１の例の断面図である。
【０００４】これは、上記特開平４−２０６５７４号公
報に開示されたもので、Ｎ- 型ベース領域６１の下面に
Ｐ+ 型アノード領域６２を設け、上面にＮ+ 型カソード
領域６６を設ける。アノード領域６２とカソード領域６
６との中間のＮ- 型ベース領域６１にＰ+ 型ゲート領域
６３と複数個のＰ+ 型埋込ゲート領域６４と少なくとも
一つのＰ+ 型フィールド・リミッティング・リング６５
を設ける。フィールド・リミッティング・リング６５
は、ゲート領域６３の隣に間隔をおいてかつ前記ゲート
領域６３の外側を囲むように設ける。カソード領域６６
の表面を選択的にマスクしておき、カソード領域６６側
から選択エッチしてゲート領域６３の一部およびフィー
ルド・リミッティング・リング６５を露出させる。熱酸
化によるＳｉＯ2 膜６８を形成し、選択エッチングして
電極形成領域を窓あけした後、アノード電極７１、カソ
ード電極７２、ゲート電極７３を形成する。しかる後、
パッシベーション膜として化学的気相成長（ＣＶＤ）法
によりＳｉＯ2 膜６９を形成する。なお、Ｎ- 型ベース
領域６１の不純物濃度は約１×１０12〜１×１０14原子
／ｃｍ3 、Ｐ+ 型アノード領域６２の不純物濃度は約１
×１０18〜１×１０19原子／ｃｍ3 、Ｎ+ 型カソード領
域６６の不純物濃度は約１×１０18〜１×１０ 20原子／
ｃｍ3 、Ｐ+ 型ゲート領域６３、Ｐ+ 型埋込ゲート領域
６４およびフィールド・リミッティング・リング６５の
不純物濃度は約１×１０18〜１×１０19原子／ｃｍ3 で
ある。
報に開示されたもので、Ｎ- 型ベース領域６１の下面に
Ｐ+ 型アノード領域６２を設け、上面にＮ+ 型カソード
領域６６を設ける。アノード領域６２とカソード領域６
６との中間のＮ- 型ベース領域６１にＰ+ 型ゲート領域
６３と複数個のＰ+ 型埋込ゲート領域６４と少なくとも
一つのＰ+ 型フィールド・リミッティング・リング６５
を設ける。フィールド・リミッティング・リング６５
は、ゲート領域６３の隣に間隔をおいてかつ前記ゲート
領域６３の外側を囲むように設ける。カソード領域６６
の表面を選択的にマスクしておき、カソード領域６６側
から選択エッチしてゲート領域６３の一部およびフィー
ルド・リミッティング・リング６５を露出させる。熱酸
化によるＳｉＯ2 膜６８を形成し、選択エッチングして
電極形成領域を窓あけした後、アノード電極７１、カソ
ード電極７２、ゲート電極７３を形成する。しかる後、
パッシベーション膜として化学的気相成長（ＣＶＤ）法
によりＳｉＯ2 膜６９を形成する。なお、Ｎ- 型ベース
領域６１の不純物濃度は約１×１０12〜１×１０14原子
／ｃｍ3 、Ｐ+ 型アノード領域６２の不純物濃度は約１
×１０18〜１×１０19原子／ｃｍ3 、Ｎ+ 型カソード領
域６６の不純物濃度は約１×１０18〜１×１０ 20原子／
ｃｍ3 、Ｐ+ 型ゲート領域６３、Ｐ+ 型埋込ゲート領域
６４およびフィールド・リミッティング・リング６５の
不純物濃度は約１×１０18〜１×１０19原子／ｃｍ3 で
ある。
【０００５】埋込ゲート型静電誘導サイリスタにおい
て、ゲート領域６３の外側にフィールド・リミッティン
グ・リング６５を設けると、ゲート電極７３に近い側の
フィールド・リミッティング・リング６５から順にピン
チオフされることによって、ゲート領域６３ノ外側の表
面の電界集中が緩和され、耐圧が向上する。このような
構造をもった埋込ゲート型静電誘導サイリスタは、例え
ば次のようにして製造される。
て、ゲート領域６３の外側にフィールド・リミッティン
グ・リング６５を設けると、ゲート電極７３に近い側の
フィールド・リミッティング・リング６５から順にピン
チオフされることによって、ゲート領域６３ノ外側の表
面の電界集中が緩和され、耐圧が向上する。このような
構造をもった埋込ゲート型静電誘導サイリスタは、例え
ば次のようにして製造される。
【０００６】図７は図６に示す埋込ゲート型静電誘導サ
イリスタの製造方法を説明するための工程順に示した断
面図である。
イリスタの製造方法を説明するための工程順に示した断
面図である。
【０００７】まず、図７（ａ）に示すように、Ｎ- 型単
結晶シリコン基板６１ａの裏面に拡散またはイオン注入
によりＰ+ 型アノード領域６２を設け、表面に熱拡散ま
たはイオン注入によりＰ+ 型ゲート領域６３と複数個の
Ｐ+ 型埋込ゲート領域６４とＰ+ 型フィールド・リミッ
ティング・リング６５を間隔をおいて設ける。
結晶シリコン基板６１ａの裏面に拡散またはイオン注入
によりＰ+ 型アノード領域６２を設け、表面に熱拡散ま
たはイオン注入によりＰ+ 型ゲート領域６３と複数個の
Ｐ+ 型埋込ゲート領域６４とＰ+ 型フィールド・リミッ
ティング・リング６５を間隔をおいて設ける。
【０００８】次に、図７（ｂ）に示すように、Ｎ- 型シ
リコン基板６１ａの表面にＮ- 型シリコン層６１ｂをエ
ピタキシァル成長させる。このＮ- 型シリコン層６１ｂ
とＮ - 型シリコン基板６１ａと合わせてＮ- 型ベース領
域６１とする。これによりＰ + 型ゲート領域６３とＰ+
型埋込ゲート領域６４とＰ+ 型フィールド・リミッティ
ング・リング６５とがＮ- 型ベース領域６１の中に埋込
まれる。熱拡散またはイオン注入によりＮ- 型ベース領
域６１の表面にＮ+ 型カソード領域６６を設ける。
リコン基板６１ａの表面にＮ- 型シリコン層６１ｂをエ
ピタキシァル成長させる。このＮ- 型シリコン層６１ｂ
とＮ - 型シリコン基板６１ａと合わせてＮ- 型ベース領
域６１とする。これによりＰ + 型ゲート領域６３とＰ+
型埋込ゲート領域６４とＰ+ 型フィールド・リミッティ
ング・リング６５とがＮ- 型ベース領域６１の中に埋込
まれる。熱拡散またはイオン注入によりＮ- 型ベース領
域６１の表面にＮ+ 型カソード領域６６を設ける。
【０００９】次に、図７（ｃ）に示すように、カソード
領域６６の表面を選択的にマスクし、アノード領域６２
の全表面をマスクして、カソード領域６６側から選択エ
ッチしてゲート領域６３とフィールド・リミッティング
・リング６５を露出させる。しかる後、熱酸化して表面
にＳｉＯ2 膜６８を形成し、選択エッチングして電極形
成領域に窓をあける。
領域６６の表面を選択的にマスクし、アノード領域６２
の全表面をマスクして、カソード領域６６側から選択エ
ッチしてゲート領域６３とフィールド・リミッティング
・リング６５を露出させる。しかる後、熱酸化して表面
にＳｉＯ2 膜６８を形成し、選択エッチングして電極形
成領域に窓をあける。
【００１０】次に、図７（ｄ）に示すように、アルミニ
ウムなどでカソード電極７２、ゲート電極７３をそれぞ
れ形成する。そして、図６に示すように、アノード電極
７１形成した後、パッシベーション膜として表面にＣＶ
Ｄ法によりＳｉＯ2 膜６９を形成する。このようにし
て、図６に示す埋込ゲート型静電誘導サイリスタが得ら
れる。
ウムなどでカソード電極７２、ゲート電極７３をそれぞ
れ形成する。そして、図６に示すように、アノード電極
７１形成した後、パッシベーション膜として表面にＣＶ
Ｄ法によりＳｉＯ2 膜６９を形成する。このようにし
て、図６に示す埋込ゲート型静電誘導サイリスタが得ら
れる。
【００１１】このような埋込ゲート型静電誘導サイリス
タの製造方法において、フィールド・リミッティング・
リング６５を形成してからシリコン・エッチングを行う
工程にすると、図８に示すように、エッチング深さのば
らつきによりフィールド・リミッティング・リング６５
の形状が変化してしまう。すなわち、図８（ａ）に示す
ように、断面卵形のフィールド・リミッティング・リン
グ６５の最大短径が露出する所が適正エッチングである
ように設計される。このときの一つのフィールド・リミ
ッティング・リング６５と隣のフィールド・リミッティ
ング・リング６５との距離をｄ1 とする。図８（ｂ）に
示すように、過剰エッチングであると、フィールド・リ
ミッティング・リング間距離ｄ2 はｄ1 より大きくな
る。また、図８（ｃ）に示すように、過小エッチングで
あっても、フィールド・リミッティング・リング間距離
ｄ3 はｄ1 より大きくなる。このように、エッチング量
の大小によってフィールド・リミッティング・リング間
距離ｄが変わるので、設計通りの耐電圧が得られないと
いう問題がある。この問題を解決するため、フィールド
・リミッティング・リングをエッチングの後に形成する
方法が特開平１−２９１４６２号公報で提案された。
タの製造方法において、フィールド・リミッティング・
リング６５を形成してからシリコン・エッチングを行う
工程にすると、図８に示すように、エッチング深さのば
らつきによりフィールド・リミッティング・リング６５
の形状が変化してしまう。すなわち、図８（ａ）に示す
ように、断面卵形のフィールド・リミッティング・リン
グ６５の最大短径が露出する所が適正エッチングである
ように設計される。このときの一つのフィールド・リミ
ッティング・リング６５と隣のフィールド・リミッティ
ング・リング６５との距離をｄ1 とする。図８（ｂ）に
示すように、過剰エッチングであると、フィールド・リ
ミッティング・リング間距離ｄ2 はｄ1 より大きくな
る。また、図８（ｃ）に示すように、過小エッチングで
あっても、フィールド・リミッティング・リング間距離
ｄ3 はｄ1 より大きくなる。このように、エッチング量
の大小によってフィールド・リミッティング・リング間
距離ｄが変わるので、設計通りの耐電圧が得られないと
いう問題がある。この問題を解決するため、フィールド
・リミッティング・リングをエッチングの後に形成する
方法が特開平１−２９１４６２号公報で提案された。
【００１２】図９は従来の埋込ゲート型静電誘導サイリ
スタの第２の例の製造方法を説明するための工程順に示
した断面図である。
スタの第２の例の製造方法を説明するための工程順に示
した断面図である。
【００１３】まず、図９（ａ）に示すように、Ｎ- 型単
結晶シリコン基板８１ａの裏面に熱拡散またはイオン注
入によりＰ+ 型アノード領域８２を設け、表面に熱拡散
またはイオン注入によりＰ+ 型ゲート領域８３と複数個
のＰ+ 型埋込ゲート領域８４を間隔をおいて設ける。
結晶シリコン基板８１ａの裏面に熱拡散またはイオン注
入によりＰ+ 型アノード領域８２を設け、表面に熱拡散
またはイオン注入によりＰ+ 型ゲート領域８３と複数個
のＰ+ 型埋込ゲート領域８４を間隔をおいて設ける。
【００１４】次に、図９（ｂ）に示すように、ＣＶＤ法
などによりＮ- 型シリコン基板８１ａの表面にＮ- 型シ
リコン層８１ｂをエピタキシァル成長させる。このＮ-
型シリコン層８１ｂとＮ- 型シリコン基板８１ａと合わ
せてＮ- 型ベース領域８１とする。これによりＰ+ 型ゲ
ート領域８３とＰ+ 型埋込ゲート領域８４がＮ- 型ベー
ス領域８１の中に埋込まれる。
などによりＮ- 型シリコン基板８１ａの表面にＮ- 型シ
リコン層８１ｂをエピタキシァル成長させる。このＮ-
型シリコン層８１ｂとＮ- 型シリコン基板８１ａと合わ
せてＮ- 型ベース領域８１とする。これによりＰ+ 型ゲ
ート領域８３とＰ+ 型埋込ゲート領域８４がＮ- 型ベー
ス領域８１の中に埋込まれる。
【００１５】次に、図９（ｃ）に示すように、シリコン
層８１ｂの表面にＮ+ 型カソード領域８６を形成し、次
にシリコン層８１ｂの表面を選択的にマスクし、アノー
ド領域８２の全表面をマスクして、上方からメサ・エッ
チしてゲート領域８３の一部を露出させる。
層８１ｂの表面にＮ+ 型カソード領域８６を形成し、次
にシリコン層８１ｂの表面を選択的にマスクし、アノー
ド領域８２の全表面をマスクして、上方からメサ・エッ
チしてゲート領域８３の一部を露出させる。
【００１６】次に、図９（ｄ）に示すように、熱酸化し
て表面にＳｉＯ2 膜（図示せず）を形成し、選択エッチ
ングしてフィールド・リミッティング・リング形成領域
に窓をあける。Ｐ型不純物を熱拡散法により拡散してＰ
+ 型ゲート領域８３の隣に間隔をおいてＰ+ 型フィール
ド・リミッティング・リング８５を設ける。ＳｉＯ2膜
を除去し、新しくＳｉＯ2 膜（図示せず）を形成し、選
択エッチングしてカソード形成領域に窓をあける。Ｎ型
不純物を熱拡散法により拡散してＮ+ 型カソード領域８
３を形成する。図示してないが第１の例と同様に、Ｓｉ
Ｏ2 膜を新しく付け直し、窓あけし、アルミニウムなど
でカソード電極、ゲート電極、アノード電極を形成した
後、パッシベーション膜を形成して保護する。このよう
な製造方法を採用すると、設計通りのフィールド・リミ
ッティング・リングを再現性良く形成できる。
て表面にＳｉＯ2 膜（図示せず）を形成し、選択エッチ
ングしてフィールド・リミッティング・リング形成領域
に窓をあける。Ｐ型不純物を熱拡散法により拡散してＰ
+ 型ゲート領域８３の隣に間隔をおいてＰ+ 型フィール
ド・リミッティング・リング８５を設ける。ＳｉＯ2膜
を除去し、新しくＳｉＯ2 膜（図示せず）を形成し、選
択エッチングしてカソード形成領域に窓をあける。Ｎ型
不純物を熱拡散法により拡散してＮ+ 型カソード領域８
３を形成する。図示してないが第１の例と同様に、Ｓｉ
Ｏ2 膜を新しく付け直し、窓あけし、アルミニウムなど
でカソード電極、ゲート電極、アノード電極を形成した
後、パッシベーション膜を形成して保護する。このよう
な製造方法を採用すると、設計通りのフィールド・リミ
ッティング・リングを再現性良く形成できる。
【００１７】
【発明が解決しようとする課題】しかしながら、熱拡散
法を用いて上記第２の例の製造方法でフィールド・リミ
ッティング・リングを形成すると、図１０（ａ）に示す
ように、埋込ゲート領域８３より浅いフィールド・リミ
ッティング・リングしか得られず、十分な電界緩和がで
きないため、高耐圧が得られないという問題がある。そ
れは、不純物を熱拡散させると、その時の熱により埋込
ゲート領域８３の不純物も同時に拡散して埋込ゲート領
域８３が広がるからである。図１０（ｂ）に示すよう
に、フィールド・リミッティング・リング８５を破線で
示すように深く拡散すると、埋込ゲート領域８３も同時
に拡散して広がり、カソード・アノード間耐圧、ゲート
・カソード間耐圧、スイッチング特性が悪くなってしま
うという問題がある。
法を用いて上記第２の例の製造方法でフィールド・リミ
ッティング・リングを形成すると、図１０（ａ）に示す
ように、埋込ゲート領域８３より浅いフィールド・リミ
ッティング・リングしか得られず、十分な電界緩和がで
きないため、高耐圧が得られないという問題がある。そ
れは、不純物を熱拡散させると、その時の熱により埋込
ゲート領域８３の不純物も同時に拡散して埋込ゲート領
域８３が広がるからである。図１０（ｂ）に示すよう
に、フィールド・リミッティング・リング８５を破線で
示すように深く拡散すると、埋込ゲート領域８３も同時
に拡散して広がり、カソード・アノード間耐圧、ゲート
・カソード間耐圧、スイッチング特性が悪くなってしま
うという問題がある。
【００１８】本発明の目的は、他の特性に影響を与え
ず、カソード・アノード間耐圧、ゲート・カソード間耐
圧を安定化させ、高い歩留りで製造することのできる埋
込ゲート型半導体素子とその製造方法を提供することに
ある。
ず、カソード・アノード間耐圧、ゲート・カソード間耐
圧を安定化させ、高い歩留りで製造することのできる埋
込ゲート型半導体素子とその製造方法を提供することに
ある。
【００１９】
【課題を解決するための手段】本発明は、一導電型の半
導体基板と、この半導体基板の下面に設けられた逆導電
型のアノード領域と、前記半導体基板の上面に設けられ
た逆導電型のゲート領域および埋込ゲート領域と、前記
ゲート領域と間隔をおいて前記ゲート領域の外側を囲む
少なくとも一つの逆導電型フィールド・リミッティング
・リングと、前記ゲート領域の一部と前記埋込ゲート領
域を覆い前記フィールド・リミッティング・リングを露
出せしめるように前記半導体基板の上面に設けられた一
導電型の半導体層と、この半導体層の上面に設けられた
一導電型のカソード領域とを有する埋込ゲート型半導体
素子において、前記フィールド・リミッティング・リン
グが前記ゲート領域と同じ深さを有する第１領域と、こ
の第１領域を内側に包含しかつ深さが前記第１領域より
浅い第２領域５ｂとで構成されていることを特徴とす
る。
導体基板と、この半導体基板の下面に設けられた逆導電
型のアノード領域と、前記半導体基板の上面に設けられ
た逆導電型のゲート領域および埋込ゲート領域と、前記
ゲート領域と間隔をおいて前記ゲート領域の外側を囲む
少なくとも一つの逆導電型フィールド・リミッティング
・リングと、前記ゲート領域の一部と前記埋込ゲート領
域を覆い前記フィールド・リミッティング・リングを露
出せしめるように前記半導体基板の上面に設けられた一
導電型の半導体層と、この半導体層の上面に設けられた
一導電型のカソード領域とを有する埋込ゲート型半導体
素子において、前記フィールド・リミッティング・リン
グが前記ゲート領域と同じ深さを有する第１領域と、こ
の第１領域を内側に包含しかつ深さが前記第１領域より
浅い第２領域５ｂとで構成されていることを特徴とす
る。
【００２０】本発明は、前記第２領域の幅が前記第１領
域の幅に前記一導電型半導体層の厚さに等しい寸法を加
算した値に等しいことを特徴とする。
域の幅に前記一導電型半導体層の厚さに等しい寸法を加
算した値に等しいことを特徴とする。
【００２１】本発明は、前記第１領域の不純物濃度が前
記第２領域の不純物濃度と同程度であることを特徴とす
る。
記第２領域の不純物濃度と同程度であることを特徴とす
る。
【００２２】本発明は、一導電型の半導体基板の下面に
逆導電型のアノード領域を形成する工程と、前記半導体
基板の上面に逆導電型のゲート領域と逆導電型の埋込ゲ
ート領域と前記ゲート領域の外側を間隔をおいて囲む環
状の逆導電型第１領域を少なくとも一つ形成する工程
と、前記半導体基板の上面に一導電型半導体層をエピタ
キシァル成長させる工程と、前記半導体層の表面に一導
電型のカソード領域を形成する工程と、前記半導体層の
表面からエッチングして前記逆導電型第１領域と前記ゲ
ート領域の一部を露出させる工程と、前記第１領域を内
側に包含しかつ前記第１領域より深さが浅い逆導電型第
２領域を形成し、前記第１領域と第２領域とを合わせて
フィールド・リミッティング・リングとする工程とを有
することを特徴とする。
逆導電型のアノード領域を形成する工程と、前記半導体
基板の上面に逆導電型のゲート領域と逆導電型の埋込ゲ
ート領域と前記ゲート領域の外側を間隔をおいて囲む環
状の逆導電型第１領域を少なくとも一つ形成する工程
と、前記半導体基板の上面に一導電型半導体層をエピタ
キシァル成長させる工程と、前記半導体層の表面に一導
電型のカソード領域を形成する工程と、前記半導体層の
表面からエッチングして前記逆導電型第１領域と前記ゲ
ート領域の一部を露出させる工程と、前記第１領域を内
側に包含しかつ前記第１領域より深さが浅い逆導電型第
２領域を形成し、前記第１領域と第２領域とを合わせて
フィールド・リミッティング・リングとする工程とを有
することを特徴とする。
【００２３】本発明は、前記第２領域の幅を前記第１領
域の幅に前記一導電型半導体層の厚さに等しい寸法を加
算した値に形成することを特徴とする。
域の幅に前記一導電型半導体層の厚さに等しい寸法を加
算した値に形成することを特徴とする。
【００２４】
【作用】本発明では、フィールド・リミッティング・リ
ングをゲート領域と同じ深さを有する第１領域と、この
第１領域を内側に包含しかつ深さが第１領域より浅い第
２領域の２つの部分に分けて別々の製造工程で形成する
ようにしたので、エッチングの過不足に関係なく、常に
ゲート領域と同じ深さを有し、リング間隔も設計値通り
の間隔のフィールド・リミッティング・リングが得ら
れ、設計値通りの耐圧が得られる。
ングをゲート領域と同じ深さを有する第１領域と、この
第１領域を内側に包含しかつ深さが第１領域より浅い第
２領域の２つの部分に分けて別々の製造工程で形成する
ようにしたので、エッチングの過不足に関係なく、常に
ゲート領域と同じ深さを有し、リング間隔も設計値通り
の間隔のフィールド・リミッティング・リングが得ら
れ、設計値通りの耐圧が得られる。
【００２５】前記第２領域の幅を前記第１領域の幅に前
記一導電型半導体層の厚さに等しい寸法を加算した値に
すると、第１領域と第２領域との重ね合わせるときの位
置ずれ、一導電型半導体層の形成時に生じるパターンず
れなどに対するマージンが十分にとれ、第１領域が第２
領域の外側にはみ出すことがなくなる。
記一導電型半導体層の厚さに等しい寸法を加算した値に
すると、第１領域と第２領域との重ね合わせるときの位
置ずれ、一導電型半導体層の形成時に生じるパターンず
れなどに対するマージンが十分にとれ、第１領域が第２
領域の外側にはみ出すことがなくなる。
【００２６】第１領域の不純物濃度を第２領域の不純物
濃度と同程度にすると、第１領域と第２領域とが一様濃
度となり、一つのフィールド・リミッティング・リング
として作用し、電界集中を緩和し、耐圧を向上させる。
濃度と同程度にすると、第１領域と第２領域とが一様濃
度となり、一つのフィールド・リミッティング・リング
として作用し、電界集中を緩和し、耐圧を向上させる。
【００２７】本発明では、半導体基板の上面に第１領域
をゲート領域３、埋込ゲート領域と共に形成し、半導体
層をエピタキシァル成長させ、この半導体層をエッチン
グして第１領域５ａを露出させた後、第１領域を内側に
包含するように第２領域を形成するようにしたので、エ
ッチングの過不足に関係なく、常にゲート領域と同じ深
さを有し、リング間隔も設計値通りの間隔のフィールド
・リミッティング・リングが得られ、設計値通りの耐圧
が得られる。
をゲート領域３、埋込ゲート領域と共に形成し、半導体
層をエピタキシァル成長させ、この半導体層をエッチン
グして第１領域５ａを露出させた後、第１領域を内側に
包含するように第２領域を形成するようにしたので、エ
ッチングの過不足に関係なく、常にゲート領域と同じ深
さを有し、リング間隔も設計値通りの間隔のフィールド
・リミッティング・リングが得られ、設計値通りの耐圧
が得られる。
【００２８】第２領域の幅を前記第１領域の幅に前記一
導電型半導体層の厚さに等しい寸法を加算した値にする
と、半導体層形成のためのエピタキシァル成長時に生じ
るパターンずれ、第１領域に第２領域を重ね合わせると
きのホトリソグラフィにおけるマスク目合わせずれに対
するマージンが十分にとれ、第１領域が第２領域の外側
にはみ出すことがなくなる。
導電型半導体層の厚さに等しい寸法を加算した値にする
と、半導体層形成のためのエピタキシァル成長時に生じ
るパターンずれ、第１領域に第２領域を重ね合わせると
きのホトリソグラフィにおけるマスク目合わせずれに対
するマージンが十分にとれ、第１領域が第２領域の外側
にはみ出すことがなくなる。
【００２９】
【実施例】図１は本発明の一実施例の断面図である。
【００３０】Ｎ- 型シリコン基板１ａの下面にＰ+ 型ア
ノード領域２を設け、上面にＰ+ 型ゲート領域３と複数
個のＰ+ 型埋込ゲート領域４とＰ+ 型第１領域５ａを少
なくとも一つ間隔をおいてかつゲート領域３の外側を囲
むように設ける。Ｐ+ 型第１領域５ａは、後でフィール
ド・リミッティング・リング５の一部となる領域で、フ
ィールド・リミッティング・リングの設計値と同じ深
さ、すなわち、ゲート領域３と同じ深さを有し、上面積
がフィールド・リミッティング・リングの設計値よりも
狭い面積を有する。シリコン基板１ａの上にエピタキシ
ァル成長法によりＮ- 型シリコン層１ｂを形成し、Ｎ-
型シリコン基板１ａとＮ- 型シリコン層１ｂを合わせて
Ｎ- 型ベース領域１とする。Ｎ- 型ベース領域１の上に
Ｎ+ 型カソード領域６を設ける。カソード領域６の表面
を選択的にマスクしておき、上方から選択エッチしてゲ
ート領域３の一部および第１領域５ａを露出させる。露
出した表面にＰ型不純物を熱拡散してフィールド・リミ
ッティング・リング５の一部となるＰ+ 型第２領域５ｂ
を形成する。第２領域５ｂは、上面積が設計値通りの大
きさ、すなわち、第１領域５ａより大きくかつ第１領域
５ａを内側に包含する大きさを有し、かつ第１領域５ａ
より深さが浅くなるように形成される。第１領域５ａと
第２領域５ｂとを合わせてＰ+ 型フィールド・リミッテ
ィング・リング５とする。この点が図６、図９に示した
従来例と異なる点である。アノード電極９、カソード電
極１０、ゲート電極１１を形成する。しかる後、パッシ
ベーション膜８を形成して表面を保護する。なお、フィ
ールド・リミッティング・リング５の第１領域５ａと第
２領域５ｂの不純物濃度は同程度で、約１×１０18〜１
×１０19原子／ｃｍ3 にする。
ノード領域２を設け、上面にＰ+ 型ゲート領域３と複数
個のＰ+ 型埋込ゲート領域４とＰ+ 型第１領域５ａを少
なくとも一つ間隔をおいてかつゲート領域３の外側を囲
むように設ける。Ｐ+ 型第１領域５ａは、後でフィール
ド・リミッティング・リング５の一部となる領域で、フ
ィールド・リミッティング・リングの設計値と同じ深
さ、すなわち、ゲート領域３と同じ深さを有し、上面積
がフィールド・リミッティング・リングの設計値よりも
狭い面積を有する。シリコン基板１ａの上にエピタキシ
ァル成長法によりＮ- 型シリコン層１ｂを形成し、Ｎ-
型シリコン基板１ａとＮ- 型シリコン層１ｂを合わせて
Ｎ- 型ベース領域１とする。Ｎ- 型ベース領域１の上に
Ｎ+ 型カソード領域６を設ける。カソード領域６の表面
を選択的にマスクしておき、上方から選択エッチしてゲ
ート領域３の一部および第１領域５ａを露出させる。露
出した表面にＰ型不純物を熱拡散してフィールド・リミ
ッティング・リング５の一部となるＰ+ 型第２領域５ｂ
を形成する。第２領域５ｂは、上面積が設計値通りの大
きさ、すなわち、第１領域５ａより大きくかつ第１領域
５ａを内側に包含する大きさを有し、かつ第１領域５ａ
より深さが浅くなるように形成される。第１領域５ａと
第２領域５ｂとを合わせてＰ+ 型フィールド・リミッテ
ィング・リング５とする。この点が図６、図９に示した
従来例と異なる点である。アノード電極９、カソード電
極１０、ゲート電極１１を形成する。しかる後、パッシ
ベーション膜８を形成して表面を保護する。なお、フィ
ールド・リミッティング・リング５の第１領域５ａと第
２領域５ｂの不純物濃度は同程度で、約１×１０18〜１
×１０19原子／ｃｍ3 にする。
【００３１】このように、フィールド・リミッティング
・リング５を２つの部分に分けて２回の熱拡散で形成す
ると、エッチングの過不足に関係なく、常にゲート領域
３と同じ深さを有し、リング間隔も設計値通りの間隔の
フィールド・リミッティング・リング５が得られ、設計
値通りの耐圧が得られる。
・リング５を２つの部分に分けて２回の熱拡散で形成す
ると、エッチングの過不足に関係なく、常にゲート領域
３と同じ深さを有し、リング間隔も設計値通りの間隔の
フィールド・リミッティング・リング５が得られ、設計
値通りの耐圧が得られる。
【００３２】次に、この実施例の製造方法について説明
する。
する。
【００３３】図２は図１に示す実施例の製造方法を説明
するための工程順に示した断面図である。
するための工程順に示した断面図である。
【００３４】まず、図２（ａ）に示すように、Ｎ- 型シ
リコン基板１ａの裏面に熱拡散によりＰ+ 型アノード領
域２を設ける。表面にＳｉＯ2 などでマスクを設け、窓
あけし、熱拡散によりＰ+ 型ゲート領域３と複数個のＰ
+ 型埋込ゲート領域４と後でフィールド・リミッティン
グ・リング５の一部となるＰ+ 型第１領域５ａを少なく
とも一つ間隔をおいてかつゲート領域３の外側を囲むよ
うに設ける。Ｐ+ 型第１領域５ａの幅をｗ1 とする。Ｐ
+ 型第１領域５ａは、Ｐ+ 型ゲート領域５と同時に形成
されるから、ゲート領域３と同じ深さを有する。また、
第１領域５ａの上面積は、フィールド・リミッティング
・リングの設計値（後述のＰ+ 型第２領域５ｂの上面積
の大きさ）よりも狭い面積となるように形成する。
リコン基板１ａの裏面に熱拡散によりＰ+ 型アノード領
域２を設ける。表面にＳｉＯ2 などでマスクを設け、窓
あけし、熱拡散によりＰ+ 型ゲート領域３と複数個のＰ
+ 型埋込ゲート領域４と後でフィールド・リミッティン
グ・リング５の一部となるＰ+ 型第１領域５ａを少なく
とも一つ間隔をおいてかつゲート領域３の外側を囲むよ
うに設ける。Ｐ+ 型第１領域５ａの幅をｗ1 とする。Ｐ
+ 型第１領域５ａは、Ｐ+ 型ゲート領域５と同時に形成
されるから、ゲート領域３と同じ深さを有する。また、
第１領域５ａの上面積は、フィールド・リミッティング
・リングの設計値（後述のＰ+ 型第２領域５ｂの上面積
の大きさ）よりも狭い面積となるように形成する。
【００３５】次に、図２（ｂ）に示すように、マスクを
除去し、Ｎ- 型シリコン基板１ａの表面にＮ- 型シリコ
ン層１ｂをエピタキシァル成長させる。エピタキシァル
成長時に基板表面からのオートドーピングによるＰ型反
転を防ぐため、ＳｉＨ4 ガスを用い１０００℃以下の温
度で６．７〜４０ｋＰａ程度の減圧雰囲気で行う。この
Ｎ- 型シリコン層１ｂとＮ- 型シリコン基板１ａと合わ
せてＮ- 型ベース領域１とする。Ｎ- 型シリコン層１ｂ
の厚さをｗ2 とする。Ｎ- 型シリコン層１ｂの不純物濃
度はＮ- 型シリコン基板１ａの不純物濃度と同程度にす
る。これによりＰ+ 型ゲート領域３とＰ+ 型埋込ゲート
領域４とＰ+ 型第１領域５ａがＮ- 型ベース領域１の中
に埋込まれる。エピタキシァル成長時の熱によりＰ+ 型
ゲート領域３とＰ+ 型埋込ゲート領域４とＰ+ 型第１領
域５ａのＰ型不純物も拡散してＰ + 型ゲート領域３とＰ
+ 型埋込ゲート領域４とＰ+ 型第１領域５ａは全方向に
広がる。
除去し、Ｎ- 型シリコン基板１ａの表面にＮ- 型シリコ
ン層１ｂをエピタキシァル成長させる。エピタキシァル
成長時に基板表面からのオートドーピングによるＰ型反
転を防ぐため、ＳｉＨ4 ガスを用い１０００℃以下の温
度で６．７〜４０ｋＰａ程度の減圧雰囲気で行う。この
Ｎ- 型シリコン層１ｂとＮ- 型シリコン基板１ａと合わ
せてＮ- 型ベース領域１とする。Ｎ- 型シリコン層１ｂ
の厚さをｗ2 とする。Ｎ- 型シリコン層１ｂの不純物濃
度はＮ- 型シリコン基板１ａの不純物濃度と同程度にす
る。これによりＰ+ 型ゲート領域３とＰ+ 型埋込ゲート
領域４とＰ+ 型第１領域５ａがＮ- 型ベース領域１の中
に埋込まれる。エピタキシァル成長時の熱によりＰ+ 型
ゲート領域３とＰ+ 型埋込ゲート領域４とＰ+ 型第１領
域５ａのＰ型不純物も拡散してＰ + 型ゲート領域３とＰ
+ 型埋込ゲート領域４とＰ+ 型第１領域５ａは全方向に
広がる。
【００３６】次に、図２（ｃ）に示すように、Ｎ- 型ベ
ース領域１の表面にＮ+ 型カソード領域６を設け、次に
Ｎ- 型ベース領域１の表面に選択的にマスクを設け、ま
たアノード領域２の全表面をマスクして、ゲート領域５
が露出するまでカソード領域６側からエッチングする。
エッチングの深さは、元のシリコン基板１ａの表面が露
出する深さが最も適当であるが、多少ばらついても差し
支えない。
ース領域１の表面にＮ+ 型カソード領域６を設け、次に
Ｎ- 型ベース領域１の表面に選択的にマスクを設け、ま
たアノード領域２の全表面をマスクして、ゲート領域５
が露出するまでカソード領域６側からエッチングする。
エッチングの深さは、元のシリコン基板１ａの表面が露
出する深さが最も適当であるが、多少ばらついても差し
支えない。
【００３７】次に、図２（ｄ）に示すように、マスク１
４を設け、窓をあけ、Ｐ型不純物を拡散してフィールド
・リミッティング・リング５の一部となるＰ+ 型第２領
域５ｂを形成する。第２領域５ｂは、第１領域５ａより
深さが浅く上面積が設計値通りの大きさ、すなわち、第
１領域５ａより大きくかつ第１領域５ａを内側に包含す
る大きさに形成される。
４を設け、窓をあけ、Ｐ型不純物を拡散してフィールド
・リミッティング・リング５の一部となるＰ+ 型第２領
域５ｂを形成する。第２領域５ｂは、第１領域５ａより
深さが浅く上面積が設計値通りの大きさ、すなわち、第
１領域５ａより大きくかつ第１領域５ａを内側に包含す
る大きさに形成される。
【００３８】次に、図１に示すように、マスク１４を除
去し、カソード電極１０、ゲート電極１１、アノード電
極９を設けた後、表面にＳｉＯ2 膜どのパッシベーショ
ン膜８をＣＶＤ法などにより形成して保護する。このよ
うにして、本発明の埋込ゲート型半導体素子が製造され
る。
去し、カソード電極１０、ゲート電極１１、アノード電
極９を設けた後、表面にＳｉＯ2 膜どのパッシベーショ
ン膜８をＣＶＤ法などにより形成して保護する。このよ
うにして、本発明の埋込ゲート型半導体素子が製造され
る。
【００３９】図３は図２のフィールド・リミッティング
・リング形成工程における問題点を説明するための断面
図である。
・リング形成工程における問題点を説明するための断面
図である。
【００４０】Ｐ+ 型第２領域５ｂをＰ+ 型第１領域５ａ
に重ね合わせて形成した場合、常に真ん中で重ね合わせ
られると限らず、多少ずれることがある。どの程度まで
許容されるかというと、図３（ａ）に示すように、Ｐ+
型第２領域５ｂの端が第１領域５ａの端にかかる所ま
で、すなわち、第１領域５ａが第２領域５ｂの外側には
み出さない所迄である。
に重ね合わせて形成した場合、常に真ん中で重ね合わせ
られると限らず、多少ずれることがある。どの程度まで
許容されるかというと、図３（ａ）に示すように、Ｐ+
型第２領域５ｂの端が第１領域５ａの端にかかる所ま
で、すなわち、第１領域５ａが第２領域５ｂの外側には
み出さない所迄である。
【００４１】図３（ｂ）に示すように、もし第１領域５
ａが第２領域５ｂの外側にはみ出してしまうと、第１領
域５ａの表面が露出し、第１領域５ａと第２領域５ｂと
を合わせたフィールド・リミッティング・リング表面積
が設計値よりも大きくなってしまう。さらに、第２領域
５ｂがずれると、隣の第１領域５ａとの間隔が大きくな
るか小さくなるかのどちらかになり、設計値からずれて
しまう。このため、予定した耐圧が得られないことにな
る。しかし、第１領域５ａを相対的に小さく形成してお
けば、少々ずれても図３（ｂ）に示すようなずれは起こ
らず、余裕をもって製造することができる。
ａが第２領域５ｂの外側にはみ出してしまうと、第１領
域５ａの表面が露出し、第１領域５ａと第２領域５ｂと
を合わせたフィールド・リミッティング・リング表面積
が設計値よりも大きくなってしまう。さらに、第２領域
５ｂがずれると、隣の第１領域５ａとの間隔が大きくな
るか小さくなるかのどちらかになり、設計値からずれて
しまう。このため、予定した耐圧が得られないことにな
る。しかし、第１領域５ａを相対的に小さく形成してお
けば、少々ずれても図３（ｂ）に示すようなずれは起こ
らず、余裕をもって製造することができる。
【００４２】図４は図１のフィールド・リミッティング
・リングの第１領域と第２領域の寸法関係を説明する断
面図である。
・リングの第１領域と第２領域の寸法関係を説明する断
面図である。
【００４３】図２（ａ），（ｂ）に示したように、フィ
ールド・リミッティング・リングの第１領域５ａの幅を
ｗ1 、Ｎ- 型シリコン層（エピタキシァル層）１ｂの厚
さをｗ2 とする。このとき、第２領域５ｂの幅をｗ1 ＋
ｗ2 に設定する。これがフィールド・リミッティング・
リングの設計基準である。第１領域５ａと第２領域５ｂ
の幅をこのように定めておけば、ずれに対するマージン
が十分にとれ、図３（ｂ）に示すようなずれは起こらな
い。
ールド・リミッティング・リングの第１領域５ａの幅を
ｗ1 、Ｎ- 型シリコン層（エピタキシァル層）１ｂの厚
さをｗ2 とする。このとき、第２領域５ｂの幅をｗ1 ＋
ｗ2 に設定する。これがフィールド・リミッティング・
リングの設計基準である。第１領域５ａと第２領域５ｂ
の幅をこのように定めておけば、ずれに対するマージン
が十分にとれ、図３（ｂ）に示すようなずれは起こらな
い。
【００４４】図５は図４のフィールド・リミッティング
・リングの第１領域と第２領域の寸法関係を設定する理
由を説明する断面図である。
・リングの第１領域と第２領域の寸法関係を設定する理
由を説明する断面図である。
【００４５】単結晶シリコン基板１ａの上にエピタキシ
ァル成長法によりシリコン層１ｂを形成すると、Ｎ- 型
シリコン層１ｂは真上に伸びず、少し傾いて成長する。
また、Ｎ- 型シリコン基板１ａの上に熱拡散によりＰ+
型第１領域５ａを形成した場合、ＳｉＯ2 のマスク形
成、窓あけ、熱拡散、マスク除去エッチングの工程によ
り第１領域５ａの表面が僅かであるが段差ができ、第１
領域５ａの表面がメサ状に盛り上がったパターンが形成
される。この上にＮ- 型シリコン層１ｂをエピタキシァ
ル成長法させると、図示するように、Ｎ- 型シリコン層
１ｂの表面にもメサ状に盛り上がったパターンが形成さ
れる。シリコン基板１ａ上のパターンとＮ - 型シリコン
層１ｂ上のパターンとのずれをｓ、Ｎ- 型シリコン層１
ｂの厚さをｗ2 、傾角をθとすると、 ｓ＝ｗ2 ｓｉｎθ …（１） で表される。通常θ≪９０°であるからｓｉｎθ≪１と
なり、ｓ≪ｗ2 となる。従って、エピタキシァル成長に
よるパターンのずれを考慮に入れても、第２領域５ｂの
幅をｗ1 ＋ｗ2 にとれば、ずれに対するマージンは十分
である。
ァル成長法によりシリコン層１ｂを形成すると、Ｎ- 型
シリコン層１ｂは真上に伸びず、少し傾いて成長する。
また、Ｎ- 型シリコン基板１ａの上に熱拡散によりＰ+
型第１領域５ａを形成した場合、ＳｉＯ2 のマスク形
成、窓あけ、熱拡散、マスク除去エッチングの工程によ
り第１領域５ａの表面が僅かであるが段差ができ、第１
領域５ａの表面がメサ状に盛り上がったパターンが形成
される。この上にＮ- 型シリコン層１ｂをエピタキシァ
ル成長法させると、図示するように、Ｎ- 型シリコン層
１ｂの表面にもメサ状に盛り上がったパターンが形成さ
れる。シリコン基板１ａ上のパターンとＮ - 型シリコン
層１ｂ上のパターンとのずれをｓ、Ｎ- 型シリコン層１
ｂの厚さをｗ2 、傾角をθとすると、 ｓ＝ｗ2 ｓｉｎθ …（１） で表される。通常θ≪９０°であるからｓｉｎθ≪１と
なり、ｓ≪ｗ2 となる。従って、エピタキシァル成長に
よるパターンのずれを考慮に入れても、第２領域５ｂの
幅をｗ1 ＋ｗ2 にとれば、ずれに対するマージンは十分
である。
【００４６】上記説明は、熱拡散を用いて行ったが、本
発明はイオン注入法を用いた場合にも適用できることは
明らかである。
発明はイオン注入法を用いた場合にも適用できることは
明らかである。
【００４７】
【発明の効果】以上説明したように、本発明では、フィ
ールド・リミッティング・リングを埋込ゲート領域と同
じ深さを有し設計値より少し小さい上面積を有する第１
部分と、この第１部分より深さが浅く設計値通りの上面
積を有する第２部分とに分け、エッチングの前と後の２
回に分けて形成するようにしたので、エッチングの過不
足に関係なく、常に設計値通りの耐圧を有する埋込ゲー
ト型半導体素子を安定に高い歩留りで製造することがで
きる。
ールド・リミッティング・リングを埋込ゲート領域と同
じ深さを有し設計値より少し小さい上面積を有する第１
部分と、この第１部分より深さが浅く設計値通りの上面
積を有する第２部分とに分け、エッチングの前と後の２
回に分けて形成するようにしたので、エッチングの過不
足に関係なく、常に設計値通りの耐圧を有する埋込ゲー
ト型半導体素子を安定に高い歩留りで製造することがで
きる。
【図１】本発明の一実施例の断面図である。
【図２】図１の実施例の製造方法を説明するための工程
順に示した断面図である。
順に示した断面図である。
【図３】図２のフィールド・リミッティング・リング形
成工程における問題点を説明するための断面図である。
成工程における問題点を説明するための断面図である。
【図４】図１のフィールド・リミッティング・リングの
第１領域と第２領域の寸法関係を説明する断面図であ
る。
第１領域と第２領域の寸法関係を説明する断面図であ
る。
【図５】図４のフィールド・リミッティング・リングの
第１領域と第２領域の寸法関係を設定する理由を説明す
る断面図である。
第１領域と第２領域の寸法関係を設定する理由を説明す
る断面図である。
【図６】従来の埋込ゲート型静電誘導サイリスタの第１
の例の断面図である。
の例の断面図である。
【図７】図６の埋込ゲート型静電誘導サイリスタの製造
方法を説明するための工程順に示した断面図である。
方法を説明するための工程順に示した断面図である。
【図８】図６の埋込ゲート型静電誘導サイリスタの問題
点を説明するための断面図である。
点を説明するための断面図である。
【図９】従来の埋込ゲート型静電誘導サイリスタの第２
の例の製造方法を説明するための工程順に示した断面図
である。
の例の製造方法を説明するための工程順に示した断面図
である。
【図１０】図９の埋込ゲート型静電誘導サイリスタの問
題点を説明するための断面図である。
題点を説明するための断面図である。
１ Ｎ- 型ベース領域 １ａ Ｎ- 型シリコン基板 １ｂ Ｎ- 型シリコン層 ２ Ｐ+ 型アノード領域 ３ Ｐ+ 型ゲート領域 ４ Ｐ+ 型埋込ゲート領域 ５ Ｐ+ 型フィールド・リミッティング・リング ５ａ Ｐ+ 型第１領域 ５ｂ Ｐ+ 型第２領域 ６ Ｎ+ 型カソード領域 ８ ＳｉＯ2 膜 ９ アノード電極 １０ カソード電極 １１ ゲート電極
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/74
Claims (3)
- 【請求項１】 一導電型の半導体基板と、この半導体基
板の下面に設けられた逆導電型のアノード領域と、前記
半導体基板の上面に設けられた逆導電型のゲート領域お
よび埋込型ゲート領域と、前記ゲート領域と間隔をおい
て前記ゲート領域の外側を囲む少なくとも一つの逆導電
型フィールド・リミッテド・リンクと、前記ゲート領域
の一部と前記埋込ゲート領域を覆い前記フィールド・リ
ミッテイング・リングを露出せしめるように前記半導体
基板の上面に設けられた一導電型の半導体層と、この半
導体層の上面に設けられた一導電型のカソード領域を有
する埋込型半導体素子において、 前記フィールド・リミッティング・リングが前記ゲート
領域と同じ深さを有する第１領域と、この第１領域を内
側に包含しかつ深さが前記第１領域より浅い第２領域と
で構成すると共に、前記第２領域の幅を、前記第１領域
の幅に前記一導電型半導体層の厚さに等しい寸法を加算
した値に等しくすることを特徴とする埋込型ゲート型半
導体素子。 - 【請求項２】 前記第１領域の不純物濃度が前記第２領
域の不純物濃度と同程度であることを特徴とする請求項
１に記載の埋込型ゲート型半導体素子。 - 【請求項３】 一導電型の半導体基板の下面に逆導電型
のアノード領域を形成する工程と、 前記半導体基板の上面に逆導電型のゲート領域および埋
込型ゲート領域とゲート領域と間隔をおいて囲む環状の
逆導電型第１領域を少なくとも一つ形成する工程と、 前記半導体基板の上面に一導電型半導体層をエピタキシ
ャル成長させる工程と、 前記エピタキシャル成長で形成した半導体層の表面に一
導電型のカソード領域を形成する工程と、 前記半導体層の表面からエッチングして前記逆導電型第
１領域と前記ゲート領域の一部を露出させる工程と、 前記ゲート領域と同じ深さを有する第１領域を内側に包
含しかつ前記第１領域より深さが浅い逆導電型第２領域
を形成すると共に、前記第２領域の幅を、前記 第１領域
の幅に前記一導電型半導体層の厚さに等しい寸法を加算
した値に形成し、前記第１領域と第２領域とを合わせて
フィールド・リミッティング・リングとする工程とを有
することを特徴とする埋込型ゲート型半導体素子の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15095594A JP3171296B2 (ja) | 1994-07-01 | 1994-07-01 | 埋込ゲート型半導体素子とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15095594A JP3171296B2 (ja) | 1994-07-01 | 1994-07-01 | 埋込ゲート型半導体素子とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0818031A JPH0818031A (ja) | 1996-01-19 |
| JP3171296B2 true JP3171296B2 (ja) | 2001-05-28 |
Family
ID=15508090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15095594A Expired - Fee Related JP3171296B2 (ja) | 1994-07-01 | 1994-07-01 | 埋込ゲート型半導体素子とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3171296B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6855970B2 (en) | 2002-03-25 | 2005-02-15 | Kabushiki Kaisha Toshiba | High-breakdown-voltage semiconductor device |
| JP2016187006A (ja) * | 2015-03-27 | 2016-10-27 | 日本碍子株式会社 | 半導体装置 |
-
1994
- 1994-07-01 JP JP15095594A patent/JP3171296B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0818031A (ja) | 1996-01-19 |
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