JPH0456471B2 - - Google Patents
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- JPH0456471B2 JPH0456471B2 JP58115015A JP11501583A JPH0456471B2 JP H0456471 B2 JPH0456471 B2 JP H0456471B2 JP 58115015 A JP58115015 A JP 58115015A JP 11501583 A JP11501583 A JP 11501583A JP H0456471 B2 JPH0456471 B2 JP H0456471B2
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】
〔発明の関連する技術分野〕
この発明は絶縁ゲート電界効果トランジスタ
(以後IGFETと呼ぶ)に関し、特に構造が実質的
にプレーナ型で電力スイツチング用に用いられる
竪型IGFETに関する。
(以後IGFETと呼ぶ)に関し、特に構造が実質的
にプレーナ型で電力スイツチング用に用いられる
竪型IGFETに関する。
竪型IGFETはそのソース電極とドレン電極が
半導体ウエハの対向表面にあるためこの名があ
る。ゲート電極に所定電圧を印加すると、このソ
ース電極とドレン電極の間に垂直方向の電流が流
れる。ゲート電極は一般に2酸化シリコン層によ
つて半導体表面から絶縁され、このような
IGFETを金属酸化物半導体(以後MOSと呼ぶ)
FETと呼ぶ。通常この絶縁ゲート電極は米国特
許第4145700号明細書開示のようにソース電極と
同じ半導体表面に設けられるか、米国特許第
4145703号明細書開示のように半導体主表面の凹
溝内に設けられている。
半導体ウエハの対向表面にあるためこの名があ
る。ゲート電極に所定電圧を印加すると、このソ
ース電極とドレン電極の間に垂直方向の電流が流
れる。ゲート電極は一般に2酸化シリコン層によ
つて半導体表面から絶縁され、このような
IGFETを金属酸化物半導体(以後MOSと呼ぶ)
FETと呼ぶ。通常この絶縁ゲート電極は米国特
許第4145700号明細書開示のようにソース電極と
同じ半導体表面に設けられるか、米国特許第
4145703号明細書開示のように半導体主表面の凹
溝内に設けられている。
ゲート電極が半導体主表面に設けられた竪型
IGFETをこゝではプレーナ竪型IGFETと呼ぶ
が、半導体工業界では普通VDMOS(竪型2重拡
散MOS)装置と呼んでいる。また溝付き竪型
IGFETは通常半導体工業界ではVMOS装置と呼
ばれている。絶縁ゲート構造のものはVMOS装
置もVDMOS装置も一般に増強型の動作をし、竪
型装置であれば普通電力スイツチングに用いられ
る。ゲート電極に所定の電圧を印加すると、その
酸化物の直下の半導体領域にチヤンネルが形成さ
れ、これがソース電極とドレン電極の間の電流の
通路となる。従つてVDMOS装置では半導体主表
面にチヤンネルが形成され、VMOS装置では半
導体主表面の凹溝の表面に沿つてチヤンネルが形
成される。何れの場合も半導体ウエハの外側にゲ
ート電極があるため、これが必然的に表面積のい
くらかを占有する。
IGFETをこゝではプレーナ竪型IGFETと呼ぶ
が、半導体工業界では普通VDMOS(竪型2重拡
散MOS)装置と呼んでいる。また溝付き竪型
IGFETは通常半導体工業界ではVMOS装置と呼
ばれている。絶縁ゲート構造のものはVMOS装
置もVDMOS装置も一般に増強型の動作をし、竪
型装置であれば普通電力スイツチングに用いられ
る。ゲート電極に所定の電圧を印加すると、その
酸化物の直下の半導体領域にチヤンネルが形成さ
れ、これがソース電極とドレン電極の間の電流の
通路となる。従つてVDMOS装置では半導体主表
面にチヤンネルが形成され、VMOS装置では半
導体主表面の凹溝の表面に沿つてチヤンネルが形
成される。何れの場合も半導体ウエハの外側にゲ
ート電極があるため、これが必然的に表面積のい
くらかを占有する。
次にこの発明の竪型IGFETとその製造法を説
明する。第1および第2の対向主表面を持つシリ
コンウエハの第1主表面にソース電極、第2主表
面にドレン電極が設けられ、ゲート電極はシリコ
ンウエハの内部に設けられている。このゲート電
極は2酸化シリコン等の絶縁層で包囲された指状
部を有し、この指状部に所定電圧を印加すること
によりソース電極とドレン電極の間の電流が調整
されるようになつている。
明する。第1および第2の対向主表面を持つシリ
コンウエハの第1主表面にソース電極、第2主表
面にドレン電極が設けられ、ゲート電極はシリコ
ンウエハの内部に設けられている。このゲート電
極は2酸化シリコン等の絶縁層で包囲された指状
部を有し、この指状部に所定電圧を印加すること
によりソース電極とドレン電極の間の電流が調整
されるようになつている。
第1図はこの発明を用いた空乏型の竪型
IGFET装置の1実施例を示す。装置10は第1
および第2の対向主表面14,16を持つ実質的
に平板型の単結晶シリコンウエハ12を含み、第
1主表面14にソース電極18、第2主表面16
にドレン電極20がそれぞれ設けられている。ウ
エハ12の両表面14,16に隣接する部分はN
型またはP型の導電度変調剤がドーピングされ、
ソースおよびドレン電極18,20にオーム接触
するソースおよびドレン領域22、24がそれぞ
れ形成されている。後述の絶縁ゲート電極以外、
シリコンウエハ12の中味すなわちソース領域2
2とドレン領域24の間の材料はそのソースおよ
びドレン領域と同じ導電型であるが、導電度は比
較的低い。例えばソースおよびドレン領域22,
24が何れも約1019/cm3の比較的高いキヤリア濃
度を持つN+型のとき、ウエハ12の中味はキヤ
リア濃度が約1015/cm3のN−型である。
IGFET装置の1実施例を示す。装置10は第1
および第2の対向主表面14,16を持つ実質的
に平板型の単結晶シリコンウエハ12を含み、第
1主表面14にソース電極18、第2主表面16
にドレン電極20がそれぞれ設けられている。ウ
エハ12の両表面14,16に隣接する部分はN
型またはP型の導電度変調剤がドーピングされ、
ソースおよびドレン電極18,20にオーム接触
するソースおよびドレン領域22、24がそれぞ
れ形成されている。後述の絶縁ゲート電極以外、
シリコンウエハ12の中味すなわちソース領域2
2とドレン領域24の間の材料はそのソースおよ
びドレン領域と同じ導電型であるが、導電度は比
較的低い。例えばソースおよびドレン領域22,
24が何れも約1019/cm3の比較的高いキヤリア濃
度を持つN+型のとき、ウエハ12の中味はキヤ
リア濃度が約1015/cm3のN−型である。
第1図ではソース領域22とドレン領域24が
ウエハ表面14,16の近傍にしかないが、この
構造に限定されることはない。領域22,24
は、例えばこれがソース・ドレン抵抗を減ずる働
らきをする点では、ウエハのもつと深いところま
で延びていることが望ましい。このような例は第
2図の増強型装置40について後述する。
ウエハ表面14,16の近傍にしかないが、この
構造に限定されることはない。領域22,24
は、例えばこれがソース・ドレン抵抗を減ずる働
らきをする点では、ウエハのもつと深いところま
で延びていることが望ましい。このような例は第
2図の増強型装置40について後述する。
第1図の推奨実施例では、ウエハ12の内部に
あつて主表面14,16に実質的に平行な平面に
沿つて複数個の絶縁ゲート指状部26が配置され
ているが、このゲート指状部261個でも機能装置
を形成し得ることに注意されたい。また推奨実施
例では第7図に示すように指状部26が梯子状に
配列されているが、この配列形状に限定されない
ことも理解されたい。各指状部26は例えば比較
的強くドープされた多結晶シリコンのゲート電極
28を構成し、例えば2酸化シリコンの絶縁層3
0で包囲されている。この絶縁ゲート指状部26
に対する外部との電気接続はゲート電極28の一
部に直接オーム接触するゲート電極接触32によ
り行われる。
あつて主表面14,16に実質的に平行な平面に
沿つて複数個の絶縁ゲート指状部26が配置され
ているが、このゲート指状部261個でも機能装置
を形成し得ることに注意されたい。また推奨実施
例では第7図に示すように指状部26が梯子状に
配列されているが、この配列形状に限定されない
ことも理解されたい。各指状部26は例えば比較
的強くドープされた多結晶シリコンのゲート電極
28を構成し、例えば2酸化シリコンの絶縁層3
0で包囲されている。この絶縁ゲート指状部26
に対する外部との電気接続はゲート電極28の一
部に直接オーム接触するゲート電極接触32によ
り行われる。
各隣接指状部の設計間隔は、ゲーム電極28に
適当なバイアスを印加したとき各指状部がその間
の半導体領域29内に発生する空乏領域の大きさで
決まる。従つて「通常導通」のソース・ドレン間
電流の遮断に望ましい空乏型装置10では、隣接
ゲート指状部26の最大間隔は各指状部26の空
乏領域がその間の半導体領域29内に延びた距離の
約2倍にする必要がある。
適当なバイアスを印加したとき各指状部がその間
の半導体領域29内に発生する空乏領域の大きさで
決まる。従つて「通常導通」のソース・ドレン間
電流の遮断に望ましい空乏型装置10では、隣接
ゲート指状部26の最大間隔は各指状部26の空
乏領域がその間の半導体領域29内に延びた距離の
約2倍にする必要がある。
第2図はこの発明を用いた増強型の竪型
IGFET装置40を示す。この増強型装置40の
基本構造は空乏型装置10と同様で、装置40も
ソースおよびドレン電極48,50をそれぞれ設
けた第1および第2の対向主表面44,46を有
するシリコンウエハ42を含んでいる。第1の導
電型のソースおよびドレン領域52,54が第1
および第2の表面44,46からそれぞれウエハ
内部に延び、ウエハ内の主表面の実質的に平行な
平面に沿つて複数個の絶縁ゲート指状部56が配
列されている。ソースおよびドレン領域52,5
4はその絶縁ゲート指状部の面まで延びて各隣接
指状部56間に第2の導電型の本体領域62を画
定している。推奨実施例ではソースおよびドレン
領域52,54が本体領域より比較的高い導電度
を有する上、その導電度が勾配を持ち、例えば本
体領域62付近よりウエハ表面で高いこともある。
IGFET装置40を示す。この増強型装置40の
基本構造は空乏型装置10と同様で、装置40も
ソースおよびドレン電極48,50をそれぞれ設
けた第1および第2の対向主表面44,46を有
するシリコンウエハ42を含んでいる。第1の導
電型のソースおよびドレン領域52,54が第1
および第2の表面44,46からそれぞれウエハ
内部に延び、ウエハ内の主表面の実質的に平行な
平面に沿つて複数個の絶縁ゲート指状部56が配
列されている。ソースおよびドレン領域52,5
4はその絶縁ゲート指状部の面まで延びて各隣接
指状部56間に第2の導電型の本体領域62を画
定している。推奨実施例ではソースおよびドレン
領域52,54が本体領域より比較的高い導電度
を有する上、その導電度が勾配を持ち、例えば本
体領域62付近よりウエハ表面で高いこともある。
この場合も絶縁ゲート指状部56が例えば比較
的高ドープの多結晶シリコンのゲート電極58を
有し、例えば2酸化シリコンの絶縁層60で包囲
されている。ゲート電極58には外部ゲート電極
接触64がオーム接触している。
的高ドープの多結晶シリコンのゲート電極58を
有し、例えば2酸化シリコンの絶縁層60で包囲
されている。ゲート電極58には外部ゲート電極
接触64がオーム接触している。
この増強型装置でもゲート指状部56の配列に
種種の形式が可能であるが、この推奨実施例では
第7図の梯子型構造を用いている。しかし増強型
装置ではゲート指状部56の形状に対する制限が
少ないことに注意すべきである。増強型装置は通
常非導通のため、各ゲート指状部56がソース・
ドレン電流を遮断する相手の隣接指状部56のよ
うな構体に近接する必要がない。IGFET装置4
0は動作上典型的増強型装置として行動し、通常
非導通で、ソース電極48とドレン電極50の間
の電流は絶縁ゲート指状部56に印加する電圧に
より調整される。ゲート電極接触64を介してゲ
ート電極58に所定電圧を印加すると、各本体領
域62のゲート酸化物60に隣接する領域に導電
チヤンネル領域が生成する。
種種の形式が可能であるが、この推奨実施例では
第7図の梯子型構造を用いている。しかし増強型
装置ではゲート指状部56の形状に対する制限が
少ないことに注意すべきである。増強型装置は通
常非導通のため、各ゲート指状部56がソース・
ドレン電流を遮断する相手の隣接指状部56のよ
うな構体に近接する必要がない。IGFET装置4
0は動作上典型的増強型装置として行動し、通常
非導通で、ソース電極48とドレン電極50の間
の電流は絶縁ゲート指状部56に印加する電圧に
より調整される。ゲート電極接触64を介してゲ
ート電極58に所定電圧を印加すると、各本体領
域62のゲート酸化物60に隣接する領域に導電
チヤンネル領域が生成する。
第1図および第2図の装置10,40の製造の
基本工程を第3図ないし第6図に示す。第3図に
示すように、工程の開始点は対向主表面72,7
4を持つ単結晶シリコン基板70である。空乏型
装置を製造するか増強型装置を製造するかによつ
て、基板70を適当な導電度変調剤で適当濃度に
ドーピングする。完成した装置における電力消費
を減じるためドープ剤濃度は比較的高いことが望
ましいが、一方では製造し易いため比較的低濃度
が望ましい。
基本工程を第3図ないし第6図に示す。第3図に
示すように、工程の開始点は対向主表面72,7
4を持つ単結晶シリコン基板70である。空乏型
装置を製造するか増強型装置を製造するかによつ
て、基板70を適当な導電度変調剤で適当濃度に
ドーピングする。完成した装置における電力消費
を減じるためドープ剤濃度は比較的高いことが望
ましいが、一方では製造し易いため比較的低濃度
が望ましい。
基板74の表面全体に第1の2酸化シリコン層
76を形成する。この層76の厚さは約1000Å
で、例えば熱酸化により形成し得る。次にこの第
1の酸化物層76の全表面に多結晶シリコン層7
8を形成する。この層78の厚さは最終的にゲー
トの長さを決めるもので、約5000〜20000Åの範
囲にあればよい。この多結晶シリコン層78は図
示のように特定導電型に比較的強くドープされて
いる。このドーピングはその多結晶シリコンの被
着中か被着後に通常のドーピングまたはイオン注
入手順によつて行うことができる。
76を形成する。この層76の厚さは約1000Å
で、例えば熱酸化により形成し得る。次にこの第
1の酸化物層76の全表面に多結晶シリコン層7
8を形成する。この層78の厚さは最終的にゲー
トの長さを決めるもので、約5000〜20000Åの範
囲にあればよい。この多結晶シリコン層78は図
示のように特定導電型に比較的強くドープされて
いる。このドーピングはその多結晶シリコンの被
着中か被着後に通常のドーピングまたはイオン注
入手順によつて行うことができる。
次にこのドーピング済の多結晶シリコン層78
を写真製版技法を用いて複数個の指状部80を含
むパタンが形成されるように画定し、各指状部8
0を酸化して第4図に示すようにその周りに第2
の2酸化シリコン層82を形成する。次に第5図
に示すように酸化した各指状部80の間の基板表
面74から第1の2酸化シリコン層76を除去す
る。これは写真製版技法を用いて例えばまずホト
レジストで酸化指状部80を保護した後第1の2
酸化シリコン層76をエツチングすることにより
行えばよい。
を写真製版技法を用いて複数個の指状部80を含
むパタンが形成されるように画定し、各指状部8
0を酸化して第4図に示すようにその周りに第2
の2酸化シリコン層82を形成する。次に第5図
に示すように酸化した各指状部80の間の基板表
面74から第1の2酸化シリコン層76を除去す
る。これは写真製版技法を用いて例えばまずホト
レジストで酸化指状部80を保護した後第1の2
酸化シリコン層76をエツチングすることにより
行えばよい。
次に第6図に示すように露出面74からエピタ
キシヤルシリコン層84を生長させ、これが酸化
指状部80間の空間を埋めてその指状部全体を単
結晶材料の層84で覆うようにする。このエピタ
キシヤル層84の表面が第6図の86で、これが
最後に第1図および第2図の第1のウエハ表面1
4,44をそれぞれ形成する。エピタキシヤル層
84はここでエピタキシヤル横型上層生長法(以
後ELO法と呼ぶ)と称する技法で形成すること
ができる。
キシヤルシリコン層84を生長させ、これが酸化
指状部80間の空間を埋めてその指状部全体を単
結晶材料の層84で覆うようにする。このエピタ
キシヤル層84の表面が第6図の86で、これが
最後に第1図および第2図の第1のウエハ表面1
4,44をそれぞれ形成する。エピタキシヤル層
84はここでエピタキシヤル横型上層生長法(以
後ELO法と呼ぶ)と称する技法で形成すること
ができる。
このELO法は基本的には被着とエツチングの
2段階を反復して上層の2酸化シリコンマスクの
開孔から露出した単結晶シリコン面から単結晶シ
リコンを生長させるものである。エピタキシヤル
被着されているシリコンがその開孔を通つてマス
クの厚さ以上に生長すると、エピタキシヤル生長
が垂直方向以外にマスク表面に沿つて横方向に進
み、最後に開孔マスクを覆う連続単結晶シリコン
層が形成される。
2段階を反復して上層の2酸化シリコンマスクの
開孔から露出した単結晶シリコン面から単結晶シ
リコンを生長させるものである。エピタキシヤル
被着されているシリコンがその開孔を通つてマス
クの厚さ以上に生長すると、エピタキシヤル生長
が垂直方向以外にマスク表面に沿つて横方向に進
み、最後に開孔マスクを覆う連続単結晶シリコン
層が形成される。
この被着エツチングの反復処理は通常の反応器
内で大気圧または減圧下で行うことができる。被
着工程では基板をSiH2Cl2等のシリコン源ガスと
水素のような担体ガスから成る混合ガスに曝露す
るが、このガスはさらに被着中HCl等のシリコン
エツチングガスを含むことが望ましい。エツチン
グ工程では基板をHCl等のエツチングガスと水素
等の担体ガスから或る混合ガスに曝露する。
内で大気圧または減圧下で行うことができる。被
着工程では基板をSiH2Cl2等のシリコン源ガスと
水素のような担体ガスから成る混合ガスに曝露す
るが、このガスはさらに被着中HCl等のシリコン
エツチングガスを含むことが望ましい。エツチン
グ工程では基板をHCl等のエツチングガスと水素
等の担体ガスから或る混合ガスに曝露する。
被着工程においてシリコン源ガスからのシリコ
ンが基板とマスクの露出面に被着する。このとき
単結晶基板の表面に被着するシリコンはその場所
の単結晶格子構造に従うが、マスク上に析出する
シリコンは独立した単結晶でない凝集体の形で被
着する。ガスの組成とエツチング時間は被着工程
後マスク上に形成された非単結晶凝集体がすべて
完全に除去されるように選定する。このエツチン
グで単結晶基板の露出面から生長した単結晶シリ
コンも幾分除去されるが、この単結晶シリコンの
エツチング速度は非単結晶凝集体のそれより比較
的遅いため、1回被着エツチング工程を行うと、
被着工程で露出シリコン面に被着されたシリコン
の方がエツチング工程でエツチングされるものよ
り多く、また被着された材料のすべてが単結晶の
性質を有する。
ンが基板とマスクの露出面に被着する。このとき
単結晶基板の表面に被着するシリコンはその場所
の単結晶格子構造に従うが、マスク上に析出する
シリコンは独立した単結晶でない凝集体の形で被
着する。ガスの組成とエツチング時間は被着工程
後マスク上に形成された非単結晶凝集体がすべて
完全に除去されるように選定する。このエツチン
グで単結晶基板の露出面から生長した単結晶シリ
コンも幾分除去されるが、この単結晶シリコンの
エツチング速度は非単結晶凝集体のそれより比較
的遅いため、1回被着エツチング工程を行うと、
被着工程で露出シリコン面に被着されたシリコン
の方がエツチング工程でエツチングされるものよ
り多く、また被着された材料のすべてが単結晶の
性質を有する。
ELO法で被着した単結晶シリコンはまたその
被着と同時にドーピングすることができる。例え
ば空乏型装置10では、被着エツチング循業の被
着中に砒素その他のN型導電度変調剤を導入する
ことができる。またこれを行うときは被着層内に
導電度の勾配を生ずるようにドープ剤の濃度を被
着中に随意変更することができる。増強型装置4
0を製造するときは、被着の最初に硼素のような
P型ドープ剤を導入してP型本体領域62を形成
し、エピタキシヤル層の厚さがほぼ酸化指状部8
0の厚さと等しくなつたときN型ドープ剤をP型
ドープ剤と置換することができる。従つて空乏型
装置10のN+型ソース領域22の深さと増強型
装置40のN+型ソース領域52の深さは、
ELO法では容易に変えられる。またELO法で被
着後イオン注入等により高導電度のソース領域2
2,52を形成することもできる。
被着と同時にドーピングすることができる。例え
ば空乏型装置10では、被着エツチング循業の被
着中に砒素その他のN型導電度変調剤を導入する
ことができる。またこれを行うときは被着層内に
導電度の勾配を生ずるようにドープ剤の濃度を被
着中に随意変更することができる。増強型装置4
0を製造するときは、被着の最初に硼素のような
P型ドープ剤を導入してP型本体領域62を形成
し、エピタキシヤル層の厚さがほぼ酸化指状部8
0の厚さと等しくなつたときN型ドープ剤をP型
ドープ剤と置換することができる。従つて空乏型
装置10のN+型ソース領域22の深さと増強型
装置40のN+型ソース領域52の深さは、
ELO法では容易に変えられる。またELO法で被
着後イオン注入等により高導電度のソース領域2
2,52を形成することもできる。
空乏型装置10のときも増強型装置40のとき
も、次にエピタキシヤル層84に接触用開孔を形
成して外部ゲート電極接触形成用の強ドープ多結
晶シリコン領域28または58を露出することが
でき、さらに外部ソース、ゲートおよびドレン電
極接触18,32,20または48,64,50
をアルミニウムのような通常の電極材料を用いれ
蒸着等の通常の方法で形成することができる。
も、次にエピタキシヤル層84に接触用開孔を形
成して外部ゲート電極接触形成用の強ドープ多結
晶シリコン領域28または58を露出することが
でき、さらに外部ソース、ゲートおよびドレン電
極接触18,32,20または48,64,50
をアルミニウムのような通常の電極材料を用いれ
蒸着等の通常の方法で形成することができる。
この発明の装置は構造が新規である上、通常の
VDMOSやVMOS装置より有利な点がいくつか
ある。ソース電極接触18,48は実質的に平面
構造で、対応するソース領域22,52に対する
接触面積が広い上、この平面状オール接触は比較
的容易に形成される。ソース電極接触とソース領
域との間の接触面積が広くてもその干渉により接
触抵抗が低下する。
VDMOSやVMOS装置より有利な点がいくつか
ある。ソース電極接触18,48は実質的に平面
構造で、対応するソース領域22,52に対する
接触面積が広い上、この平面状オール接触は比較
的容易に形成される。ソース電極接触とソース領
域との間の接触面積が広くてもその干渉により接
触抵抗が低下する。
装置10,40の製造法も比較的簡単である。
通常のVDMOS装置やVMOS装置はソース領域
と本体領域を画定するため1回またはそれ以上の
イオン注入を要するが、この発明の装置ではイオ
ン注入は不要であつて、その製造工程中でただ1
回の精密写真食刻処理すなわちゲート電極のパタ
ン形成しか要しない。これに対し通常の装置で
は、内部半導体領域と外部電極接触の形成のため
精密な写真食刻処理を数回要する上、上記ソース
およびゲート電極接触の形状により半導体表面の
多レベルのソース電極接触とゲート電極接触の間
の絶縁層の必要がなくなる。最後に上述の構造と
製造法は製造容易な空乏装置を提供する。通常の
空乏型装置の製造では半導体中に深い凹溝をエツ
チングし、この凹溝の側面にドーピングするため
深く拡散する必要があるが、この発明によるとこ
の深いエツチングと拡散の必要がなく、また半導
体の凹溝の壁面に電極材料を被着する必要もな
い。
通常のVDMOS装置やVMOS装置はソース領域
と本体領域を画定するため1回またはそれ以上の
イオン注入を要するが、この発明の装置ではイオ
ン注入は不要であつて、その製造工程中でただ1
回の精密写真食刻処理すなわちゲート電極のパタ
ン形成しか要しない。これに対し通常の装置で
は、内部半導体領域と外部電極接触の形成のため
精密な写真食刻処理を数回要する上、上記ソース
およびゲート電極接触の形状により半導体表面の
多レベルのソース電極接触とゲート電極接触の間
の絶縁層の必要がなくなる。最後に上述の構造と
製造法は製造容易な空乏装置を提供する。通常の
空乏型装置の製造では半導体中に深い凹溝をエツ
チングし、この凹溝の側面にドーピングするため
深く拡散する必要があるが、この発明によるとこ
の深いエツチングと拡散の必要がなく、また半導
体の凹溝の壁面に電極材料を被着する必要もな
い。
第1図はこの発明を用いた空乏型の竪型
IGFETの断面図、第2図はこの発明を用いた増
強型の竪型IGFETの断面図、第3図ないし第6
図はこの発明の竪型IGFETの製造に用いる基本
処理手順を示す断面図、第7図はこの発明の装置
のゲート電極の形状例を示す第1図および第2図
の線7−7に沿う断面図である。 12,42……シリコンウエハ、14……第1
の主表面、16……第2の主表面、18,48…
…ソース電極、20,50……ドレン電極、2
6,56……指状部、28,58……ゲート電
極、30,60……絶縁層。
IGFETの断面図、第2図はこの発明を用いた増
強型の竪型IGFETの断面図、第3図ないし第6
図はこの発明の竪型IGFETの製造に用いる基本
処理手順を示す断面図、第7図はこの発明の装置
のゲート電極の形状例を示す第1図および第2図
の線7−7に沿う断面図である。 12,42……シリコンウエハ、14……第1
の主表面、16……第2の主表面、18,48…
…ソース電極、20,50……ドレン電極、2
6,56……指状部、28,58……ゲート電
極、30,60……絶縁層。
Claims (1)
- 【特許請求の範囲】 1 互いに対向する第1および第2の主表面を持
つ単結晶シリコンウエハと、 上記第1の主表面上に設けた平板状のソース電
極と、 上記第2の主表面上に設けたドレン電極と、 ドープされた多結晶シリコンの導電性指状部を
持ち、該指状部が絶縁層で包囲されていると共に
単結晶により包囲されている絶縁ゲート電極とを
含み、 上記絶縁ゲート電極は上記単結晶シリコンウエ
ハの内部に配置されていて、上記指状部と各々の
上記主表面との間に配置されたシリコンが第1の
導電型であつて、上記第1の主表面でソース領域
および上記第2の主表面でドレン領域を形成して
おり、また上記指状部に隣接して上記ソース領域
と上記ドレン領域との間に配置されたシリコンが
第2の導電型であり、上記絶縁ゲート電極に所定
電圧を印加することにより上記ソース電極と上記
ドレン電極との間の電流が調整されることを特徴
とする増強型の竪型絶縁ゲート電界効果トランジ
スタ装置。 2 上記絶縁ゲート電極の導電性指状部が複数個
設けられている特許請求の範囲第1項記載の竪型
絶縁ゲート電界効果トランジスタ装置。 3 上記複数個の指状部が上記主表面に平行な平
面に沿つて配置されている特許請求の範囲第2項
記載の竪型絶縁ゲート電界効果トランジスタ装
置。 4 上記複数個の指状部が梯子形に配列されてい
る特許請求の範囲第2項記載の竪型絶縁ゲート電
界効果トランジスタ装置。 5 上記指状部を包囲する上記絶縁層が2酸化シ
リコンよりなる特許請求の範囲第1項記載の竪型
絶縁ゲート電界効果トランジスタ装置。 6 互いに対向する第1および第2の主表面を持
つ単結晶シリコン基板を用意し、 上記第1の主表面に第1の酸化物層を形成し、
上記第1の酸化物層の上にドープした多結晶シリ
コンのパターンを形成し、 上記多結晶シリコンの露出した部分の全てに第
2の酸化物層を形成して、絶縁ゲートを構成し、 上記絶縁ゲートによつて覆われていない上記第
1の主表面の領域から上記第1の酸化物層を除去
し、 上記第1の主表面および上記絶縁ゲートの上に
シリコンエピタキシヤル層を生長させて、その表
面が実質的に上記第1の主表面に平行になつた後
に該生長を停止し、 上記エピタキシヤル層の表面、上記第2の主表
面および上記多結晶シリコンにそれぞれ接触する
ようにソース、ドレンおよびゲート電極を形成す
る工程を含む竪型絶縁ゲート電界効果トランジス
タの製造方法。 7 上記シリコンのエピタキシヤル層の生長中に
該エピタキシヤル層にドーピングを行う工程を含
む特許請求の範囲第6項記載の製造方法。 8 上記ソース、ドレンおよびゲート電極の形成
の前に上記エピタキシヤル層および基板にドーピ
ングを行う工程を含む特許請求の範囲第6項記載
の製造方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB8218283 | 1982-06-24 | ||
GB8218283 | 1982-06-24 | ||
US439563 | 1982-11-05 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5910275A JPS5910275A (ja) | 1984-01-19 |
JPH0456471B2 true JPH0456471B2 (ja) | 1992-09-08 |
Family
ID=10531242
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58115015A Granted JPS5910275A (ja) | 1982-06-24 | 1983-06-24 | 竪型絶縁ゲート電界効果トランジスタ装置とその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US4546375A (ja) |
JP (1) | JPS5910275A (ja) |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04368182A (ja) * | 1991-06-17 | 1992-12-21 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US4546375A (en) * | 1982-06-24 | 1985-10-08 | Rca Corporation | Vertical IGFET with internal gate and method for making same |
EP0194265B1 (de) * | 1984-07-10 | 1990-02-21 | Gesellschaft zur Förderung der industrieorientierten Forschung an den schweizerischen Hochschulen und weiteren Institutionen | Infrarot-opto-elektronischer bauteil |
FR2569056B1 (fr) * | 1984-08-08 | 1989-03-10 | Japan Res Dev Corp | Transistor a induction statique du type a injection par effet tunnel et circuit integre comprenant un tel transistor |
US4700460A (en) * | 1986-05-30 | 1987-10-20 | Rca Corporation | Method for fabricating bidirectional vertical power MOS device |
US4641164A (en) * | 1986-05-30 | 1987-02-03 | Rca Corporation | Bidirectional vertical power MOS device and fabrication method |
US4761679A (en) * | 1986-12-22 | 1988-08-02 | North American Philips Corporation | Complementary silicon-on-insulator lateral insulated gate rectifiers |
US4791462A (en) * | 1987-09-10 | 1988-12-13 | Siliconix Incorporated | Dense vertical j-MOS transistor |
US4903089A (en) * | 1988-02-02 | 1990-02-20 | Massachusetts Institute Of Technology | Vertical transistor device fabricated with semiconductor regrowth |
US5106778A (en) * | 1988-02-02 | 1992-04-21 | Massachusetts Institute Of Technology | Vertical transistor device fabricated with semiconductor regrowth |
US4903189A (en) * | 1988-04-27 | 1990-02-20 | General Electric Company | Low noise, high frequency synchronous rectifier |
US5164813A (en) * | 1988-06-24 | 1992-11-17 | Unitrode Corporation | New diode structure |
US5416354A (en) * | 1989-01-06 | 1995-05-16 | Unitrode Corporation | Inverted epitaxial process semiconductor devices |
US5004705A (en) * | 1989-01-06 | 1991-04-02 | Unitrode Corporation | Inverted epitaxial process |
US4923826A (en) * | 1989-08-02 | 1990-05-08 | Harris Corporation | Method for forming dielectrically isolated transistor |
US5342795A (en) * | 1992-04-30 | 1994-08-30 | Texas Instruments Incorporated | Method of fabricating power VFET gate-refill |
US5302544A (en) * | 1992-12-17 | 1994-04-12 | Eastman Kodak Company | Method of making CCD having a single level electrode of single crystalline silicon |
US6252275B1 (en) | 1999-01-07 | 2001-06-26 | International Business Machines Corporation | Silicon-on-insulator non-volatile random access memory device |
US6884093B2 (en) | 2000-10-03 | 2005-04-26 | The Trustees Of Princeton University | Organic triodes with novel grid structures and method of production |
US6608349B1 (en) * | 2001-11-13 | 2003-08-19 | National Semiconductor Corporation | Narrow/short high performance MOSFET device design |
KR20050061446A (ko) * | 2002-08-07 | 2005-06-22 | 코닌클리즈케 필립스 일렉트로닉스 엔.브이. | 절연 게이트 트랜지스터, 트랜지스터 장치, 트랜지스터회로 및 트랜지스터 작동 방법 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5020675A (ja) * | 1973-06-22 | 1975-03-05 | ||
JPS5132187A (en) * | 1974-09-11 | 1976-03-18 | Matsushita Electric Ind Co Ltd | Denkaikokatoranjisuta |
JPS5132184A (ja) * | 1974-09-11 | 1976-03-18 | Matsushita Electric Ind Co Ltd | Denkaikokatoranjisuta |
JPS5893285A (ja) * | 1981-11-30 | 1983-06-02 | Toshiba Corp | 縦型絶縁ゲ−ト形電界効果トランジスタ |
JPS58121685A (ja) * | 1982-01-13 | 1983-07-20 | Toshiba Corp | 縦型電界効果トランジスタ |
Family Cites Families (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE224831C (ja) * | ||||
NL282170A (ja) * | 1961-08-17 | |||
FR1384750A (fr) * | 1963-11-26 | 1965-01-08 | Europ Des Semiconducteurs Soc | Procédé de fabrication d'un dispositif électronique actif à couches déposées et dispositif électronique fabriqué suivant ce procédé |
US3463667A (en) * | 1965-12-03 | 1969-08-26 | Kennecott Copper Corp | Deposition of thin films |
US3509432A (en) * | 1966-06-15 | 1970-04-28 | Massachusetts Inst Technology | Field effect space-charge-limited solid state thin-film device |
JPS526076B1 (ja) * | 1971-04-28 | 1977-02-18 | ||
US3938241A (en) * | 1972-10-24 | 1976-02-17 | Motorola, Inc. | Vertical channel junction field-effect transistors and method of manufacture |
JPS50135989A (ja) * | 1974-04-06 | 1975-10-28 | ||
JPS51132779A (en) * | 1975-05-14 | 1976-11-18 | Hitachi Ltd | Production method of vertical-junction type field-effect transistor |
US4070690A (en) * | 1976-08-17 | 1978-01-24 | Westinghouse Electric Corporation | VMOS transistor |
JPS5341985A (en) * | 1976-09-28 | 1978-04-15 | Nippon Gakki Seizo Kk | Vertical type field effect transistor and its production |
JPS5368178A (en) * | 1976-11-30 | 1978-06-17 | Handotai Kenkyu Shinkokai | Fet transistor |
US4055884A (en) * | 1976-12-13 | 1977-11-01 | International Business Machines Corporation | Fabrication of power field effect transistors and the resulting structures |
US4145703A (en) * | 1977-04-15 | 1979-03-20 | Supertex, Inc. | High power MOS device and fabrication method therefor |
US4128440A (en) * | 1978-04-24 | 1978-12-05 | General Electric Company | Liquid phase epitaxial method of covering buried regions for devices |
US4191602A (en) * | 1978-04-24 | 1980-03-04 | General Electric Company | Liquid phase epitaxial method of making a high power, vertical channel field effect transistor |
JPS5553462A (en) * | 1978-10-13 | 1980-04-18 | Int Rectifier Corp | Mosfet element |
JPS5598871A (en) * | 1979-01-22 | 1980-07-28 | Semiconductor Res Found | Static induction transistor |
JPS5676575A (en) * | 1979-11-26 | 1981-06-24 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of junction type field effect semiconductor device |
JPS566471A (en) * | 1979-06-28 | 1981-01-23 | Meidensha Electric Mfg Co Ltd | Field effect type thyristor |
FR2460542A1 (fr) * | 1979-06-29 | 1981-01-23 | Thomson Csf | Transistor a effet de champ vertical de puissance pour hautes frequences et procede de realisation d'un tel transistor |
DE2926741C2 (de) * | 1979-07-03 | 1982-09-09 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Feldeffekt-Transistor und Verfahren zu seiner Herstellung |
US4249190A (en) * | 1979-07-05 | 1981-02-03 | Bell Telephone Laboratories, Incorporated | Floating gate vertical FET |
US4378629A (en) * | 1979-08-10 | 1983-04-05 | Massachusetts Institute Of Technology | Semiconductor embedded layer technology including permeable base transistor, fabrication method |
US4381956A (en) * | 1981-04-06 | 1983-05-03 | Motorola, Inc. | Self-aligned buried channel fabrication process |
US4466173A (en) * | 1981-11-23 | 1984-08-21 | General Electric Company | Methods for fabricating vertical channel buried grid field controlled devices including field effect transistors and field controlled thyristors utilizing etch and refill techniques |
CA1192669A (en) * | 1982-06-24 | 1985-08-27 | Scott C. Blackstone | Vertical igfet with internal gate and method of making same |
US4546375A (en) * | 1982-06-24 | 1985-10-08 | Rca Corporation | Vertical IGFET with internal gate and method for making same |
US4464824A (en) * | 1982-08-18 | 1984-08-14 | Ncr Corporation | Epitaxial contact fabrication process |
-
1982
- 1982-11-05 US US06/439,563 patent/US4546375A/en not_active Expired - Lifetime
-
1983
- 1983-06-24 JP JP58115015A patent/JPS5910275A/ja active Granted
-
1985
- 1985-06-26 US US06/748,940 patent/US4586240A/en not_active Expired - Lifetime
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5020675A (ja) * | 1973-06-22 | 1975-03-05 | ||
JPS5132187A (en) * | 1974-09-11 | 1976-03-18 | Matsushita Electric Ind Co Ltd | Denkaikokatoranjisuta |
JPS5132184A (ja) * | 1974-09-11 | 1976-03-18 | Matsushita Electric Ind Co Ltd | Denkaikokatoranjisuta |
JPS5893285A (ja) * | 1981-11-30 | 1983-06-02 | Toshiba Corp | 縦型絶縁ゲ−ト形電界効果トランジスタ |
JPS58121685A (ja) * | 1982-01-13 | 1983-07-20 | Toshiba Corp | 縦型電界効果トランジスタ |
Also Published As
Publication number | Publication date |
---|---|
US4546375A (en) | 1985-10-08 |
US4586240A (en) | 1986-05-06 |
JPS5910275A (ja) | 1984-01-19 |
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