JPH0456471B2 - - Google Patents
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- JPH0456471B2 JPH0456471B2 JP58115015A JP11501583A JPH0456471B2 JP H0456471 B2 JPH0456471 B2 JP H0456471B2 JP 58115015 A JP58115015 A JP 58115015A JP 11501583 A JP11501583 A JP 11501583A JP H0456471 B2 JPH0456471 B2 JP H0456471B2
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】
〔発明の関連する技術分野〕
この発明は絶縁ゲート電界効果トランジスタ
（以後IGFETと呼ぶ）に関し、特に構造が実質的
にプレーナ型で電力スイツチング用に用いられる
竪型IGFETに関する。
（以後IGFETと呼ぶ）に関し、特に構造が実質的
にプレーナ型で電力スイツチング用に用いられる
竪型IGFETに関する。
竪型IGFETはそのソース電極とドレン電極が
半導体ウエハの対向表面にあるためこの名があ
る。ゲート電極に所定電圧を印加すると、このソ
ース電極とドレン電極の間に垂直方向の電流が流
れる。ゲート電極は一般に２酸化シリコン層によ
つて半導体表面から絶縁され、このような
IGFETを金属酸化物半導体（以後MOSと呼ぶ）
FETと呼ぶ。通常この絶縁ゲート電極は米国特
許第4145700号明細書開示のようにソース電極と
同じ半導体表面に設けられるか、米国特許第
4145703号明細書開示のように半導体主表面の凹
溝内に設けられている。
半導体ウエハの対向表面にあるためこの名があ
る。ゲート電極に所定電圧を印加すると、このソ
ース電極とドレン電極の間に垂直方向の電流が流
れる。ゲート電極は一般に２酸化シリコン層によ
つて半導体表面から絶縁され、このような
IGFETを金属酸化物半導体（以後MOSと呼ぶ）
FETと呼ぶ。通常この絶縁ゲート電極は米国特
許第4145700号明細書開示のようにソース電極と
同じ半導体表面に設けられるか、米国特許第
4145703号明細書開示のように半導体主表面の凹
溝内に設けられている。
ゲート電極が半導体主表面に設けられた竪型
IGFETをこゝではプレーナ竪型IGFETと呼ぶ
が、半導体工業界では普通VDMOS（竪型２重拡
散MOS）装置と呼んでいる。また溝付き竪型
IGFETは通常半導体工業界ではVMOS装置と呼
ばれている。絶縁ゲート構造のものはVMOS装
置もVDMOS装置も一般に増強型の動作をし、竪
型装置であれば普通電力スイツチングに用いられ
る。ゲート電極に所定の電圧を印加すると、その
酸化物の直下の半導体領域にチヤンネルが形成さ
れ、これがソース電極とドレン電極の間の電流の
通路となる。従つてVDMOS装置では半導体主表
面にチヤンネルが形成され、VMOS装置では半
導体主表面の凹溝の表面に沿つてチヤンネルが形
成される。何れの場合も半導体ウエハの外側にゲ
ート電極があるため、これが必然的に表面積のい
くらかを占有する。
IGFETをこゝではプレーナ竪型IGFETと呼ぶ
が、半導体工業界では普通VDMOS（竪型２重拡
散MOS）装置と呼んでいる。また溝付き竪型
IGFETは通常半導体工業界ではVMOS装置と呼
ばれている。絶縁ゲート構造のものはVMOS装
置もVDMOS装置も一般に増強型の動作をし、竪
型装置であれば普通電力スイツチングに用いられ
る。ゲート電極に所定の電圧を印加すると、その
酸化物の直下の半導体領域にチヤンネルが形成さ
れ、これがソース電極とドレン電極の間の電流の
通路となる。従つてVDMOS装置では半導体主表
面にチヤンネルが形成され、VMOS装置では半
導体主表面の凹溝の表面に沿つてチヤンネルが形
成される。何れの場合も半導体ウエハの外側にゲ
ート電極があるため、これが必然的に表面積のい
くらかを占有する。
次にこの発明の竪型IGFETとその製造法を説
明する。第１および第２の対向主表面を持つシリ
コンウエハの第１主表面にソース電極、第２主表
面にドレン電極が設けられ、ゲート電極はシリコ
ンウエハの内部に設けられている。このゲート電
極は２酸化シリコン等の絶縁層で包囲された指状
部を有し、この指状部に所定電圧を印加すること
によりソース電極とドレン電極の間の電流が調整
されるようになつている。
明する。第１および第２の対向主表面を持つシリ
コンウエハの第１主表面にソース電極、第２主表
面にドレン電極が設けられ、ゲート電極はシリコ
ンウエハの内部に設けられている。このゲート電
極は２酸化シリコン等の絶縁層で包囲された指状
部を有し、この指状部に所定電圧を印加すること
によりソース電極とドレン電極の間の電流が調整
されるようになつている。
第１図はこの発明を用いた空乏型の竪型
IGFET装置の１実施例を示す。装置１０は第１
および第２の対向主表面１４，１６を持つ実質的
に平板型の単結晶シリコンウエハ１２を含み、第
１主表面１４にソース電極１８、第２主表面１６
にドレン電極２０がそれぞれ設けられている。ウ
エハ１２の両表面１４，１６に隣接する部分はＮ
型またはＰ型の導電度変調剤がドーピングされ、
ソースおよびドレン電極１８，２０にオーム接触
するソースおよびドレン領域２２、２４がそれぞ
れ形成されている。後述の絶縁ゲート電極以外、
シリコンウエハ１２の中味すなわちソース領域２
２とドレン領域２４の間の材料はそのソースおよ
びドレン領域と同じ導電型であるが、導電度は比
較的低い。例えばソースおよびドレン領域２２，
２４が何れも約1019／cm3の比較的高いキヤリア濃
度を持つＮ＋型のとき、ウエハ１２の中味はキヤ
リア濃度が約1015／cm3のＮ−型である。
IGFET装置の１実施例を示す。装置１０は第１
および第２の対向主表面１４，１６を持つ実質的
に平板型の単結晶シリコンウエハ１２を含み、第
１主表面１４にソース電極１８、第２主表面１６
にドレン電極２０がそれぞれ設けられている。ウ
エハ１２の両表面１４，１６に隣接する部分はＮ
型またはＰ型の導電度変調剤がドーピングされ、
ソースおよびドレン電極１８，２０にオーム接触
するソースおよびドレン領域２２、２４がそれぞ
れ形成されている。後述の絶縁ゲート電極以外、
シリコンウエハ１２の中味すなわちソース領域２
２とドレン領域２４の間の材料はそのソースおよ
びドレン領域と同じ導電型であるが、導電度は比
較的低い。例えばソースおよびドレン領域２２，
２４が何れも約1019／cm3の比較的高いキヤリア濃
度を持つＮ＋型のとき、ウエハ１２の中味はキヤ
リア濃度が約1015／cm3のＮ−型である。
第１図ではソース領域２２とドレン領域２４が
ウエハ表面１４，１６の近傍にしかないが、この
構造に限定されることはない。領域２２，２４
は、例えばこれがソース・ドレン抵抗を減ずる働
らきをする点では、ウエハのもつと深いところま
で延びていることが望ましい。このような例は第
２図の増強型装置４０について後述する。
ウエハ表面１４，１６の近傍にしかないが、この
構造に限定されることはない。領域２２，２４
は、例えばこれがソース・ドレン抵抗を減ずる働
らきをする点では、ウエハのもつと深いところま
で延びていることが望ましい。このような例は第
２図の増強型装置４０について後述する。
第１図の推奨実施例では、ウエハ１２の内部に
あつて主表面１４，１６に実質的に平行な平面に
沿つて複数個の絶縁ゲート指状部２６が配置され
ているが、このゲート指状部261個でも機能装置
を形成し得ることに注意されたい。また推奨実施
例では第７図に示すように指状部２６が梯子状に
配列されているが、この配列形状に限定されない
ことも理解されたい。各指状部２６は例えば比較
的強くドープされた多結晶シリコンのゲート電極
２８を構成し、例えば２酸化シリコンの絶縁層３
０で包囲されている。この絶縁ゲート指状部２６
に対する外部との電気接続はゲート電極２８の一
部に直接オーム接触するゲート電極接触３２によ
り行われる。
あつて主表面１４，１６に実質的に平行な平面に
沿つて複数個の絶縁ゲート指状部２６が配置され
ているが、このゲート指状部261個でも機能装置
を形成し得ることに注意されたい。また推奨実施
例では第７図に示すように指状部２６が梯子状に
配列されているが、この配列形状に限定されない
ことも理解されたい。各指状部２６は例えば比較
的強くドープされた多結晶シリコンのゲート電極
２８を構成し、例えば２酸化シリコンの絶縁層３
０で包囲されている。この絶縁ゲート指状部２６
に対する外部との電気接続はゲート電極２８の一
部に直接オーム接触するゲート電極接触３２によ
り行われる。
各隣接指状部の設計間隔は、ゲーム電極２８に
適当なバイアスを印加したとき各指状部がその間
の半導体領域29内に発生する空乏領域の大きさで
決まる。従つて「通常導通」のソース・ドレン間
電流の遮断に望ましい空乏型装置１０では、隣接
ゲート指状部２６の最大間隔は各指状部２６の空
乏領域がその間の半導体領域29内に延びた距離の
約２倍にする必要がある。
適当なバイアスを印加したとき各指状部がその間
の半導体領域29内に発生する空乏領域の大きさで
決まる。従つて「通常導通」のソース・ドレン間
電流の遮断に望ましい空乏型装置１０では、隣接
ゲート指状部２６の最大間隔は各指状部２６の空
乏領域がその間の半導体領域29内に延びた距離の
約２倍にする必要がある。
第２図はこの発明を用いた増強型の竪型
IGFET装置４０を示す。この増強型装置４０の
基本構造は空乏型装置１０と同様で、装置４０も
ソースおよびドレン電極４８，５０をそれぞれ設
けた第１および第２の対向主表面４４，４６を有
するシリコンウエハ４２を含んでいる。第１の導
電型のソースおよびドレン領域５２，５４が第１
および第２の表面４４，４６からそれぞれウエハ
内部に延び、ウエハ内の主表面の実質的に平行な
平面に沿つて複数個の絶縁ゲート指状部５６が配
列されている。ソースおよびドレン領域５２，５
４はその絶縁ゲート指状部の面まで延びて各隣接
指状部５６間に第２の導電型の本体領域６２を画
定している。推奨実施例ではソースおよびドレン
領域５２，５４が本体領域より比較的高い導電度
を有する上、その導電度が勾配を持ち、例えば本
体領域62付近よりウエハ表面で高いこともある。
IGFET装置４０を示す。この増強型装置４０の
基本構造は空乏型装置１０と同様で、装置４０も
ソースおよびドレン電極４８，５０をそれぞれ設
けた第１および第２の対向主表面４４，４６を有
するシリコンウエハ４２を含んでいる。第１の導
電型のソースおよびドレン領域５２，５４が第１
および第２の表面４４，４６からそれぞれウエハ
内部に延び、ウエハ内の主表面の実質的に平行な
平面に沿つて複数個の絶縁ゲート指状部５６が配
列されている。ソースおよびドレン領域５２，５
４はその絶縁ゲート指状部の面まで延びて各隣接
指状部５６間に第２の導電型の本体領域６２を画
定している。推奨実施例ではソースおよびドレン
領域５２，５４が本体領域より比較的高い導電度
を有する上、その導電度が勾配を持ち、例えば本
体領域62付近よりウエハ表面で高いこともある。
この場合も絶縁ゲート指状部５６が例えば比較
的高ドープの多結晶シリコンのゲート電極５８を
有し、例えば２酸化シリコンの絶縁層６０で包囲
されている。ゲート電極５８には外部ゲート電極
接触６４がオーム接触している。
的高ドープの多結晶シリコンのゲート電極５８を
有し、例えば２酸化シリコンの絶縁層６０で包囲
されている。ゲート電極５８には外部ゲート電極
接触６４がオーム接触している。
この増強型装置でもゲート指状部５６の配列に
種種の形式が可能であるが、この推奨実施例では
第７図の梯子型構造を用いている。しかし増強型
装置ではゲート指状部５６の形状に対する制限が
少ないことに注意すべきである。増強型装置は通
常非導通のため、各ゲート指状部５６がソース・
ドレン電流を遮断する相手の隣接指状部５６のよ
うな構体に近接する必要がない。IGFET装置４
０は動作上典型的増強型装置として行動し、通常
非導通で、ソース電極４８とドレン電極５０の間
の電流は絶縁ゲート指状部５６に印加する電圧に
より調整される。ゲート電極接触６４を介してゲ
ート電極５８に所定電圧を印加すると、各本体領
域６２のゲート酸化物６０に隣接する領域に導電
チヤンネル領域が生成する。
種種の形式が可能であるが、この推奨実施例では
第７図の梯子型構造を用いている。しかし増強型
装置ではゲート指状部５６の形状に対する制限が
少ないことに注意すべきである。増強型装置は通
常非導通のため、各ゲート指状部５６がソース・
ドレン電流を遮断する相手の隣接指状部５６のよ
うな構体に近接する必要がない。IGFET装置４
０は動作上典型的増強型装置として行動し、通常
非導通で、ソース電極４８とドレン電極５０の間
の電流は絶縁ゲート指状部５６に印加する電圧に
より調整される。ゲート電極接触６４を介してゲ
ート電極５８に所定電圧を印加すると、各本体領
域６２のゲート酸化物６０に隣接する領域に導電
チヤンネル領域が生成する。
第１図および第２図の装置１０，４０の製造の
基本工程を第３図ないし第６図に示す。第３図に
示すように、工程の開始点は対向主表面７２，７
４を持つ単結晶シリコン基板７０である。空乏型
装置を製造するか増強型装置を製造するかによつ
て、基板７０を適当な導電度変調剤で適当濃度に
ドーピングする。完成した装置における電力消費
を減じるためドープ剤濃度は比較的高いことが望
ましいが、一方では製造し易いため比較的低濃度
が望ましい。
基本工程を第３図ないし第６図に示す。第３図に
示すように、工程の開始点は対向主表面７２，７
４を持つ単結晶シリコン基板７０である。空乏型
装置を製造するか増強型装置を製造するかによつ
て、基板７０を適当な導電度変調剤で適当濃度に
ドーピングする。完成した装置における電力消費
を減じるためドープ剤濃度は比較的高いことが望
ましいが、一方では製造し易いため比較的低濃度
が望ましい。
基板７４の表面全体に第１の２酸化シリコン層
７６を形成する。この層７６の厚さは約1000Å
で、例えば熱酸化により形成し得る。次にこの第
１の酸化物層７６の全表面に多結晶シリコン層７
８を形成する。この層７８の厚さは最終的にゲー
トの長さを決めるもので、約5000〜20000Åの範
囲にあればよい。この多結晶シリコン層７８は図
示のように特定導電型に比較的強くドープされて
いる。このドーピングはその多結晶シリコンの被
着中か被着後に通常のドーピングまたはイオン注
入手順によつて行うことができる。
７６を形成する。この層７６の厚さは約1000Å
で、例えば熱酸化により形成し得る。次にこの第
１の酸化物層７６の全表面に多結晶シリコン層７
８を形成する。この層７８の厚さは最終的にゲー
トの長さを決めるもので、約5000〜20000Åの範
囲にあればよい。この多結晶シリコン層７８は図
示のように特定導電型に比較的強くドープされて
いる。このドーピングはその多結晶シリコンの被
着中か被着後に通常のドーピングまたはイオン注
入手順によつて行うことができる。
次にこのドーピング済の多結晶シリコン層７８
を写真製版技法を用いて複数個の指状部８０を含
むパタンが形成されるように画定し、各指状部８
０を酸化して第４図に示すようにその周りに第２
の２酸化シリコン層８２を形成する。次に第５図
に示すように酸化した各指状部８０の間の基板表
面７４から第１の２酸化シリコン層７６を除去す
る。これは写真製版技法を用いて例えばまずホト
レジストで酸化指状部８０を保護した後第１の２
酸化シリコン層７６をエツチングすることにより
行えばよい。
を写真製版技法を用いて複数個の指状部８０を含
むパタンが形成されるように画定し、各指状部８
０を酸化して第４図に示すようにその周りに第２
の２酸化シリコン層８２を形成する。次に第５図
に示すように酸化した各指状部８０の間の基板表
面７４から第１の２酸化シリコン層７６を除去す
る。これは写真製版技法を用いて例えばまずホト
レジストで酸化指状部８０を保護した後第１の２
酸化シリコン層７６をエツチングすることにより
行えばよい。
次に第６図に示すように露出面７４からエピタ
キシヤルシリコン層８４を生長させ、これが酸化
指状部８０間の空間を埋めてその指状部全体を単
結晶材料の層８４で覆うようにする。このエピタ
キシヤル層８４の表面が第６図の８６で、これが
最後に第１図および第２図の第１のウエハ表面１
４，４４をそれぞれ形成する。エピタキシヤル層
８４はここでエピタキシヤル横型上層生長法（以
後ELO法と呼ぶ）と称する技法で形成すること
ができる。
キシヤルシリコン層８４を生長させ、これが酸化
指状部８０間の空間を埋めてその指状部全体を単
結晶材料の層８４で覆うようにする。このエピタ
キシヤル層８４の表面が第６図の８６で、これが
最後に第１図および第２図の第１のウエハ表面１
４，４４をそれぞれ形成する。エピタキシヤル層
８４はここでエピタキシヤル横型上層生長法（以
後ELO法と呼ぶ）と称する技法で形成すること
ができる。
このELO法は基本的には被着とエツチングの
２段階を反復して上層の２酸化シリコンマスクの
開孔から露出した単結晶シリコン面から単結晶シ
リコンを生長させるものである。エピタキシヤル
被着されているシリコンがその開孔を通つてマス
クの厚さ以上に生長すると、エピタキシヤル生長
が垂直方向以外にマスク表面に沿つて横方向に進
み、最後に開孔マスクを覆う連続単結晶シリコン
層が形成される。
２段階を反復して上層の２酸化シリコンマスクの
開孔から露出した単結晶シリコン面から単結晶シ
リコンを生長させるものである。エピタキシヤル
被着されているシリコンがその開孔を通つてマス
クの厚さ以上に生長すると、エピタキシヤル生長
が垂直方向以外にマスク表面に沿つて横方向に進
み、最後に開孔マスクを覆う連続単結晶シリコン
層が形成される。
この被着エツチングの反復処理は通常の反応器
内で大気圧または減圧下で行うことができる。被
着工程では基板をSiH2Cl2等のシリコン源ガスと
水素のような担体ガスから成る混合ガスに曝露す
るが、このガスはさらに被着中HCl等のシリコン
エツチングガスを含むことが望ましい。エツチン
グ工程では基板をHCl等のエツチングガスと水素
等の担体ガスから或る混合ガスに曝露する。
内で大気圧または減圧下で行うことができる。被
着工程では基板をSiH2Cl2等のシリコン源ガスと
水素のような担体ガスから成る混合ガスに曝露す
るが、このガスはさらに被着中HCl等のシリコン
エツチングガスを含むことが望ましい。エツチン
グ工程では基板をHCl等のエツチングガスと水素
等の担体ガスから或る混合ガスに曝露する。
被着工程においてシリコン源ガスからのシリコ
ンが基板とマスクの露出面に被着する。このとき
単結晶基板の表面に被着するシリコンはその場所
の単結晶格子構造に従うが、マスク上に析出する
シリコンは独立した単結晶でない凝集体の形で被
着する。ガスの組成とエツチング時間は被着工程
後マスク上に形成された非単結晶凝集体がすべて
完全に除去されるように選定する。このエツチン
グで単結晶基板の露出面から生長した単結晶シリ
コンも幾分除去されるが、この単結晶シリコンの
エツチング速度は非単結晶凝集体のそれより比較
的遅いため、１回被着エツチング工程を行うと、
被着工程で露出シリコン面に被着されたシリコン
の方がエツチング工程でエツチングされるものよ
り多く、また被着された材料のすべてが単結晶の
性質を有する。
ンが基板とマスクの露出面に被着する。このとき
単結晶基板の表面に被着するシリコンはその場所
の単結晶格子構造に従うが、マスク上に析出する
シリコンは独立した単結晶でない凝集体の形で被
着する。ガスの組成とエツチング時間は被着工程
後マスク上に形成された非単結晶凝集体がすべて
完全に除去されるように選定する。このエツチン
グで単結晶基板の露出面から生長した単結晶シリ
コンも幾分除去されるが、この単結晶シリコンの
エツチング速度は非単結晶凝集体のそれより比較
的遅いため、１回被着エツチング工程を行うと、
被着工程で露出シリコン面に被着されたシリコン
の方がエツチング工程でエツチングされるものよ
り多く、また被着された材料のすべてが単結晶の
性質を有する。
ELO法で被着した単結晶シリコンはまたその
被着と同時にドーピングすることができる。例え
ば空乏型装置１０では、被着エツチング循業の被
着中に砒素その他のＮ型導電度変調剤を導入する
ことができる。またこれを行うときは被着層内に
導電度の勾配を生ずるようにドープ剤の濃度を被
着中に随意変更することができる。増強型装置４
０を製造するときは、被着の最初に硼素のような
Ｐ型ドープ剤を導入してＰ型本体領域62を形成
し、エピタキシヤル層の厚さがほぼ酸化指状部８
０の厚さと等しくなつたときＮ型ドープ剤をＰ型
ドープ剤と置換することができる。従つて空乏型
装置１０のＮ＋型ソース領域２２の深さと増強型
装置４０のＮ＋型ソース領域５２の深さは、
ELO法では容易に変えられる。またELO法で被
着後イオン注入等により高導電度のソース領域２
２，５２を形成することもできる。
被着と同時にドーピングすることができる。例え
ば空乏型装置１０では、被着エツチング循業の被
着中に砒素その他のＮ型導電度変調剤を導入する
ことができる。またこれを行うときは被着層内に
導電度の勾配を生ずるようにドープ剤の濃度を被
着中に随意変更することができる。増強型装置４
０を製造するときは、被着の最初に硼素のような
Ｐ型ドープ剤を導入してＰ型本体領域62を形成
し、エピタキシヤル層の厚さがほぼ酸化指状部８
０の厚さと等しくなつたときＮ型ドープ剤をＰ型
ドープ剤と置換することができる。従つて空乏型
装置１０のＮ＋型ソース領域２２の深さと増強型
装置４０のＮ＋型ソース領域５２の深さは、
ELO法では容易に変えられる。またELO法で被
着後イオン注入等により高導電度のソース領域２
２，５２を形成することもできる。
空乏型装置１０のときも増強型装置４０のとき
も、次にエピタキシヤル層８４に接触用開孔を形
成して外部ゲート電極接触形成用の強ドープ多結
晶シリコン領域２８または５８を露出することが
でき、さらに外部ソース、ゲートおよびドレン電
極接触１８，３２，２０または４８，６４，５０
をアルミニウムのような通常の電極材料を用いれ
蒸着等の通常の方法で形成することができる。
も、次にエピタキシヤル層８４に接触用開孔を形
成して外部ゲート電極接触形成用の強ドープ多結
晶シリコン領域２８または５８を露出することが
でき、さらに外部ソース、ゲートおよびドレン電
極接触１８，３２，２０または４８，６４，５０
をアルミニウムのような通常の電極材料を用いれ
蒸着等の通常の方法で形成することができる。
この発明の装置は構造が新規である上、通常の
VDMOSやVMOS装置より有利な点がいくつか
ある。ソース電極接触１８，４８は実質的に平面
構造で、対応するソース領域２２，５２に対する
接触面積が広い上、この平面状オール接触は比較
的容易に形成される。ソース電極接触とソース領
域との間の接触面積が広くてもその干渉により接
触抵抗が低下する。
VDMOSやVMOS装置より有利な点がいくつか
ある。ソース電極接触１８，４８は実質的に平面
構造で、対応するソース領域２２，５２に対する
接触面積が広い上、この平面状オール接触は比較
的容易に形成される。ソース電極接触とソース領
域との間の接触面積が広くてもその干渉により接
触抵抗が低下する。
装置１０，４０の製造法も比較的簡単である。
通常のVDMOS装置やVMOS装置はソース領域
と本体領域を画定するため１回またはそれ以上の
イオン注入を要するが、この発明の装置ではイオ
ン注入は不要であつて、その製造工程中でただ１
回の精密写真食刻処理すなわちゲート電極のパタ
ン形成しか要しない。これに対し通常の装置で
は、内部半導体領域と外部電極接触の形成のため
精密な写真食刻処理を数回要する上、上記ソース
およびゲート電極接触の形状により半導体表面の
多レベルのソース電極接触とゲート電極接触の間
の絶縁層の必要がなくなる。最後に上述の構造と
製造法は製造容易な空乏装置を提供する。通常の
空乏型装置の製造では半導体中に深い凹溝をエツ
チングし、この凹溝の側面にドーピングするため
深く拡散する必要があるが、この発明によるとこ
の深いエツチングと拡散の必要がなく、また半導
体の凹溝の壁面に電極材料を被着する必要もな
い。
通常のVDMOS装置やVMOS装置はソース領域
と本体領域を画定するため１回またはそれ以上の
イオン注入を要するが、この発明の装置ではイオ
ン注入は不要であつて、その製造工程中でただ１
回の精密写真食刻処理すなわちゲート電極のパタ
ン形成しか要しない。これに対し通常の装置で
は、内部半導体領域と外部電極接触の形成のため
精密な写真食刻処理を数回要する上、上記ソース
およびゲート電極接触の形状により半導体表面の
多レベルのソース電極接触とゲート電極接触の間
の絶縁層の必要がなくなる。最後に上述の構造と
製造法は製造容易な空乏装置を提供する。通常の
空乏型装置の製造では半導体中に深い凹溝をエツ
チングし、この凹溝の側面にドーピングするため
深く拡散する必要があるが、この発明によるとこ
の深いエツチングと拡散の必要がなく、また半導
体の凹溝の壁面に電極材料を被着する必要もな
い。
第１図はこの発明を用いた空乏型の竪型
IGFETの断面図、第２図はこの発明を用いた増
強型の竪型IGFETの断面図、第３図ないし第６
図はこの発明の竪型IGFETの製造に用いる基本
処理手順を示す断面図、第７図はこの発明の装置
のゲート電極の形状例を示す第１図および第２図
の線７−７に沿う断面図である。 １２，４２……シリコンウエハ、１４……第１
の主表面、１６……第２の主表面、１８，４８…
…ソース電極、２０，５０……ドレン電極、２
６，５６……指状部、２８，５８……ゲート電
極、３０，６０……絶縁層。
IGFETの断面図、第２図はこの発明を用いた増
強型の竪型IGFETの断面図、第３図ないし第６
図はこの発明の竪型IGFETの製造に用いる基本
処理手順を示す断面図、第７図はこの発明の装置
のゲート電極の形状例を示す第１図および第２図
の線７−７に沿う断面図である。 １２，４２……シリコンウエハ、１４……第１
の主表面、１６……第２の主表面、１８，４８…
…ソース電極、２０，５０……ドレン電極、２
６，５６……指状部、２８，５８……ゲート電
極、３０，６０……絶縁層。
Claims (1)
- 【特許請求の範囲】 １ 互いに対向する第１および第２の主表面を持
つ単結晶シリコンウエハと、 上記第１の主表面上に設けた平板状のソース電
極と、 上記第２の主表面上に設けたドレン電極と、 ドープされた多結晶シリコンの導電性指状部を
持ち、該指状部が絶縁層で包囲されていると共に
単結晶により包囲されている絶縁ゲート電極とを
含み、 上記絶縁ゲート電極は上記単結晶シリコンウエ
ハの内部に配置されていて、上記指状部と各々の
上記主表面との間に配置されたシリコンが第１の
導電型であつて、上記第１の主表面でソース領域
および上記第２の主表面でドレン領域を形成して
おり、また上記指状部に隣接して上記ソース領域
と上記ドレン領域との間に配置されたシリコンが
第２の導電型であり、上記絶縁ゲート電極に所定
電圧を印加することにより上記ソース電極と上記
ドレン電極との間の電流が調整されることを特徴
とする増強型の竪型絶縁ゲート電界効果トランジ
スタ装置。 ２ 上記絶縁ゲート電極の導電性指状部が複数個
設けられている特許請求の範囲第１項記載の竪型
絶縁ゲート電界効果トランジスタ装置。 ３ 上記複数個の指状部が上記主表面に平行な平
面に沿つて配置されている特許請求の範囲第２項
記載の竪型絶縁ゲート電界効果トランジスタ装
置。 ４ 上記複数個の指状部が梯子形に配列されてい
る特許請求の範囲第２項記載の竪型絶縁ゲート電
界効果トランジスタ装置。 ５ 上記指状部を包囲する上記絶縁層が２酸化シ
リコンよりなる特許請求の範囲第１項記載の竪型
絶縁ゲート電界効果トランジスタ装置。 ６ 互いに対向する第１および第２の主表面を持
つ単結晶シリコン基板を用意し、 上記第１の主表面に第１の酸化物層を形成し、
上記第１の酸化物層の上にドープした多結晶シリ
コンのパターンを形成し、 上記多結晶シリコンの露出した部分の全てに第
２の酸化物層を形成して、絶縁ゲートを構成し、 上記絶縁ゲートによつて覆われていない上記第
１の主表面の領域から上記第１の酸化物層を除去
し、 上記第１の主表面および上記絶縁ゲートの上に
シリコンエピタキシヤル層を生長させて、その表
面が実質的に上記第１の主表面に平行になつた後
に該生長を停止し、 上記エピタキシヤル層の表面、上記第２の主表
面および上記多結晶シリコンにそれぞれ接触する
ようにソース、ドレンおよびゲート電極を形成す
る工程を含む竪型絶縁ゲート電界効果トランジス
タの製造方法。 ７ 上記シリコンのエピタキシヤル層の生長中に
該エピタキシヤル層にドーピングを行う工程を含
む特許請求の範囲第６項記載の製造方法。 ８ 上記ソース、ドレンおよびゲート電極の形成
の前に上記エピタキシヤル層および基板にドーピ
ングを行う工程を含む特許請求の範囲第６項記載
の製造方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8218283 | 1982-06-24 | ||
| GB8218283 | 1982-06-24 | ||
| US439563 | 1982-11-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5910275A JPS5910275A (ja) | 1984-01-19 |
| JPH0456471B2 true JPH0456471B2 (ja) | 1992-09-08 |
Family
ID=10531242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58115015A Granted JPS5910275A (ja) | 1982-06-24 | 1983-06-24 | 竪型絶縁ゲート電界効果トランジスタ装置とその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US4546375A (ja) |
| JP (1) | JPS5910275A (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04368182A (ja) * | 1991-06-17 | 1992-12-21 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US4546375A (en) * | 1982-06-24 | 1985-10-08 | Rca Corporation | Vertical IGFET with internal gate and method for making same |
| EP0194265B1 (de) * | 1984-07-10 | 1990-02-21 | Gesellschaft zur Förderung der industrieorientierten Forschung an den schweizerischen Hochschulen und weiteren Institutionen | Infrarot-opto-elektronischer bauteil |
| FR2569056B1 (fr) * | 1984-08-08 | 1989-03-10 | Japan Res Dev Corp | Transistor a induction statique du type a injection par effet tunnel et circuit integre comprenant un tel transistor |
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| US4641164A (en) * | 1986-05-30 | 1987-02-03 | Rca Corporation | Bidirectional vertical power MOS device and fabrication method |
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