JP2000332246A - 自己整列トレンチを有するｍｏｓゲートデバイスを形成するプロセス - Google Patents
自己整列トレンチを有するｍｏｓゲートデバイスを形成するプロセスInfo
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
Abstract
(57)【要約】
【課題】 垂直ＭＯＳデバイスに自己整列ゲートトレン
チを形成するプロセスを提供する。 【解決手段】 基板のポテンシャルウエル−ソース領域
を画成するために半導体基板の上面に第一のマスクを形
成し；該ポテンシャルウエル−ソース領域にウエルドー
パント及びソースドーパントをインプラントし、それに
よりそれぞれ該基板にウエル領域及びソース領域を形成
し；該ウエル領域及び該ソース領域上に酸化物マスクを
成長し；第一のマスクを除去し；酸化物マスクを用い、
該ソース領域間のゲートトレンチをエッチングし、該ト
レンチは基板内に、該ウエル領域の下に選択された深さ
に延在する各段階からなる。
チを形成するプロセスを提供する。 【解決手段】 基板のポテンシャルウエル−ソース領域
を画成するために半導体基板の上面に第一のマスクを形
成し；該ポテンシャルウエル−ソース領域にウエルドー
パント及びソースドーパントをインプラントし、それに
よりそれぞれ該基板にウエル領域及びソース領域を形成
し；該ウエル領域及び該ソース領域上に酸化物マスクを
成長し；第一のマスクを除去し；酸化物マスクを用い、
該ソース領域間のゲートトレンチをエッチングし、該ト
レンチは基板内に、該ウエル領域の下に選択された深さ
に延在する各段階からなる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体デバイスに関
し、より詳細には自己整列トレンチを有するＭＯＳゲー
トデバイスを製造するプロセスに関する。
し、より詳細には自己整列トレンチを有するＭＯＳゲー
トデバイスを製造するプロセスに関する。
【０００２】
【従来の技術】トレンチゲート構造を含むＭＯＳトラン
ジスタは高電流、低電圧スイッチング応用に対して平坦
な（ｐｌａｎａｒ）トランジスタに対して重要な利点を
提供する。後者の構成では、高電流における動作に対し
て意図されたトランジスタの設計に実質的な拘束がある
という影響が生ずるという拘束が存在する。
ジスタは高電流、低電圧スイッチング応用に対して平坦
な（ｐｌａｎａｒ）トランジスタに対して重要な利点を
提供する。後者の構成では、高電流における動作に対し
て意図されたトランジスタの設計に実質的な拘束がある
という影響が生ずるという拘束が存在する。
【０００３】ＤＭＯＳデバイスのトレンチゲートは典型
的にはソースからドレインに延在し、二酸化シリコンの
熱成長の層に各々並べられた側壁及びフロアを有するト
レンチを含む。並べられたトレンチはドープされたポリ
シリコンで満たされる。トレンチゲートの構造はより束
縛されない電流を許容し、従って、特定のオン抵抗（ｏ
ｎ−ｒｅｓｉｓｔａｎｃｅ）のより低い値を提供する。
更にまた、トレンチゲートはトランジスタの本体を横切
るソースの底から、下のドレインにトレンチの垂直側壁
に沿って延在するＭＯＳチャンネルの減少されたセルピ
ッチを可能にする。チャンネル密度は故に、増加され、
オン抵抗に対するチャンネルの貢献を減少する。トレン
チＤＭＯＳトランジスタの構造及び性能はＢｕｌｕｃｅ
ａ，ＲｏｓｓｅｎのＳｏｌｉｄ−Ｓｔａｔｅ Ｅｌｅｃ
ｔｒｏｎｉｃｓ，１９９１，Ｖｏｌ．３４，Ｎｏ．５，
ｐｐ４９５−５０７，“ Ｔｒｅｎｃｈ ＤＭＯＳ Ｔ
ｒａｎｓｉｓｔｏｒ Ｔｅｂｈｎｏｌｏｇｙ ｆｏｒ
Ｈｉｇｈ−Ｃｕｒｒｅｎｔ（１００ Ａ Ｒａｎｇｅ）
Ｓｗｉｔｃｈｉｎｇ”に開示されている。ＤＭＯＳデ
バイスでの使用に加えて、トレンチゲートはまた絶縁ゲ
ートバイポーラトランジスタ（ＩＧＢＴ）、ＭＯＳ制御
されたサイリスタ（ＭＣＴ）及び他のＭＯＳゲートデバ
イスで好ましく用いられる。
的にはソースからドレインに延在し、二酸化シリコンの
熱成長の層に各々並べられた側壁及びフロアを有するト
レンチを含む。並べられたトレンチはドープされたポリ
シリコンで満たされる。トレンチゲートの構造はより束
縛されない電流を許容し、従って、特定のオン抵抗（ｏ
ｎ−ｒｅｓｉｓｔａｎｃｅ）のより低い値を提供する。
更にまた、トレンチゲートはトランジスタの本体を横切
るソースの底から、下のドレインにトレンチの垂直側壁
に沿って延在するＭＯＳチャンネルの減少されたセルピ
ッチを可能にする。チャンネル密度は故に、増加され、
オン抵抗に対するチャンネルの貢献を減少する。トレン
チＤＭＯＳトランジスタの構造及び性能はＢｕｌｕｃｅ
ａ，ＲｏｓｓｅｎのＳｏｌｉｄ−Ｓｔａｔｅ Ｅｌｅｃ
ｔｒｏｎｉｃｓ，１９９１，Ｖｏｌ．３４，Ｎｏ．５，
ｐｐ４９５−５０７，“ Ｔｒｅｎｃｈ ＤＭＯＳ Ｔ
ｒａｎｓｉｓｔｏｒ Ｔｅｂｈｎｏｌｏｇｙ ｆｏｒ
Ｈｉｇｈ−Ｃｕｒｒｅｎｔ（１００ Ａ Ｒａｎｇｅ）
Ｓｗｉｔｃｈｉｎｇ”に開示されている。ＤＭＯＳデ
バイスでの使用に加えて、トレンチゲートはまた絶縁ゲ
ートバイポーラトランジスタ（ＩＧＢＴ）、ＭＯＳ制御
されたサイリスタ（ＭＣＴ）及び他のＭＯＳゲートデバ
イスで好ましく用いられる。
【０００４】ＭＯＳデバイスの自己整列トレンチはソー
スとトレンチコンタクトの間の距離の減少を許容し、Ｖ
ＬＳＩ製造のために充填密度を増加する利点を可能にす
る。米国特許第５３９３７０４号の明細書はデバイス領
域に対する自己整列トレンチコンタクトを基板内及びそ
の上に形成する方法を開示し、それは半導体基板上のゲ
ート電極、基板内のソース／ドレイン領域、ゲート電極
側壁上のスペーサを含む。側壁スペーサはトレンチコン
タクトが形成される基板の開口を提供するためのマスク
として用いられる。
スとトレンチコンタクトの間の距離の減少を許容し、Ｖ
ＬＳＩ製造のために充填密度を増加する利点を可能にす
る。米国特許第５３９３７０４号の明細書はデバイス領
域に対する自己整列トレンチコンタクトを基板内及びそ
の上に形成する方法を開示し、それは半導体基板上のゲ
ート電極、基板内のソース／ドレイン領域、ゲート電極
側壁上のスペーサを含む。側壁スペーサはトレンチコン
タクトが形成される基板の開口を提供するためのマスク
として用いられる。
【０００５】米国特許第５７１６８８６号は高電圧ＭＯ
Ｓデバイスの製造方法を開示し、そこでは窒化シリコン
層が基板でのトレンチ型のソース／ドレイン領域を形成
するためのマスクとして用いられる。トレンチソース／
ドレイン領域は２つの導電層を含み、同一の２つの導電
層の部分は基板表面上のゲートに含まれる。
Ｓデバイスの製造方法を開示し、そこでは窒化シリコン
層が基板でのトレンチ型のソース／ドレイン領域を形成
するためのマスクとして用いられる。トレンチソース／
ドレイン領域は２つの導電層を含み、同一の２つの導電
層の部分は基板表面上のゲートに含まれる。
【０００６】米国特許第５６６５６１９号はシリコン基
板上のマスクされた酸化物／窒化物／酸化物（ＯＮＯ）
サンドイッチを通してエッチングされる自己整列コンタ
クトトレンチを有するＤＭＯＳトランジスタの製造方法
を開示する。ゲートポリシリコンはトレンチに堆積さ
れ、窒化物層と共に平坦化される。平坦化されたポリシ
リコンは酸化物で覆われ、ドーピング及び四つの付加的
なフォトリソグラフィーマスキング段階がトレンチに隣
接したＮ＋ソース領域及びソース領域間のＰ＋体（ｂｏ
ｄｙ）オーミックコンテント領域を形成するために用い
られる。
板上のマスクされた酸化物／窒化物／酸化物（ＯＮＯ）
サンドイッチを通してエッチングされる自己整列コンタ
クトトレンチを有するＤＭＯＳトランジスタの製造方法
を開示する。ゲートポリシリコンはトレンチに堆積さ
れ、窒化物層と共に平坦化される。平坦化されたポリシ
リコンは酸化物で覆われ、ドーピング及び四つの付加的
なフォトリソグラフィーマスキング段階がトレンチに隣
接したＮ＋ソース領域及びソース領域間のＰ＋体（ｂｏ
ｄｙ）オーミックコンテント領域を形成するために用い
られる。
【０００７】現在用いられているよりも少ないマスキン
グ段階しか要求しない簡単なプロセスによりＭＯＳゲー
トデバイスの製造を容易にするためのニーズが存在す
る。
グ段階しか要求しない簡単なプロセスによりＭＯＳゲー
トデバイスの製造を容易にするためのニーズが存在す
る。
【０００８】
【発明が解決しようとする課題】本発明の目的は上記課
題を解決することにある。
題を解決することにある。
【０００９】
【課題を解決するための手段】本発明は、 （ａ） 半導体基板の上層にスクリーン酸化物層を形成
し； （ｂ） 該スクリーン層上に窒化物層を形成し； （ｃ） 基板のマスクされた上層にウエル領域を画成す
るために該窒化物層をパターン化し、エッチングするた
めにウエルマスクを用い； （ｄ） 該上層にウエル領域を形成するために第一の導
電性型のイオンをマスクされた上層にインプラントし拡
散する各段階を含む自己整列トレンチを有するプロセス
であって、 （ｅ） 該上層に選択された深さに延在するソース領域
を形成するために効果的な条件の下に第二の反対の導電
性型のイオンをマスクされた上層のウエル領域にインプ
ラントし拡散し、該選択された深さはソース−ウエル接
合を画成し； （ｆ） あらかじめ該マスクの下にある窒化物層の部分
を露出するためにウエルマスクを除去し； （ｇ） 該ウエル及びソース領域を実質的にオーバーレ
イするように酸化物絶縁層を形成し、該絶縁層は上層の
一部にわたりハードマスクを形成し； （ｈ） 酸化物絶縁層によりマスクされていない上層の
部分を露出するために該窒化物層の下にある窒化物層及
びスクリーン酸化物の該部分をエッチングし； （ｉ） ウエル領域の下に選択された深さに上層内に延
在するゲートトレンチを形成するよう酸化物絶縁層によ
りマスクされない上層の該部分をエッチングし； （ｊ） 該トレンチの絶縁体を含む側壁及びフロアを形
成し； （ｋ） 半導体でゲートトレンチを充填し、酸化物絶縁
層の上面と実質的に共面の面に該トレンチの半導体を平
坦化し； （ｌ） 平坦化されたトレンチ半導体及び酸化物絶縁層
の上面にインターレベル誘電体層を形成し； （ｍ） インターレベル誘電体層上にコンタクトウイン
ドウマスクを形成し、ゲートトレンチ半導体及びソース
領域にコンタクト開口を形成するために該インターレベ
ル誘電体層及び該酸化物絶縁層をエッチングし； （ｎ） 該コンタクト開口を通り、ゲートトレンチ半導
体及びソース領域を同時にエッチングし、該ソース領域
は該ソース−ウエル接合の深さに実質的に対応する深さ
にエッチングされ； （ｏ） 該第一の導電性型のイオンを該コンタクト開口
を通りゲートトレンチ半導体及びソース領域にインプラ
ントし； （ｐ） 該コンタクトウインドウマスクを除去し、該イ
ンターレベル誘電体層上及び該コンタクト開口内に金属
を堆積し； （ｑ） 離散的ソース及びゲート接続を形成するために
該金属をパターン化することを特徴とする ＭＯＳゲートデバイスを製造するプロセスを含む。
し； （ｂ） 該スクリーン層上に窒化物層を形成し； （ｃ） 基板のマスクされた上層にウエル領域を画成す
るために該窒化物層をパターン化し、エッチングするた
めにウエルマスクを用い； （ｄ） 該上層にウエル領域を形成するために第一の導
電性型のイオンをマスクされた上層にインプラントし拡
散する各段階を含む自己整列トレンチを有するプロセス
であって、 （ｅ） 該上層に選択された深さに延在するソース領域
を形成するために効果的な条件の下に第二の反対の導電
性型のイオンをマスクされた上層のウエル領域にインプ
ラントし拡散し、該選択された深さはソース−ウエル接
合を画成し； （ｆ） あらかじめ該マスクの下にある窒化物層の部分
を露出するためにウエルマスクを除去し； （ｇ） 該ウエル及びソース領域を実質的にオーバーレ
イするように酸化物絶縁層を形成し、該絶縁層は上層の
一部にわたりハードマスクを形成し； （ｈ） 酸化物絶縁層によりマスクされていない上層の
部分を露出するために該窒化物層の下にある窒化物層及
びスクリーン酸化物の該部分をエッチングし； （ｉ） ウエル領域の下に選択された深さに上層内に延
在するゲートトレンチを形成するよう酸化物絶縁層によ
りマスクされない上層の該部分をエッチングし； （ｊ） 該トレンチの絶縁体を含む側壁及びフロアを形
成し； （ｋ） 半導体でゲートトレンチを充填し、酸化物絶縁
層の上面と実質的に共面の面に該トレンチの半導体を平
坦化し； （ｌ） 平坦化されたトレンチ半導体及び酸化物絶縁層
の上面にインターレベル誘電体層を形成し； （ｍ） インターレベル誘電体層上にコンタクトウイン
ドウマスクを形成し、ゲートトレンチ半導体及びソース
領域にコンタクト開口を形成するために該インターレベ
ル誘電体層及び該酸化物絶縁層をエッチングし； （ｎ） 該コンタクト開口を通り、ゲートトレンチ半導
体及びソース領域を同時にエッチングし、該ソース領域
は該ソース−ウエル接合の深さに実質的に対応する深さ
にエッチングされ； （ｏ） 該第一の導電性型のイオンを該コンタクト開口
を通りゲートトレンチ半導体及びソース領域にインプラ
ントし； （ｐ） 該コンタクトウインドウマスクを除去し、該イ
ンターレベル誘電体層上及び該コンタクト開口内に金属
を堆積し； （ｑ） 離散的ソース及びゲート接続を形成するために
該金属をパターン化することを特徴とする ＭＯＳゲートデバイスを製造するプロセスを含む。
【００１０】本発明は又、 （ａ） 基板のポテンシャルウエル−ソース領域を画成
するために半導体基板の上面に第一のマスクを形成し； （ｂ） 該ポテンシャルウエル−ソース領域にウエルド
ーパント及びソースドーパントをインプラントし、それ
によりそれぞれ該基板にウエル領域及びソース領域を形
成し； （ｃ） 該ウエル領域及び該ソース領域上に酸化物マス
クを成長し； （ｄ） 第一のマスクを除去し； （ｅ） 酸化物マスクを用い、該ソース領域間のゲート
トレンチをエッチングし、該トレンチは基板内に、該ウ
エル領域の下に選択された深さに延在する各段階からな
る 垂直ＭＯＳデバイスに自己整列ゲートトレンチを形成す
るプロセスを含む。
するために半導体基板の上面に第一のマスクを形成し； （ｂ） 該ポテンシャルウエル−ソース領域にウエルド
ーパント及びソースドーパントをインプラントし、それ
によりそれぞれ該基板にウエル領域及びソース領域を形
成し； （ｃ） 該ウエル領域及び該ソース領域上に酸化物マス
クを成長し； （ｄ） 第一のマスクを除去し； （ｅ） 酸化物マスクを用い、該ソース領域間のゲート
トレンチをエッチングし、該トレンチは基板内に、該ウ
エル領域の下に選択された深さに延在する各段階からな
る 垂直ＭＯＳデバイスに自己整列ゲートトレンチを形成す
るプロセスを含む。
【００１１】利便性のために、本発明は自己整列トレン
チを有するＭＯＳゲートデバイスを形成するためのプロ
セスに関する。スクリーン酸化層は半導体基板の上層に
形成され、窒化物層はスクリーン酸化層上に形成され
る。ウエルマスクを用いて、窒化物層は上層にウエル領
域を画成するためにパターン化され、エッチングされ、
第一の導電性型のイオンはウエル領域を形成するために
マスクされた上層に拡散される。
チを有するＭＯＳゲートデバイスを形成するためのプロ
セスに関する。スクリーン酸化層は半導体基板の上層に
形成され、窒化物層はスクリーン酸化層上に形成され
る。ウエルマスクを用いて、窒化物層は上層にウエル領
域を画成するためにパターン化され、エッチングされ、
第一の導電性型のイオンはウエル領域を形成するために
マスクされた上層に拡散される。
【００１２】第二の、反対の導電性型のイオンはソース
−ウエル接合を画成する選択された深さに延在するソー
ス領域を形成するためにマスクされた上層のウエル領域
にインプラントされる。ウエルマスクは予めマスクの下
にある窒化物層の部分を露出するよう除去される。ハー
ドマスクを提供する酸化物絶縁層は上層のウエル及びソ
ース領域をオーバーレイするように形成される。窒化物
層の残りの部分及びその下のスクリーン酸化物層はウエ
ルマスクにより保護されていたが、除去され、それによ
り酸化物絶縁層によりマスクされない基板の部分を露出
する。
−ウエル接合を画成する選択された深さに延在するソー
ス領域を形成するためにマスクされた上層のウエル領域
にインプラントされる。ウエルマスクは予めマスクの下
にある窒化物層の部分を露出するよう除去される。ハー
ドマスクを提供する酸化物絶縁層は上層のウエル及びソ
ース領域をオーバーレイするように形成される。窒化物
層の残りの部分及びその下のスクリーン酸化物層はウエ
ルマスクにより保護されていたが、除去され、それによ
り酸化物絶縁層によりマスクされない基板の部分を露出
する。
【００１３】斯くして露出された基板の部分はウエル領
域の下の選択された深さに基板を通して延在するゲート
トレンチを形成するためにエッチングされる。絶縁体の
側壁及びフロアはゲートトレンチに形成され、これは半
導体で充填される。トレンチ内の半導体は酸化物絶縁層
の上層と実質的に共面となるように平坦化される。イン
ターレベル誘電体層は平坦化されたゲートトレンチ及び
半導体酸化物絶縁層の上面上に形成される。インターレ
ベル誘電体層上のコンタクトウインドウマスクの形成に
続いて、それと下の酸化物絶縁層はゲート半導体及びソ
ース領域へのコンタクト開口を形成するようエッチング
される。
域の下の選択された深さに基板を通して延在するゲート
トレンチを形成するためにエッチングされる。絶縁体の
側壁及びフロアはゲートトレンチに形成され、これは半
導体で充填される。トレンチ内の半導体は酸化物絶縁層
の上層と実質的に共面となるように平坦化される。イン
ターレベル誘電体層は平坦化されたゲートトレンチ及び
半導体酸化物絶縁層の上面上に形成される。インターレ
ベル誘電体層上のコンタクトウインドウマスクの形成に
続いて、それと下の酸化物絶縁層はゲート半導体及びソ
ース領域へのコンタクト開口を形成するようエッチング
される。
【００１４】ゲート半導体及びソース領域はコンタクト
開口を通して同時にエッチングされ、ソース領域はソー
ス−ウエル接合の深さと実質的に対応する深さにエッチ
ングされる。第一の導電性型のイオンはゲート半導体及
びソース領域にコンタクト開口を通してインプラントさ
れる。コンタクトウインドウマスクは除去され、金属が
インターレベル誘電体層上及びコンタクト開口内に堆積
され、次に離散的ソース及びゲート接続を形成するため
にパターン化される。
開口を通して同時にエッチングされ、ソース領域はソー
ス−ウエル接合の深さと実質的に対応する深さにエッチ
ングされる。第一の導電性型のイオンはゲート半導体及
びソース領域にコンタクト開口を通してインプラントさ
れる。コンタクトウインドウマスクは除去され、金属が
インターレベル誘電体層上及びコンタクト開口内に堆積
され、次に離散的ソース及びゲート接続を形成するため
にパターン化される。
【発明の実施の形態】本発明は以下に図面を参照して例
により以下に詳細に説明される。
により以下に詳細に説明される。
【００１５】ＭＯＳゲートデバイス用の簡単なプロセス
は図１から９に概略が示される。図１に示されるよう
に、半導体基板１０１は上層１０２を有し、この上に薄
いスクリーン酸化物層１０３が形成される。窒化物層１
０４は層１０３上に堆積され、フォトレジストウエルマ
スクＷＭによりパターン化される。半導体基板１０１は
好ましくは単結晶シリコンからなり、上層１０２はエピ
タキシャル的に成長したシリコンからなり、スクリーン
層１０３は二酸化シリコンからなる。窒化物層１０４の
堆積は化学蒸着（ＣＶＤ）又は低圧化学蒸着（ＬＰＣＶ
Ｄ）により達成されうる。
は図１から９に概略が示される。図１に示されるよう
に、半導体基板１０１は上層１０２を有し、この上に薄
いスクリーン酸化物層１０３が形成される。窒化物層１
０４は層１０３上に堆積され、フォトレジストウエルマ
スクＷＭによりパターン化される。半導体基板１０１は
好ましくは単結晶シリコンからなり、上層１０２はエピ
タキシャル的に成長したシリコンからなり、スクリーン
層１０３は二酸化シリコンからなる。窒化物層１０４の
堆積は化学蒸着（ＣＶＤ）又は低圧化学蒸着（ＬＰＣＶ
Ｄ）により達成されうる。
【００１６】図２に示されるように、ウエル領域１０５
は第一の導電性型のイオンによりインプラント及び拡散
により形成され、それに続いてソース領域１０６はソー
ス−ウエル接合１０７を画成する選択された深さに第二
の、反対の導電性型のインプラント及び拡散により形成
される。ウエル領域１０５及びソース領域１０６の形成
に続いて、ウエルマスクＷＭはスクリーン層１０３から
剥離される。
は第一の導電性型のイオンによりインプラント及び拡散
により形成され、それに続いてソース領域１０６はソー
ス−ウエル接合１０７を画成する選択された深さに第二
の、反対の導電性型のインプラント及び拡散により形成
される。ウエル領域１０５及びソース領域１０６の形成
に続いて、ウエルマスクＷＭはスクリーン層１０３から
剥離される。
【００１７】図２で、第一の導電性型はＰとして表さ
れ、Ｐ−ウエル領域１０５を形成し、第二の導電性型は
Ｎであり、Ｎ＋ソース領域１０６を形成する。これらの
導電性型は逆の型に反転されうる。硼素は好ましくはＰ
ドーパントであり、砒素及び燐がＮドーパントとして有
用である。
れ、Ｐ−ウエル領域１０５を形成し、第二の導電性型は
Ｎであり、Ｎ＋ソース領域１０６を形成する。これらの
導電性型は逆の型に反転されうる。硼素は好ましくはＰ
ドーパントであり、砒素及び燐がＮドーパントとして有
用である。
【００１８】図３に記載されるように、酸化物絶縁層１
０８は二酸化シリコンであり、ソース領域１０６及びウ
エル領域１０５上に形成される。酸化物絶縁層１０８の
少量は、少なくとも約１２００オングストロームの厚さ
を有し、面１０９を形成するようエッチングされ、この
エッチング段階は窒化物層１０４上に形成された如何な
る酸化物も同時に除去されることを確実にする。窒化物
層１０４は次に図４に示される構造を残して、選択的エ
ッチングにより除去される。
０８は二酸化シリコンであり、ソース領域１０６及びウ
エル領域１０５上に形成される。酸化物絶縁層１０８の
少量は、少なくとも約１２００オングストロームの厚さ
を有し、面１０９を形成するようエッチングされ、この
エッチング段階は窒化物層１０４上に形成された如何な
る酸化物も同時に除去されることを確実にする。窒化物
層１０４は次に図４に示される構造を残して、選択的エ
ッチングにより除去される。
【００１９】酸化物絶縁層１０８は実質的に垂直の側壁
１１０を有し、図５に示されるウエル領域１０５のその
下の選択された深さ１１２に実質的に延在するトレンチ
１１１のエッチング用のハードマスクを提供する。絶縁
側壁１１２及びフロア１１３は好ましくは二酸化シリコ
ンからなり、図６に示されるようにトレンチ１１１に形
成される。トレンチ１１１はポリシリコンからなる半導
体１１４で充填される。半導体１１４は酸化物絶縁層１
０８の面１０９と実質的に共面である面１１５を提供す
るようエッチング又は機械的に処理されることにより平
坦化される。
１１０を有し、図５に示されるウエル領域１０５のその
下の選択された深さ１１２に実質的に延在するトレンチ
１１１のエッチング用のハードマスクを提供する。絶縁
側壁１１２及びフロア１１３は好ましくは二酸化シリコ
ンからなり、図６に示されるようにトレンチ１１１に形
成される。トレンチ１１１はポリシリコンからなる半導
体１１４で充填される。半導体１１４は酸化物絶縁層１
０８の面１０９と実質的に共面である面１１５を提供す
るようエッチング又は機械的に処理されることにより平
坦化される。
【００２０】図７に示されるように、インターレベル誘
電体層１１６は表面１０９及び１１５上に堆積され、ト
レンチコンタクト開口１１７を提供するためにコンタク
トウインドウマスク（図示せず）を用いてパターン化さ
れエッチングされる。インターレベル誘電体層１１６は
例えばボロフォスフォシリケイトガラス（ＢＰＳＧ）に
より形成される。ハードマスクとしてパターン化された
インターレベル誘電体層１１６を用いたシリコンディン
プルエッチングは深さ１１９にトレンチコンタクト開口
１１７に、ソースコンタクト開口１１８を実質的にソー
ス−ウエル接合１０７にソース領域１０６を通して延在
するように用いられる。コンタクト開口１１７、１１８
を通して第一の導電性型のイオンのインプラント及び拡
散はゲート半導体１１４のＰ＋領域１２０及びソース領
域１０６に隣接したＰ＋エミッタ領域１２１を形成す
る。
電体層１１６は表面１０９及び１１５上に堆積され、ト
レンチコンタクト開口１１７を提供するためにコンタク
トウインドウマスク（図示せず）を用いてパターン化さ
れエッチングされる。インターレベル誘電体層１１６は
例えばボロフォスフォシリケイトガラス（ＢＰＳＧ）に
より形成される。ハードマスクとしてパターン化された
インターレベル誘電体層１１６を用いたシリコンディン
プルエッチングは深さ１１９にトレンチコンタクト開口
１１７に、ソースコンタクト開口１１８を実質的にソー
ス−ウエル接合１０７にソース領域１０６を通して延在
するように用いられる。コンタクト開口１１７、１１８
を通して第一の導電性型のイオンのインプラント及び拡
散はゲート半導体１１４のＰ＋領域１２０及びソース領
域１０６に隣接したＰ＋エミッタ領域１２１を形成す
る。
【００２１】コンタクトウインドウマスク（図示せず）
の除去に続いて、アルミニウムのような金属は図９に示
されるように、ゲート接続１２２及びソース／エミッタ
接続１２３を提供するよう堆積され、パターン化され、
それにより、本発明によるデバイス１００の製造は完了
する。
の除去に続いて、アルミニウムのような金属は図９に示
されるように、ゲート接続１２２及びソース／エミッタ
接続１２３を提供するよう堆積され、パターン化され、
それにより、本発明によるデバイス１００の製造は完了
する。
【００２２】ハードマスクとして及び酸化物絶縁層１０
８及びインターレベル誘電体層１１６を用い、３つのフ
ォトリソグラフィックマスク（ウエル、コンタクトウイ
ンドウ、金属）のみを要求するプロセスは顕著に簡単
で、典型的な知られているデバイス製造プロセスよりも
便利である。
８及びインターレベル誘電体層１１６を用い、３つのフ
ォトリソグラフィックマスク（ウエル、コンタクトウイ
ンドウ、金属）のみを要求するプロセスは顕著に簡単
で、典型的な知られているデバイス製造プロセスよりも
便利である。
【００２３】自己整列トレンチを有するＭＯＳゲートデ
バイスを形成するプロセスではスクリーン酸化層は半導
体基板の上層に形成され、窒化物層はスクリーン酸化層
上に形成される。ウエルマスクを用いることにより、窒
化物層は上層のウエル領域を画成するためにパターン化
され、エッチングされ、第一の導電性型のイオンはウエ
ル領域を形成するためにマスクされた上層に拡散され
る。第二の、反対の導電性型のイオンはソース−ウエル
接合を画成する選択された深さに延在するソース領域を
形成するためにマスクされた上層のウエル領域にインプ
ラントされる。ウエルマスクは除去され、マスクの下に
予めあった窒化物層の部分を露出させる。ハードマスク
を提供する酸化物絶縁層は上層のウエル及びソース領域
をオーバーレイするよう形成される。窒化物層の残りの
部分及びその下にあるスクリーン酸化物はウエルマスク
により保護されていたが、除去され、それにより酸化物
絶縁層によりマスクされない基板の部分を露出する。
バイスを形成するプロセスではスクリーン酸化層は半導
体基板の上層に形成され、窒化物層はスクリーン酸化層
上に形成される。ウエルマスクを用いることにより、窒
化物層は上層のウエル領域を画成するためにパターン化
され、エッチングされ、第一の導電性型のイオンはウエ
ル領域を形成するためにマスクされた上層に拡散され
る。第二の、反対の導電性型のイオンはソース−ウエル
接合を画成する選択された深さに延在するソース領域を
形成するためにマスクされた上層のウエル領域にインプ
ラントされる。ウエルマスクは除去され、マスクの下に
予めあった窒化物層の部分を露出させる。ハードマスク
を提供する酸化物絶縁層は上層のウエル及びソース領域
をオーバーレイするよう形成される。窒化物層の残りの
部分及びその下にあるスクリーン酸化物はウエルマスク
により保護されていたが、除去され、それにより酸化物
絶縁層によりマスクされない基板の部分を露出する。
【００２４】斯くして露出された基板の部分は選択され
た深さのウエル領域へ基板を通して延在するゲートトレ
ンチを形成するようエッチングされる。絶縁体の側壁及
びフロアはゲートトレンチに形成され、これは半導体で
充填される。トレンチの半導体は酸化物絶縁層の上面と
実質的に共面になるように平坦化される。インターレベ
ル誘電体層は平坦化されたゲートトレンチ半導体及び酸
化物絶縁層の上面上に形成される。
た深さのウエル領域へ基板を通して延在するゲートトレ
ンチを形成するようエッチングされる。絶縁体の側壁及
びフロアはゲートトレンチに形成され、これは半導体で
充填される。トレンチの半導体は酸化物絶縁層の上面と
実質的に共面になるように平坦化される。インターレベ
ル誘電体層は平坦化されたゲートトレンチ半導体及び酸
化物絶縁層の上面上に形成される。
【図１】ＭＯＳゲートデバイスを形成するプロセスの概
略を示す。
略を示す。
【図２】ＭＯＳゲートデバイスを形成するプロセスの概
略を示す。
略を示す。
【図３】ＭＯＳゲートデバイスを形成するプロセスの概
略を示す。
略を示す。
【図４】ＭＯＳゲートデバイスを形成するプロセスの概
略を示す。
略を示す。
【図５】ＭＯＳゲートデバイスを形成するプロセスの概
略を示す。
略を示す。
【図６】ＭＯＳゲートデバイスを形成するプロセスの概
略を示す。
略を示す。
【図７】ＭＯＳゲートデバイスを形成するプロセスの概
略を示す。
略を示す。
【図８】ＭＯＳゲートデバイスを形成するプロセスの概
略を示す。
略を示す。
【図９】ＭＯＳゲートデバイスを形成するプロセスの概
略を示す。
略を示す。
１００ デバイス １０１ 半導体基板 １０２ 上層 １０３ スクリーン酸化物層 １０４ 窒化物層 １０５ ウエル領域 １０６ ソース領域 １０７ ソース−ウエル接合 １０８ 酸化物絶縁層 １０９ 面 １１０ 垂直の側壁 １１１ トレンチ １１２ 選択された深さ １１３ フロア １１４ 半導体 １１５ 面 １１６ 誘電体層 １１７ トレンチコンタクト開口 １１８ ソースコンタクト開口 １１９ 深さ １２０ Ｐ＋領域 １２１ Ｐ＋エミッタ領域 １２２ ゲート接続 １２３ ソース／エミッタ接続
Claims (8)
- 【請求項１】（ａ） 半導体基板の上層にスクリーン酸
化物層を形成し； （ｂ） 該スクリーン層上に窒化物層を形成し； （ｃ） 基板のマスクされた上層にウエル領域を画成す
るために該窒化物層をパターン化し、エッチングするた
めにウエルマスクを用い； （ｄ） 該上層にウエル領域を形成するために第一の導
電性型のイオンをマスクされた上層にインプラントし拡
散する各段階を含む自己整列トレンチを有するプロセス
であって、 （ｅ） 該上層に選択された深さに延在するソース領域
を形成するために効果的な条件の下に第二の反対の導電
性型のイオンをマスクされた上層のウエル領域にインプ
ラントし拡散し、該選択された深さはソース−ウエル接
合を画成し； （ｆ） あらかじめ該マスクの下にある窒化物層の部分
を露出するためにウエルマスクを除去し； （ｇ） 該ウエル及びソース領域を実質的にオーバーレ
イするように酸化物絶縁層を形成し、該絶縁層は上層の
一部にわたりハードマスクを形成し； （ｈ） 酸化物絶縁層によりマスクされていない上層の
部分を露出するために該窒化物層の下にある窒化物層及
びスクリーン酸化物の該部分をエッチングし； （ｉ） ウエル領域の下に選択された深さに上層内に延
在するゲートトレンチを形成するよう酸化物絶縁層によ
りマスクされない上層の該部分をエッチングし； （ｊ） 該トレンチの絶縁体を含む側壁及びフロアを形
成し； （ｋ） 半導体でゲートトレンチを充填し、酸化物絶縁
層の上面と実質的に共面の面に該トレンチの半導体を平
坦化し； （ｌ） 平坦化されたトレンチ半導体及び酸化物絶縁層
の上面にインターレベル誘電体層を形成し； （ｍ） インターレベル誘電体層上にコンタクトウイン
ドウマスクを形成し、ゲートトレンチ半導体及びソース
領域にコンタクト開口を形成するために該インターレベ
ル誘電体層及び該酸化物絶縁層をエッチングし； （ｎ） 該コンタクト開口を通り、ゲートトレンチ半導
体及びソース領域を同時にエッチングし、該ソース領域
は該ソース−ウエル接合の深さに実質的に対応する深さ
にエッチングされ； （ｏ） 該第一の導電性型のイオンを該コンタクト開口
を通りゲートトレンチ半導体及びソース領域にインプラ
ントし； （ｐ） 該コンタクトウインドウマスクを除去し、該イ
ンターレベル誘電体層上及び該コンタクト開口内に金属
を堆積し； （ｑ） 離散的ソース及びゲート接続を形成するために
該金属をパターン化することを特徴とするＭＯＳゲート
デバイスを製造するプロセス。 - 【請求項２】（ｇ’） 該層の上面を画成し、窒化物層
の該部分上に存在する如何なる酸化物をも除去するため
に、酸化物絶縁層の小さな部分をエッチングすることを
特徴とする請求項１記載のプロセス。 - 【請求項３】 該基板は単結晶シリコンと、エピタキシ
ャルにより成長したシリコンからなる補助上層とからな
り、該スクリーン酸化層、該酸化物絶縁層、該トレンチ
側壁及びフロアのそれぞれは二酸化シリコンを含むこと
を特徴とする請求項１記載プロセス。 - 【請求項４】 該酸化物絶縁層は少なくとも約１２００
オングストロームの厚さを有することを特徴とする請求
項４記載のプロセス。 - 【請求項５】 該ゲートトレンチの該半導体はポリシリ
コンからなり、該第一の導電性型はＰであり、該第二の
導電性型はＮであり、又は該第一の導電性型はＮであ
り、該第二の導電性型はＰであることを特徴とする請求
項１記載のプロセス。 - 【請求項６】 第一の導電性型のイオンの該インプラン
ト及び拡散は硼素イオンのインプラント及び拡散からな
り、第二の導電性型のイオンの該インプラント及び拡散
は砒素イオン又は燐イオンのインプラントからなる請求
項１記載のプロセス。 - 【請求項７】 該インターレベル誘電体層はボロフォス
フォシリケイトガラスからなり、該金属はアルミニウム
からなることを特徴とする請求項１記載のプロセス。 - 【請求項８】（ａ） 基板のポテンシャルウエル−ソー
ス領域を画成するために半導体基板の上面に第一のマス
クを形成し； （ｂ） 該ポテンシャルウエル−ソース領域にウエルド
ーパント及びソースドーパントをインプラントし、それ
によりそれぞれ該基板にウエル領域及びソース領域を形
成し； （ｃ） 該ウエル領域及び該ソース領域上に酸化物マス
クを成長し； （ｄ） 第一のマスクを除去し； （ｅ） 酸化物マスクを用い、該ソース領域間のゲート
トレンチをエッチングし、該トレンチは基板内に、該ウ
エル領域の下に選択された深さに延在する各段階からな
る垂直ＭＯＳデバイスに自己整列ゲートトレンチを形成
するプロセス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US307879 | 1999-05-10 | ||
| US09/307,879 US6238981B1 (en) | 1999-05-10 | 1999-05-10 | Process for forming MOS-gated devices having self-aligned trenches |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000332246A true JP2000332246A (ja) | 2000-11-30 |
| JP4711486B2 JP4711486B2 (ja) | 2011-06-29 |
Family
ID=23191551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000136015A Expired - Fee Related JP4711486B2 (ja) | 1999-05-10 | 2000-05-09 | 自己整列トレンチを有するｍｏｓゲートデバイスを形成するプロセス |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6238981B1 (ja) |
| EP (1) | EP1052690A3 (ja) |
| JP (1) | JP4711486B2 (ja) |
| KR (1) | KR100727452B1 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2010534921A (ja) * | 2007-04-03 | 2010-11-11 | ビシャイ‐シリコニックス | 自己整合トレンチｍｏｓｆｅｔ及びその製造方法 |
| US9431530B2 (en) | 2009-10-20 | 2016-08-30 | Vishay-Siliconix | Super-high density trench MOSFET |
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| US9882044B2 (en) | 2014-08-19 | 2018-01-30 | Vishay-Siliconix | Edge termination for super-junction MOSFETs |
| US9887259B2 (en) | 2014-06-23 | 2018-02-06 | Vishay-Siliconix | Modulated super junction power MOSFET devices |
| US10234486B2 (en) | 2014-08-19 | 2019-03-19 | Vishay/Siliconix | Vertical sense devices in vertical trench MOSFET |
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| EP1835542A3 (en) * | 1999-09-30 | 2007-10-03 | Kabushiki Kaisha Toshiba | Semiconductor device with trench gate |
| KR100338767B1 (ko) | 1999-10-12 | 2002-05-30 | 윤종용 | 트렌치 소자분리 구조와 이를 갖는 반도체 소자 및 트렌치 소자분리 방법 |
| JP3356162B2 (ja) * | 1999-10-19 | 2002-12-09 | 株式会社デンソー | 半導体装置及びその製造方法 |
| KR100400079B1 (ko) * | 2001-10-10 | 2003-09-29 | 한국전자통신연구원 | 트랜치 게이트 구조를 갖는 전력용 반도체 소자의 제조 방법 |
| TWI223448B (en) * | 2003-04-29 | 2004-11-01 | Mosel Vitelic Inc | DMOS device having a trenched bus structure |
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