JP4711486B2 - 自己整列トレンチを有するｍｏｓゲートデバイスを形成するプロセス - Google Patents
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- 238000000034 method Methods 0.000 title claims description 29
- 239000004065 semiconductor Substances 0.000 claims description 36
- 239000000758 substrate Substances 0.000 claims description 27
- 150000004767 nitrides Chemical class 0.000 claims description 24
- 150000002500 ions Chemical class 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 239000007943 implant Substances 0.000 claims description 8
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- 238000009792 diffusion process Methods 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 235000012239 silicon dioxide Nutrition 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 239000012212 insulator Substances 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 229920000742 Cotton Polymers 0.000 claims description 2
- 229910052782 aluminium Inorganic materials 0.000 claims description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 2
- 229910052785 arsenic Inorganic materials 0.000 claims description 2
- 229910052796 boron Inorganic materials 0.000 claims description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 2
- 229910052698 phosphorus Inorganic materials 0.000 claims description 2
- 239000011574 phosphorus Substances 0.000 claims description 2
- -1 boron ions Chemical class 0.000 claims 3
- 239000002019 doping agent Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体デバイスに関し、より詳細には自己整列トレンチを有するＭＯＳゲートデバイスを製造するプロセスに関する。
【０００２】
【従来の技術】
トレンチゲート構造を含むＭＯＳトランジスタは高電流、低電圧スイッチング応用に対して平坦な（ｐｌａｎａｒ）トランジスタに対して重要な利点を提供する。後者の構成では、高電流における動作に対して意図されたトランジスタの設計に実質的な拘束があるという影響が生ずるという拘束が存在する。
【０００３】
ＤＭＯＳデバイスのトレンチゲートは典型的にはソースからドレインに延在し、二酸化シリコンの熱成長の層で各々覆われた側壁及びフロアを有するトレンチを含む。内側を覆われたトレンチはドープされたポリシリコンで満たされる。トレンチゲートの構造はより束縛されない電流を許容し、従って、特定のオン抵抗（ｏｎ−ｒｅｓｉｓｔａｎｃｅ）のより低い値を提供する。更にまた、トレンチゲートは、トランジスタの本体を横切ってソースの底から下のドレインにトレンチの垂直側壁に沿って延在するＭＯＳチャンネルの、減少されたセルピッチを可能にする。チャンネル密度は故に、増加され、オン抵抗に対するチャンネルの寄与分を減少する。トレンチＤＭＯＳトランジスタの構造及び性能はＢｕｌｕｃｅａ，ＲｏｓｓｅｎのＳｏｌｉｄ−Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ，１９９１，Ｖｏｌ．３４，Ｎｏ．５，ｐｐ４９５−５０７，“ Ｔｒｅｎｃｈ ＤＭＯＳ Ｔｒａｎｓｉｓｔｏｒ Ｔｅｂｈｎｏｌｏｇｙ ｆｏｒ Ｈｉｇｈ−Ｃｕｒｒｅｎｔ（１００ Ａ Ｒａｎｇｅ） Ｓｗｉｔｃｈｉｎｇ”に開示されている。ＤＭＯＳデバイスでの使用に加えて、トレンチゲートはまた絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、ＭＯＳ制御されたサイリスタ（ＭＣＴ）及び他のＭＯＳゲートデバイスで好ましく用いられる。
【０００４】
ＭＯＳデバイスの自己整列トレンチはソースとトレンチコンタクトの間の距離の減少を許容し、ＶＬＳＩ製造のために充填密度を増加する利点を可能にする。米国特許第５３９３７０４号の明細書はデバイス領域に対する自己整列トレンチコンタクトを基板内及びその上に形成する方法を開示し、それは半導体基板上のゲート電極、基板内のソース／ドレイン領域、ゲート電極側壁上のスペーサを含む。側壁スペーサはトレンチコンタクトが形成される基板の開口を提供するためのマスクとして用いられる。
【０００５】
米国特許第５７１６８８６号は高電圧ＭＯＳデバイスの製造方法を開示し、そこでは窒化シリコン層が基板でのトレンチ型のソース／ドレイン領域を形成するためのマスクとして用いられる。トレンチソース／ドレイン領域は２つの導電層を含み、同一の２つの導電層の部分は基板表面上のゲートに含まれる。
【０００６】
米国特許第５６６５６１９号はシリコン基板上のマスクされた酸化物／窒化物／酸化物（ＯＮＯ）サンドイッチを通してエッチングされる自己整列コンタクトトレンチを有するＤＭＯＳトランジスタの製造方法を開示する。ゲートポリシリコンはトレンチに堆積され、窒化物層と共に平坦化される。平坦化されたポリシリコンは酸化物で覆われ、ドーピング及び四つの付加的なフォトリソグラフィーマスキング段階がトレンチに隣接したＮ＋ソース領域及びソース領域間のＰ＋体（ｂｏｄｙ）オーミックコンタクト領域を形成するために用いられる。
【０００７】
現在用いられているよりも少ないマスキング段階しか要求しない簡単なプロセスによりＭＯＳゲートデバイスの製造を容易にするためのニーズが存在する。
【０００８】
【発明が解決しようとする課題】
本発明の目的は上記課題を解決することにある。
【０００９】
【課題を解決するための手段】
本発明は、
（ａ） 半導体基板の上層にスクリーン酸化物層を形成し；
（ｂ） 前記スクリーン層上に窒化物層を形成し；
（ｃ） 前記基板のマスクされた上層にウエル領域を画成するために前記窒化物層をパターン化し、エッチングするためにウエルマスクを用い；
（ｄ） 前記上層にウエル領域を形成するために第一の導電性型のイオンをマスクされた上層にインプラントし拡散させる各段階を含む、自己整列トレンチを有するＭＯＳゲートデバイスを製造するプロセスであって、
（ｅ） 前記上層に選択された深さに延在するソース領域を形成するために効果的な条件の下に第二の反対の導電性型のイオンをマスクされた上層の前記ウエル領域にインプラントし拡散させ、該選択された深さはソース−ウエル接合を画成し；
（ｆ） 前記ウエルマスクを除去し、それにより、先に該マスクの下にあった前記窒化物層の部分を露出させ；
（ｇ） 前記ウエル及びソース領域を実質的にオーバーレイするように酸化物絶縁層を形成し、該絶縁層は前記上層の一部にわたるハードマスクを形成し；
（ｈ） 前記酸化物絶縁層によりマスクされていない前記上層の部分を露出させるために前記窒化物層の前記部分及びその下にある前記スクリーン酸化物層の部分をエッチングし；
（ｉ） 前記ウエル領域の下の選択された深さまで前記上層内に延在するゲートトレンチを形成するよう、前記酸化物絶縁層によりマスクされていない前記上層の前記部分をエッチングし；
（ｊ） 前記ゲートトレンチ内に絶縁体を有する側壁及びフロアを形成し；
（ｋ） 半導体で前記ゲートトレンチを充填し、酸化物絶縁層の上面と実質的に共面の面に前記トレンチ内の該半導体を平坦化し；
（ｌ） 平坦化されたゲートトレンチ半導体及び前記酸化物絶縁層の上面にインターレベル誘電体層を形成し；
（ｍ） 前記インターレベル誘電体層上にコンタクトウインドウマスクを形成し、前記ゲートトレンチ半導体及び前記ソース領域にコンタクト開口を形成するために前記インターレベル誘電体層及び前記酸化物絶縁層をエッチングし；
（ｎ） 前記コンタクト開口を通して、前記ゲートトレンチ半導体及び前記ソース領域を同時にエッチングし、前記ソース領域は前記ソース−ウエル接合の深さに実質的に対応する深さにエッチングされ；
（ｏ） 前記第一の導電性型のイオンを前記コンタクト開口を通して前記ゲートトレンチ半導体及び前記ソース領域にインプラントし；
（ｐ） 前記コンタクトウインドウマスクを除去し、前記インターレベル誘電体層上及び前記コンタクト開口内に金属を堆積し；
（ｑ） 離散的なソース接続及びゲート接続を形成するために前記金属をパターン化する
ことを特徴とするプロセスを含む。
【００１０】
本発明は又、
（ａ） 基板のポテンシャルウエル−ソース領域を画成するために半導体基板の上面に第一のマスクを形成し；
（ｂ） 該ポテンシャルウエル−ソース領域にウエルドーパント及びソースドーパントをインプラントし、それによりそれぞれ該基板にウエル領域及びソース領域を形成し；
（ｃ） 該ウエル領域及び該ソース領域上に酸化物マスクを成長し；
（ｄ） 第一のマスクを除去し；
（ｅ） 酸化物マスクを用い、該ソース領域間のゲートトレンチをエッチングし、該トレンチは基板内に、該ウエル領域の下に選択された深さに延在する各段階からなる
垂直ＭＯＳデバイスに自己整列ゲートトレンチを形成するプロセスを含む。
【００１１】
利便性のために、本発明は自己整列トレンチを有するＭＯＳゲートデバイスを形成するためのプロセスに関する。スクリーン酸化層は半導体基板の上層に形成され、窒化物層はスクリーン酸化層上に形成される。ウエルマスクを用いて、窒化物層は上層にウエル領域を画成するためにパターン化され、エッチングされ、第一の導電性型のイオンはウエル領域を形成するためにマスクされた上層に拡散される。
【００１２】
第二の、反対の導電性型のイオンはソース−ウエル接合を画成する選択された深さに延在するソース領域を形成するためにマスクされた上層のウエル領域にインプラントされる。ウエルマスクは、先にマスクの下にあった窒化物層の部分を露出するよう除去される。ハードマスクを提供する酸化物絶縁層は上層のウエル及びソース領域をオーバーレイするように形成される。ウエルマスクにより保護されていた窒化物層の残りの部分及びその下のスクリーン酸化物層が除去され、それにより酸化物絶縁層によりマスクされない基板の部分を露出させる。
【００１３】
斯くして露出された基板の部分はウエル領域の下の選択された深さに基板を通して延在するゲートトレンチを形成するためにエッチングされる。絶縁体の側壁及びフロアがゲートトレンチに形成され、これは半導体で充填される。トレンチ内の半導体は酸化物絶縁層の上層と実質的に共面となるように平坦化される。インターレベル誘電体層が平坦化されたゲートトレンチの半導体及び酸化物絶縁層の上面上に形成される。インターレベル誘電体層上のコンタクトウインドウマスクの形成に続いて、それと下の酸化物絶縁層はゲート半導体及びソース領域へのコンタクト開口を形成するようエッチングされる。
【発明の実施の形態】
本発明は以下に図面を参照して例により以下に詳細に説明される。
【００１４】
ゲート半導体及びソース領域はコンタクト開口を通して同時にエッチングされ、ソース領域はソース−ウエル接合の深さと実質的に対応する深さにエッチングされる。第一の導電性型のイオンはゲート半導体及びソース領域にコンタクト開口を通してインプラントされる。コンタクトウインドウマスクは除去され、金属がインターレベル誘電体層上及びコンタクト開口内に堆積され、次に離散的ソース及びゲート接続を形成するためにパターン化される。
【発明の実施の形態】
本発明は以下に図面を参照して例により以下に詳細に説明される。
【００１５】
ＭＯＳゲートデバイス用の簡単なプロセスは図１から９に概略が示される。図１に示されるように、半導体基板１０１は上層１０２を有し、この上に薄いスクリーン酸化物層１０３が形成される。窒化物層１０４は層１０３上に堆積され、フォトレジストウエルマスクＷＭによりパターン化される。半導体基板１０１は好ましくは単結晶シリコンからなり、上層１０２はエピタキシャル的に成長したシリコンからなり、スクリーン層１０３は二酸化シリコンからなる。窒化物層１０４の堆積は化学蒸着（ＣＶＤ）又は低圧化学蒸着（ＬＰＣＶＤ）により達成されうる。
【００１６】
図２に示されるように、ウエル領域１０５は第一の導電性型のイオンによりインプラント及び拡散により形成され、それに続いてソース領域１０６はソース−ウエル接合１０７を画成する選択された深さに第二の、反対の導電性型のインプラント及び拡散により形成される。ウエル領域１０５及びソース領域１０６の形成に続いて、ウエルマスクＷＭはスクリーン層１０３から剥離される。
【００１７】
図２で、第一の導電性型はＰとして表され、Ｐ−ウエル領域１０５を形成し、第二の導電性型はＮであり、Ｎ＋ソース領域１０６を形成する。これらの導電性型は逆の型に反転されうる。硼素は好ましくはＰドーパントであり、砒素及び燐がＮドーパントとして有用である。
【００１８】
図３に記載されるように、酸化物の絶縁層１０８は二酸化シリコンであり、ソース領域１０６及びウエル領域１０５上に形成される。少なくとも約１２００オングストロームの厚さを有する酸化物絶縁層１０８の少量が、面１０９を形成するようエッチングされ、このエッチング段階は窒化物層１０４上に形成された如何なる酸化物も同時に除去されることを確実にする。窒化物層１０４は次に選択的エッチングにより除去され、図４に示される構造が残される。
【００１９】
酸化物絶縁層１０８は実質的に垂直の側壁１１０を有し、図５に示されるウエル領域１０５のその下の選択された深さ１１２に実質的に延在するトレンチ１１１のエッチング用のハードマスクを提供する。絶縁側壁１１２及びフロア１１３は好ましくは二酸化シリコンからなり、図６に示されるようにトレンチ１１１に形成される。トレンチ１１１はポリシリコンからなる半導体１１４で充填される。半導体１１４は酸化物絶縁層１０８の面１０９と実質的に共面である面１１５を提供するようエッチング又は機械的に処理されることにより平坦化される。
【００２０】
図７に示されるように、インターレベル誘電体層１１６が表面１０９及び１１５上に堆積され、トレンチコンタクト開口１１７を提供するためにコンタクトウインドウマスク（図示せず）を用いてパターン化されエッチングされる。インターレベル誘電体層１１６は例えばボロフォスフォシリケイトガラス（ＢＰＳＧ）により形成される。ハードマスクとしてパターン化されたインターレベル誘電体層１１６を用いたシリコンディンプルエッチングが、深さ１１９までトレンチコンタクト開口１１７を延在させ、ソースコンタクト開口１１８を実質的にソース−ウエル接合１０７までソース領域１０６を通して延在させるように用いられる。コンタクト開口１１７、１１８を通しての第一の導電性型のイオンのインプラント及び拡散が、ゲート半導体１１４のＰ＋領域１２０と、ソース領域１０６に隣接したＰ＋エミッタ領域１２１とを形成する。
【００２１】
コンタクトウインドウマスク（図示せず）の除去に続いて、アルミニウムのような金属は図９に示されるように、ゲート接続１２２及びソース／エミッタ接続１２３を提供するよう堆積され、パターン化され、それにより、本発明によるデバイス１００の製造は完了する。
【００２２】
ハードマスクとして酸化物絶縁層１０８及びインターレベル誘電体層１１６を用い、３つのフォトリソグラフィックマスク（ウエル、コンタクトウインドウ、金属）のみを要求するプロセスは顕著に簡単で、典型的な既知のデバイス製造プロセスよりも便利である。
【００２３】
自己整列トレンチを有するＭＯＳゲートデバイスを形成するプロセスではスクリーン酸化層は半導体基板の上層に形成され、窒化物層はスクリーン酸化層上に形成される。ウエルマスクを用いることにより、窒化物層は上層のウエル領域を画成するためにパターン化され、エッチングされ、第一の導電性型のイオンはウエル領域を形成するためにマスクされた上層に拡散される。第二の、反対の導電性型のイオンはソース−ウエル接合を画成する選択された深さに延在するソース領域を形成するためにマスクされた上層のウエル領域にインプラントされる。ウエルマスクは除去され、マスクの下に予めあった窒化物層の部分を露出させる。ハードマスクを提供する酸化物絶縁層は上層のウエル及びソース領域をオーバーレイするよう形成される。窒化物層の残りの部分及びその下にあるスクリーン酸化物はウエルマスクにより保護されていたが、除去され、それにより酸化物絶縁層によりマスクされない基板の部分を露出する。
【００２４】
斯くして露出された基板の部分は選択された深さのウエル領域へ基板を通して延在するゲートトレンチを形成するようエッチングされる。絶縁体の側壁及びフロアはゲートトレンチに形成され、これは半導体で充填される。トレンチの半導体は酸化物絶縁層の上面と実質的に共面になるように平坦化される。インターレベル誘電体層は平坦化されたゲートトレンチ半導体及び酸化物絶縁層の上面上に形成される。
【図面の簡単な説明】
【図１】ＭＯＳゲートデバイスを形成するプロセスの概略を示す。
【図２】ＭＯＳゲートデバイスを形成するプロセスの概略を示す。
【図３】ＭＯＳゲートデバイスを形成するプロセスの概略を示す。
【図４】ＭＯＳゲートデバイスを形成するプロセスの概略を示す。
【図５】ＭＯＳゲートデバイスを形成するプロセスの概略を示す。
【図６】ＭＯＳゲートデバイスを形成するプロセスの概略を示す。
【図７】ＭＯＳゲートデバイスを形成するプロセスの概略を示す。
【図８】ＭＯＳゲートデバイスを形成するプロセスの概略を示す。
【図９】ＭＯＳゲートデバイスを形成するプロセスの概略を示す。
【符号の説明】
１００ デバイス
１０１ 半導体基板
１０２ 上層
１０３ スクリーン酸化物層
１０４ 窒化物層
１０５ ウエル領域
１０６ ソース領域
１０７ ソース−ウエル接合
１０８ 酸化物絶縁層
１０９ 面
１１０ 垂直の側壁
１１１ トレンチ
１１２ 選択された深さ
１１３ フロア
１１４ 半導体
１１５ 面
１１６ 誘電体層
１１７ トレンチコンタクト開口
１１８ ソースコンタクト開口
１１９ 深さ
１２０ Ｐ＋領域
１２１ Ｐ＋エミッタ領域
１２２ ゲート接続
１２３ ソース／エミッタ接続
【発明の属する技術分野】
本発明は半導体デバイスに関し、より詳細には自己整列トレンチを有するＭＯＳゲートデバイスを製造するプロセスに関する。
【０００２】
【従来の技術】
トレンチゲート構造を含むＭＯＳトランジスタは高電流、低電圧スイッチング応用に対して平坦な（ｐｌａｎａｒ）トランジスタに対して重要な利点を提供する。後者の構成では、高電流における動作に対して意図されたトランジスタの設計に実質的な拘束があるという影響が生ずるという拘束が存在する。
【０００３】
ＤＭＯＳデバイスのトレンチゲートは典型的にはソースからドレインに延在し、二酸化シリコンの熱成長の層で各々覆われた側壁及びフロアを有するトレンチを含む。内側を覆われたトレンチはドープされたポリシリコンで満たされる。トレンチゲートの構造はより束縛されない電流を許容し、従って、特定のオン抵抗（ｏｎ−ｒｅｓｉｓｔａｎｃｅ）のより低い値を提供する。更にまた、トレンチゲートは、トランジスタの本体を横切ってソースの底から下のドレインにトレンチの垂直側壁に沿って延在するＭＯＳチャンネルの、減少されたセルピッチを可能にする。チャンネル密度は故に、増加され、オン抵抗に対するチャンネルの寄与分を減少する。トレンチＤＭＯＳトランジスタの構造及び性能はＢｕｌｕｃｅａ，ＲｏｓｓｅｎのＳｏｌｉｄ−Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ，１９９１，Ｖｏｌ．３４，Ｎｏ．５，ｐｐ４９５−５０７，“ Ｔｒｅｎｃｈ ＤＭＯＳ Ｔｒａｎｓｉｓｔｏｒ Ｔｅｂｈｎｏｌｏｇｙ ｆｏｒ Ｈｉｇｈ−Ｃｕｒｒｅｎｔ（１００ Ａ Ｒａｎｇｅ） Ｓｗｉｔｃｈｉｎｇ”に開示されている。ＤＭＯＳデバイスでの使用に加えて、トレンチゲートはまた絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、ＭＯＳ制御されたサイリスタ（ＭＣＴ）及び他のＭＯＳゲートデバイスで好ましく用いられる。
【０００４】
ＭＯＳデバイスの自己整列トレンチはソースとトレンチコンタクトの間の距離の減少を許容し、ＶＬＳＩ製造のために充填密度を増加する利点を可能にする。米国特許第５３９３７０４号の明細書はデバイス領域に対する自己整列トレンチコンタクトを基板内及びその上に形成する方法を開示し、それは半導体基板上のゲート電極、基板内のソース／ドレイン領域、ゲート電極側壁上のスペーサを含む。側壁スペーサはトレンチコンタクトが形成される基板の開口を提供するためのマスクとして用いられる。
【０００５】
米国特許第５７１６８８６号は高電圧ＭＯＳデバイスの製造方法を開示し、そこでは窒化シリコン層が基板でのトレンチ型のソース／ドレイン領域を形成するためのマスクとして用いられる。トレンチソース／ドレイン領域は２つの導電層を含み、同一の２つの導電層の部分は基板表面上のゲートに含まれる。
【０００６】
米国特許第５６６５６１９号はシリコン基板上のマスクされた酸化物／窒化物／酸化物（ＯＮＯ）サンドイッチを通してエッチングされる自己整列コンタクトトレンチを有するＤＭＯＳトランジスタの製造方法を開示する。ゲートポリシリコンはトレンチに堆積され、窒化物層と共に平坦化される。平坦化されたポリシリコンは酸化物で覆われ、ドーピング及び四つの付加的なフォトリソグラフィーマスキング段階がトレンチに隣接したＮ＋ソース領域及びソース領域間のＰ＋体（ｂｏｄｙ）オーミックコンタクト領域を形成するために用いられる。
【０００７】
現在用いられているよりも少ないマスキング段階しか要求しない簡単なプロセスによりＭＯＳゲートデバイスの製造を容易にするためのニーズが存在する。
【０００８】
【発明が解決しようとする課題】
本発明の目的は上記課題を解決することにある。
【０００９】
【課題を解決するための手段】
本発明は、
（ａ） 半導体基板の上層にスクリーン酸化物層を形成し；
（ｂ） 前記スクリーン層上に窒化物層を形成し；
（ｃ） 前記基板のマスクされた上層にウエル領域を画成するために前記窒化物層をパターン化し、エッチングするためにウエルマスクを用い；
（ｄ） 前記上層にウエル領域を形成するために第一の導電性型のイオンをマスクされた上層にインプラントし拡散させる各段階を含む、自己整列トレンチを有するＭＯＳゲートデバイスを製造するプロセスであって、
（ｅ） 前記上層に選択された深さに延在するソース領域を形成するために効果的な条件の下に第二の反対の導電性型のイオンをマスクされた上層の前記ウエル領域にインプラントし拡散させ、該選択された深さはソース−ウエル接合を画成し；
（ｆ） 前記ウエルマスクを除去し、それにより、先に該マスクの下にあった前記窒化物層の部分を露出させ；
（ｇ） 前記ウエル及びソース領域を実質的にオーバーレイするように酸化物絶縁層を形成し、該絶縁層は前記上層の一部にわたるハードマスクを形成し；
（ｈ） 前記酸化物絶縁層によりマスクされていない前記上層の部分を露出させるために前記窒化物層の前記部分及びその下にある前記スクリーン酸化物層の部分をエッチングし；
（ｉ） 前記ウエル領域の下の選択された深さまで前記上層内に延在するゲートトレンチを形成するよう、前記酸化物絶縁層によりマスクされていない前記上層の前記部分をエッチングし；
（ｊ） 前記ゲートトレンチ内に絶縁体を有する側壁及びフロアを形成し；
（ｋ） 半導体で前記ゲートトレンチを充填し、酸化物絶縁層の上面と実質的に共面の面に前記トレンチ内の該半導体を平坦化し；
（ｌ） 平坦化されたゲートトレンチ半導体及び前記酸化物絶縁層の上面にインターレベル誘電体層を形成し；
（ｍ） 前記インターレベル誘電体層上にコンタクトウインドウマスクを形成し、前記ゲートトレンチ半導体及び前記ソース領域にコンタクト開口を形成するために前記インターレベル誘電体層及び前記酸化物絶縁層をエッチングし；
（ｎ） 前記コンタクト開口を通して、前記ゲートトレンチ半導体及び前記ソース領域を同時にエッチングし、前記ソース領域は前記ソース−ウエル接合の深さに実質的に対応する深さにエッチングされ；
（ｏ） 前記第一の導電性型のイオンを前記コンタクト開口を通して前記ゲートトレンチ半導体及び前記ソース領域にインプラントし；
（ｐ） 前記コンタクトウインドウマスクを除去し、前記インターレベル誘電体層上及び前記コンタクト開口内に金属を堆積し；
（ｑ） 離散的なソース接続及びゲート接続を形成するために前記金属をパターン化する
ことを特徴とするプロセスを含む。
【００１０】
本発明は又、
（ａ） 基板のポテンシャルウエル−ソース領域を画成するために半導体基板の上面に第一のマスクを形成し；
（ｂ） 該ポテンシャルウエル−ソース領域にウエルドーパント及びソースドーパントをインプラントし、それによりそれぞれ該基板にウエル領域及びソース領域を形成し；
（ｃ） 該ウエル領域及び該ソース領域上に酸化物マスクを成長し；
（ｄ） 第一のマスクを除去し；
（ｅ） 酸化物マスクを用い、該ソース領域間のゲートトレンチをエッチングし、該トレンチは基板内に、該ウエル領域の下に選択された深さに延在する各段階からなる
垂直ＭＯＳデバイスに自己整列ゲートトレンチを形成するプロセスを含む。
【００１１】
利便性のために、本発明は自己整列トレンチを有するＭＯＳゲートデバイスを形成するためのプロセスに関する。スクリーン酸化層は半導体基板の上層に形成され、窒化物層はスクリーン酸化層上に形成される。ウエルマスクを用いて、窒化物層は上層にウエル領域を画成するためにパターン化され、エッチングされ、第一の導電性型のイオンはウエル領域を形成するためにマスクされた上層に拡散される。
【００１２】
第二の、反対の導電性型のイオンはソース−ウエル接合を画成する選択された深さに延在するソース領域を形成するためにマスクされた上層のウエル領域にインプラントされる。ウエルマスクは、先にマスクの下にあった窒化物層の部分を露出するよう除去される。ハードマスクを提供する酸化物絶縁層は上層のウエル及びソース領域をオーバーレイするように形成される。ウエルマスクにより保護されていた窒化物層の残りの部分及びその下のスクリーン酸化物層が除去され、それにより酸化物絶縁層によりマスクされない基板の部分を露出させる。
【００１３】
斯くして露出された基板の部分はウエル領域の下の選択された深さに基板を通して延在するゲートトレンチを形成するためにエッチングされる。絶縁体の側壁及びフロアがゲートトレンチに形成され、これは半導体で充填される。トレンチ内の半導体は酸化物絶縁層の上層と実質的に共面となるように平坦化される。インターレベル誘電体層が平坦化されたゲートトレンチの半導体及び酸化物絶縁層の上面上に形成される。インターレベル誘電体層上のコンタクトウインドウマスクの形成に続いて、それと下の酸化物絶縁層はゲート半導体及びソース領域へのコンタクト開口を形成するようエッチングされる。
【発明の実施の形態】
本発明は以下に図面を参照して例により以下に詳細に説明される。
【００１４】
ゲート半導体及びソース領域はコンタクト開口を通して同時にエッチングされ、ソース領域はソース−ウエル接合の深さと実質的に対応する深さにエッチングされる。第一の導電性型のイオンはゲート半導体及びソース領域にコンタクト開口を通してインプラントされる。コンタクトウインドウマスクは除去され、金属がインターレベル誘電体層上及びコンタクト開口内に堆積され、次に離散的ソース及びゲート接続を形成するためにパターン化される。
【発明の実施の形態】
本発明は以下に図面を参照して例により以下に詳細に説明される。
【００１５】
ＭＯＳゲートデバイス用の簡単なプロセスは図１から９に概略が示される。図１に示されるように、半導体基板１０１は上層１０２を有し、この上に薄いスクリーン酸化物層１０３が形成される。窒化物層１０４は層１０３上に堆積され、フォトレジストウエルマスクＷＭによりパターン化される。半導体基板１０１は好ましくは単結晶シリコンからなり、上層１０２はエピタキシャル的に成長したシリコンからなり、スクリーン層１０３は二酸化シリコンからなる。窒化物層１０４の堆積は化学蒸着（ＣＶＤ）又は低圧化学蒸着（ＬＰＣＶＤ）により達成されうる。
【００１６】
図２に示されるように、ウエル領域１０５は第一の導電性型のイオンによりインプラント及び拡散により形成され、それに続いてソース領域１０６はソース−ウエル接合１０７を画成する選択された深さに第二の、反対の導電性型のインプラント及び拡散により形成される。ウエル領域１０５及びソース領域１０６の形成に続いて、ウエルマスクＷＭはスクリーン層１０３から剥離される。
【００１７】
図２で、第一の導電性型はＰとして表され、Ｐ−ウエル領域１０５を形成し、第二の導電性型はＮであり、Ｎ＋ソース領域１０６を形成する。これらの導電性型は逆の型に反転されうる。硼素は好ましくはＰドーパントであり、砒素及び燐がＮドーパントとして有用である。
【００１８】
図３に記載されるように、酸化物の絶縁層１０８は二酸化シリコンであり、ソース領域１０６及びウエル領域１０５上に形成される。少なくとも約１２００オングストロームの厚さを有する酸化物絶縁層１０８の少量が、面１０９を形成するようエッチングされ、このエッチング段階は窒化物層１０４上に形成された如何なる酸化物も同時に除去されることを確実にする。窒化物層１０４は次に選択的エッチングにより除去され、図４に示される構造が残される。
【００１９】
酸化物絶縁層１０８は実質的に垂直の側壁１１０を有し、図５に示されるウエル領域１０５のその下の選択された深さ１１２に実質的に延在するトレンチ１１１のエッチング用のハードマスクを提供する。絶縁側壁１１２及びフロア１１３は好ましくは二酸化シリコンからなり、図６に示されるようにトレンチ１１１に形成される。トレンチ１１１はポリシリコンからなる半導体１１４で充填される。半導体１１４は酸化物絶縁層１０８の面１０９と実質的に共面である面１１５を提供するようエッチング又は機械的に処理されることにより平坦化される。
【００２０】
図７に示されるように、インターレベル誘電体層１１６が表面１０９及び１１５上に堆積され、トレンチコンタクト開口１１７を提供するためにコンタクトウインドウマスク（図示せず）を用いてパターン化されエッチングされる。インターレベル誘電体層１１６は例えばボロフォスフォシリケイトガラス（ＢＰＳＧ）により形成される。ハードマスクとしてパターン化されたインターレベル誘電体層１１６を用いたシリコンディンプルエッチングが、深さ１１９までトレンチコンタクト開口１１７を延在させ、ソースコンタクト開口１１８を実質的にソース−ウエル接合１０７までソース領域１０６を通して延在させるように用いられる。コンタクト開口１１７、１１８を通しての第一の導電性型のイオンのインプラント及び拡散が、ゲート半導体１１４のＰ＋領域１２０と、ソース領域１０６に隣接したＰ＋エミッタ領域１２１とを形成する。
【００２１】
コンタクトウインドウマスク（図示せず）の除去に続いて、アルミニウムのような金属は図９に示されるように、ゲート接続１２２及びソース／エミッタ接続１２３を提供するよう堆積され、パターン化され、それにより、本発明によるデバイス１００の製造は完了する。
【００２２】
ハードマスクとして酸化物絶縁層１０８及びインターレベル誘電体層１１６を用い、３つのフォトリソグラフィックマスク（ウエル、コンタクトウインドウ、金属）のみを要求するプロセスは顕著に簡単で、典型的な既知のデバイス製造プロセスよりも便利である。
【００２３】
自己整列トレンチを有するＭＯＳゲートデバイスを形成するプロセスではスクリーン酸化層は半導体基板の上層に形成され、窒化物層はスクリーン酸化層上に形成される。ウエルマスクを用いることにより、窒化物層は上層のウエル領域を画成するためにパターン化され、エッチングされ、第一の導電性型のイオンはウエル領域を形成するためにマスクされた上層に拡散される。第二の、反対の導電性型のイオンはソース−ウエル接合を画成する選択された深さに延在するソース領域を形成するためにマスクされた上層のウエル領域にインプラントされる。ウエルマスクは除去され、マスクの下に予めあった窒化物層の部分を露出させる。ハードマスクを提供する酸化物絶縁層は上層のウエル及びソース領域をオーバーレイするよう形成される。窒化物層の残りの部分及びその下にあるスクリーン酸化物はウエルマスクにより保護されていたが、除去され、それにより酸化物絶縁層によりマスクされない基板の部分を露出する。
【００２４】
斯くして露出された基板の部分は選択された深さのウエル領域へ基板を通して延在するゲートトレンチを形成するようエッチングされる。絶縁体の側壁及びフロアはゲートトレンチに形成され、これは半導体で充填される。トレンチの半導体は酸化物絶縁層の上面と実質的に共面になるように平坦化される。インターレベル誘電体層は平坦化されたゲートトレンチ半導体及び酸化物絶縁層の上面上に形成される。
【図面の簡単な説明】
【図１】ＭＯＳゲートデバイスを形成するプロセスの概略を示す。
【図２】ＭＯＳゲートデバイスを形成するプロセスの概略を示す。
【図３】ＭＯＳゲートデバイスを形成するプロセスの概略を示す。
【図４】ＭＯＳゲートデバイスを形成するプロセスの概略を示す。
【図５】ＭＯＳゲートデバイスを形成するプロセスの概略を示す。
【図６】ＭＯＳゲートデバイスを形成するプロセスの概略を示す。
【図７】ＭＯＳゲートデバイスを形成するプロセスの概略を示す。
【図８】ＭＯＳゲートデバイスを形成するプロセスの概略を示す。
【図９】ＭＯＳゲートデバイスを形成するプロセスの概略を示す。
【符号の説明】
１００ デバイス
１０１ 半導体基板
１０２ 上層
１０３ スクリーン酸化物層
１０４ 窒化物層
１０５ ウエル領域
１０６ ソース領域
１０７ ソース−ウエル接合
１０８ 酸化物絶縁層
１０９ 面
１１０ 垂直の側壁
１１１ トレンチ
１１２ 選択された深さ
１１３ フロア
１１４ 半導体
１１５ 面
１１６ 誘電体層
１１７ トレンチコンタクト開口
１１８ ソースコンタクト開口
１１９ 深さ
１２０ Ｐ＋領域
１２１ Ｐ＋エミッタ領域
１２２ ゲート接続
１２３ ソース／エミッタ接続
Claims (7)
- （ａ） 半導体基板の上層にスクリーン酸化物層を形成し；
（ｂ） 前記スクリーン層上に窒化物層を形成し；
（ｃ） 前記基板のマスクされた上層にウエル領域を画成するために前記窒化物層をパターン化し、エッチングするためにウエルマスクを用い；
（ｄ） 前記上層にウエル領域を形成するために第一の導電性型のイオンをマスクされた上層にインプラントし拡散させる各段階を含む、自己整列トレンチを有するＭＯＳゲートデバイスを製造するプロセスであって、
（ｅ） 前記上層に選択された深さに延在するソース領域を形成するために効果的な条件の下に第二の反対の導電性型のイオンをマスクされた上層の前記ウエル領域にインプラントし拡散させ、該選択された深さはソース−ウエル接合を画成し；
（ｆ） 前記ウエルマスクを除去し、それにより、先に該マスクの下にあった前記窒化物層の部分を露出させ；
（ｇ） 前記ウエル及びソース領域を実質的にオーバーレイするように酸化物絶縁層を形成し、該絶縁層は前記上層の一部にわたるハードマスクを形成し；
（ｈ） 前記酸化物絶縁層によりマスクされていない前記上層の部分を露出させるために前記窒化物層の前記部分及びその下にある前記スクリーン酸化物層の部分をエッチングし；
（ｉ） 前記ウエル領域の下の選択された深さまで前記上層内に延在するゲートトレンチを形成するよう、前記酸化物絶縁層によりマスクされていない前記上層の前記部分をエッチングし；
（ｊ） 前記ゲートトレンチ内に絶縁体を有する側壁及びフロアを形成し；
（ｋ） 半導体で前記ゲートトレンチを充填し、酸化物絶縁層の上面と実質的に共面の面に前記トレンチ内の該半導体を平坦化し；
（ｌ） 平坦化されたゲートトレンチ半導体及び前記酸化物絶縁層の上面にインターレベル誘電体層を形成し；
（ｍ） 前記インターレベル誘電体層上にコンタクトウインドウマスクを形成し、前記ゲートトレンチ半導体及び前記ソース領域にコンタクト開口を形成するために前記インターレベル誘電体層及び前記酸化物絶縁層をエッチングし；
（ｎ） 前記コンタクト開口を通して、前記ゲートトレンチ半導体及び前記ソース領域を同時にエッチングし、前記ソース領域は前記ソース−ウエル接合の深さに実質的に対応する深さにエッチングされ；
（ｏ） 前記第一の導電性型のイオンを前記コンタクト開口を通して前記ゲートトレンチ半導体及び前記ソース領域にインプラントし；
（ｐ） 前記コンタクトウインドウマスクを除去し、前記インターレベル誘電体層上及び前記コンタクト開口内に金属を堆積し；
（ｑ） 離散的なソース接続及びゲート接続を形成するために前記金属をパターン化する
ことを特徴とするプロセス。 - （ｇ’） 前記酸化物絶縁層の上面を画成し且つ前記窒化物層の前記部分上に存在する如何なる酸化物をも除去するように、前記酸化物絶縁層の一部をエッチングすることを特徴とする請求項１記載のプロセス。
- 前記基板は単結晶シリコンを有し、前記上層はエピタキシャル成長されたシリコンを有し、前記スクリーン酸化物層、前記酸化物絶縁層、前記トレンチ側壁及びフロアのそれぞれは二酸化シリコンを含むことを特徴とする請求項１記載のプロセス。
- 前記酸化物絶縁層は少なくとも約１２００オングストロームの厚さを有することを特徴とする請求項１記載のプロセス。
- 前記ゲートトレンチの前記半導体はポリシリコンを有し、前記第一の導電性型はＰであり、前記第二の導電性型はＮであり、又は前記第一の導電性型はＮであり、前記第二の導電性型はＰであることを特徴とする請求項１記載のプロセス。
- 前記第一の導電性型のイオンをインプラントし拡散させる段階は硼素イオンのインプラント及び拡散を有し、前記第二の導電性型のイオンをインプラントし拡散させる段階は砒素イオン又は燐イオンのインプラントを有する請求項１記載のプロセス。
- 前記インターレベル誘電体層はボロフォスフォシリケイトガラスを有し、前記金属はアルミニウムを有することを特徴とする請求項１記載のプロセス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US307879 | 1999-05-10 | ||
| US09/307,879 US6238981B1 (en) | 1999-05-10 | 1999-05-10 | Process for forming MOS-gated devices having self-aligned trenches |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000332246A JP2000332246A (ja) | 2000-11-30 |
| JP4711486B2 true JP4711486B2 (ja) | 2011-06-29 |
Family
ID=23191551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000136015A Expired - Fee Related JP4711486B2 (ja) | 1999-05-10 | 2000-05-09 | 自己整列トレンチを有するｍｏｓゲートデバイスを形成するプロセス |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6238981B1 (ja) |
| EP (1) | EP1052690A3 (ja) |
| JP (1) | JP4711486B2 (ja) |
| KR (1) | KR100727452B1 (ja) |
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- 2000-04-27 EP EP00108965A patent/EP1052690A3/en not_active Withdrawn
- 2000-05-04 KR KR1020000023854A patent/KR100727452B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| EP1052690A3 (en) | 2003-12-03 |
| US6238981B1 (en) | 2001-05-29 |
| KR100727452B1 (ko) | 2007-06-13 |
| JP2000332246A (ja) | 2000-11-30 |
| KR20000077153A (ko) | 2000-12-26 |
| EP1052690A2 (en) | 2000-11-15 |
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| Date | Code | Title | Description |
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| A711 | Notification of change in applicant |
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|
| A521 | Request for written amendment filed |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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