CN117637607A - 超结半导体的自对准接触槽形成方法及超结半导体结构 - Google Patents
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Abstract
本公开涉及半导体制造技术领域，具体涉及一种超结半导体的自对准接触槽形成方法及超结半导体结构，所述方法包括：在第一内介质层、栅极层、栅极氧化层与体区对应的位置形成沟槽；在所述体区中形成源区；形成第二内介质层，所述第二内介质层覆盖所述第一内介质层上表面、所述沟槽侧壁和所述沟槽底部；去除所述第一内介质层上表面和所述沟槽底部的所述第二内介质层，保留所述沟槽侧壁的所述第二内介质层，形成接触槽。本公开的方案可以在保证接触槽位于两个源区中间位置的基础上，省去一张接触槽工艺专用的光罩，解决传统接触槽形成工艺中光刻工艺的套刻偏离的技术问题，达到节省成本和提高超结半导体制造良品率的技术效果。
Description
技术领域
本公开涉及半导体制造技术领域，具体涉及一种超结半导体的自对准接触槽形成方法及超结半导体结构。
背景技术
超结是新型的功率MOSFET器件，由交替排列的P型半导体薄层（简称P柱）和N型半导体薄层（简称N柱）组成。该结构能够在截止状态下在较低电压时通过将P柱和N柱耗尽实现电荷补偿，从而使P柱和N柱能够在较高掺杂浓度下实现高的击穿电压，同时又能获得低的导通电阻，突破了传统的功率MOSFET的理论极限。
现有的超结接触槽形成工艺中，需要一张接触槽刻蚀专用的光罩，增加了工艺成本。在理想情况下光阻的开口区域（对应于接触槽刻蚀区域）要处于两个相邻栅极的中间位置，确保刻蚀内介质层后形成的接触槽能够和两侧的源区都形成连接。但实际制造过程中，通常由于接触槽刻蚀前的光刻工艺会发生不同程度的套刻偏离，光阻的开口区域偏离两个相邻栅极的中间位置，进而导致接触槽刻蚀区域偏离两个相邻栅极的中间位置。当光刻工艺发生较严重的套刻偏离时，接触槽和一侧的源区不能产生连接，导致该侧的N+源区无法通过接触槽的金属连线连接到芯片顶部，最终无法形成源极结构。
发明内容
为了解决相关技术中的问题，本公开实施例提供一种超结半导体的自对准接触槽形成方法及超结半导体结构。
第一方面，本公开实施例中提供了一种超结半导体的自对准接触槽形成方法，包括：
在第一内介质层、栅极层、栅极氧化层与体区对应的位置形成沟槽；
在所述体区中形成源区；
形成第二内介质层，所述第二内介质层覆盖所述第一内介质层上表面、所述沟槽侧壁和所述沟槽底部；
去除所述第一内介质层上表面和所述沟槽底部的所述第二内介质层，保留所述沟槽侧壁的所述第二内介质层，形成接触槽。
根据本公开的实施例，所述第二内介质层的厚度为所述沟槽的宽度与所述接触槽的预设宽度之差的二分之一。
根据本公开的实施例，所述第二内介质层在所述第一内介质层上表面、所述沟槽侧壁和所述沟槽底部的厚度是均匀的。
根据本公开的实施例，形成接触槽之后，所述方法还包括：
形成金属层，所述金属层填充所述接触槽，并覆盖所述第一内介质层和所述接触槽。
根据本公开的实施例，在第一内介质层上覆盖光阻层，对所述光阻层进行光刻定义出所述沟槽所在区域；
通过所述光阻层对所述第一内介质层、栅极层和栅极氧化层进行刻蚀，以形成所述沟槽。
根据本公开的实施例，所述去除所述第一内介质层上表面和所述沟槽底部的所述第二内介质层，包括采用干法刻蚀工艺去除所述第一内介质层上表面和所述沟槽底部的所述第二内介质层。
根据本公开的实施例，所述在体区中形成源区，包括经由体区表面通过离子注入工艺形成所述源区。
根据本公开的实施例，所述形成第二内介质层，包括采用化学气相沉积工艺，在所述第一内介质层表面、所述沟槽侧壁和所述沟槽底部沉积形成第二内介质层。
根据本公开的实施例，所述第一内介质层为氧化硅层。
根据本公开的实施例，所述第二内介质层为氧化硅层。
根据本公开的实施例，在衬底上形成外延层；
在外延层中形成外延柱和所述体区，所述体区位于所述外延柱上方；
依次在外延层上形成所述栅极氧化层、所述栅极层、所述第一内介质层。
根据本公开的实施例，所述方法还包括：
在N+衬底上形成N-外延层；
在所述N-外延层中形成P型外延柱，在所述P型外延柱上方形成P型体区；
所述栅极氧化层、栅极层、第一内介质层依次设置在所述N-外延层和所述P型体区上方；
在所述P型体区内通过离子注入形成N+源区。
根据本公开的实施例，所述方法还包括：
在P+衬底上形成P-外延层；
在所述P-外延层中形成N型外延柱，在所述N型外延柱上方形成N型体区；
所述栅极氧化层、栅极层、第一内介质层依次设置在所述P-外延层和所述N型体区上方；
在所述N型体区内通过离子注入形成P+源区。
第二方面，本公开实施例中提供了一种超结半导体结构，包括：所述超结半导体结构为采用如第一方面中任一项所述的方法制备得到的结构。
第三方面，本公开实施例中提供了一种电子器件，包括根据第二方面所述的超结半导体结构。
第四方面，本公开实施例中提供了一种芯片，包括根据第二方面所述的超结半导体结构，或根据第三方面所述的电子器件。
第五方面，本公开实施例中提供了一种电子设备，包括根据第二方面所述的超结半导体结构，或根据第三方面所述的电子器件，或根据第四方面所述的芯片。
根据本公开实施例提供的技术方案，所述超结半导体的自对准接触槽形成方法，包括：在第一内介质层、栅极层、栅极氧化层与体区对应的位置形成沟槽；在所述体区中形成源区；形成第二内介质层，所述第二内介质层覆盖所述第一内介质层上表面、所述沟槽侧壁和所述沟槽底部；去除所述第一内介质层上表面和所述沟槽底部的所述第二内介质层，保留所述沟槽侧壁的所述第二内介质层，形成接触槽。根据本公开的技术方案，可以省去一张接触槽工艺专用的光罩，节省成本，并解决传统接触槽形成工艺中光刻工艺的套刻偏离问题，提高超结半导体的制造良品率。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
结合附图，通过以下非限制性实施方式的详细描述，本公开的其它特征、目的和优点将变得更加明显。在附图中：
图1示出现有接触槽形成技术中因严重套刻偏离导致接触槽未和源区连接的剖面示意图。
图2示出根据本公开第一实施例的超结半导体的自对准接触槽形成方法的流程图。
图3-图8示出根据本公开第一实施例的超结半导体的自对准接触槽形成过程中各阶段的剖面示意图。
图9示出根据本公开第二实施例的超结半导体的自对准接触槽形成方法的流程图。
图10示出根据本公开第三实施例的超结半导体的自对准接触槽形成方法的流程图。
图11-图16以N+衬底为例，示出根据本公开的实施例的半导体的自对准接触槽形成方法中个步骤形成的相应结构的剖面示意图。
图17-图22以P+衬底为例，示出根据本公开的实施例的半导体的自对准接触槽形成方法中个步骤形成的相应结构的剖面示意图。
具体实施方式
下文中，将参考附图详细描述本公开的示例性实施例，以使本领域技术人员可容易地实现它们。此外，为了清楚起见，在附图中省略了与描述示例性实施例无关的部分。
在本公开中，应理解，诸如“包括”或“具有”等的术语旨在指示本说明书中所公开的特征、数字、步骤、行为、部件、部分或其组合的存在，并且不欲排除一个或多个其他特征、数字、步骤、行为、部件、部分或其组合存在或被添加的可能性。
另外还需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本公开。
如上所述，超结是新型的功率MOSFET器件，由交替排列的P型半导体薄层（简称P柱）和N型半导体薄层（简称N柱）组成。该结构能够在截止状态下在较低电压时通过将P柱和N柱耗尽实现电荷补偿，从而使P柱和N柱能够在较高掺杂浓度下实现高的击穿电压，同时又能获得低的导通电阻，突破了传统的功率MOSFET的理论极限。
现有的超结接触槽形成工艺中，需要一张接触槽刻蚀专用的光罩，增加了工艺成本。在理想情况下光阻的开口区域（对应于接触槽刻蚀区域）要处于两个相邻栅极的中间位置，确保刻蚀内介质层后形成的接触槽能够和两侧的源区都形成连接。但实际制造过程中，通常由于接触槽刻蚀前的光刻工艺会发生不同程度的套刻偏离，光阻的开口区域偏离两个相邻栅极的中间位置，进而导致接触槽刻蚀区域偏离两个相邻栅极的中间位置。如图1所示，当光刻工艺发生较严重的套刻偏离时，接触槽和一侧（图1中为左侧）的源区不能产生连接，导致该侧的N+源区无法通过接触槽的金属连线连接到芯片顶部，最终无法形成源极结构。
为了解决上述技术问题，本发明公开了一种超结半导体的自对准接触槽形成方法，包括：在第一内介质层、栅极层、栅极氧化层与体区对应的位置形成沟槽；在所述体区中形成源区；形成第二内介质层，所述第二内介质层覆盖所述第一内介质层上表面、所述沟槽侧壁和所述沟槽底部；去除所述第一内介质层上表面和所述沟槽底部的所述第二内介质层，保留所述沟槽侧壁的所述第二内介质层，形成接触槽。根据本公开的技术方案，可以在保证接触槽位于两个源区中间位置的基础上，省去一张接触槽工艺专用的光罩，节省成本，并解决传统接触槽形成工艺中光刻工艺的套刻偏离问题，提高超结半导体的制造良品率。
下面参考图2-图8说明根据本公开第一实施例的超结半导体的自对准接触槽形成方法。
图2示出根据本公开第一实施例的超结半导体的自对准接触槽形成方法的流程图。
图3-图8示出根据本公开第一实施例的超结半导体的自对准接触槽形成过程中各阶段的剖面示意图。
如图2所示，所述超结半导体的自对准接触槽形成方法包括以下步骤S101 -S105：
在步骤S101中，在第一内介质层、栅极层、栅极氧化层与体区对应的位置形成沟槽。所述沟槽用于将体区暴露出来，便于后续经由体区的暴露面进行离子注入和形成接触槽。
如图3所示，在衬底上形成有外延层，所述外延层内形成外延柱和体区，在外延层和体区上方依次形成栅极氧化层、栅极层和第一内介质层。
进一步地，如图3-图4所示，在第一内介质层、栅极层、栅极氧化层与体区对应的位置形成沟槽，包括：在第一内介质层上覆盖光阻层，对所述光阻层进行光刻定义出所述沟槽所在区域；通过所述光阻层对所述第一内介质层、栅极层和栅极氧化层进行刻蚀，以形成所述沟槽。在形成沟槽前，首先通过在第一内介质层上方覆盖光阻层，并通过光刻工艺对光阻层进行图案化，去除沟槽所在的区域的光阻层，光阻层被去除的部分对应于第一内介质层、栅极层和栅极氧化层中的刻蚀区域。在形成刻蚀区域后，采用刻蚀工艺对刻蚀区域进行刻蚀，在第一内介质层、栅极层和栅极氧化层中形成沟槽。沟槽形成后，去除第一内介质层上方剩余的光阻层。
在步骤S102中，在所述体区中形成源区。如图5所示，体区上方的沟槽形成后，在体区中形成源区。所述源区通过离子注入工艺形成。
在步骤S103中，形成第二内介质层，所述第二内介质层覆盖所述第一内介质层上表面、所述沟槽侧壁和所述沟槽底部。如图6所示，所述第二内介质层在所述第一内介质层上表面、所述沟槽侧壁和所述沟槽底部的厚度是均匀的。进一步地，所述第二内介质层的厚度为所述沟槽的宽度与所述接触槽的预设宽度之差的二分之一，其中接触槽的预设宽度为根据该超结半导体的性能需求设计的宽度。所述第二内介质层用于为栅极层、栅极氧化层和金属层之间提供电气隔离。
在步骤S104中，去除所述第一内介质层上表面和所述沟槽底部的所述第二内介质层，保留所述沟槽侧壁的所述第二内介质层，形成接触槽。如图7所示，将第一内介质层上表面和沟槽底部的第二内介质层去除后，沟槽底部的体区和源区暴露，沟槽底部与沟槽侧壁的第二内介质层侧壁形成接触槽。
根据本公开的实施方式，通过在沟槽内和第一内介质层上方形成厚度均匀的第二内介质层，可以在保证接触槽位于两个源区中间位置的基础上，省去一张接触槽工艺专用的光罩节省成本，并解决传统接触槽形成工艺中光刻工艺的套刻偏离问题，提高超结半导体的制造良品率。
在步骤S105中，形成金属层，所述金属层填充所述接触槽，并覆盖所述第一内介质层和所述接触槽。如图8所示，金属层填充到沟槽中，与沟槽内的第二内介质层、源区和体区接触，并在第一内介质层表面形成预设厚度。预设厚度为根据该超结半导体的性能需求设计的厚度。
根据本公开的实施方式，所述在第一内介质层、栅极层和栅极氧化层与体区对应的位置形成沟槽，包括：
在第一内介质层上覆盖光阻层，对所述光阻层进行光刻定义出所述沟槽所在区域；
通过所述光阻层对所述第一内介质层、栅极层和栅极氧化层进行刻蚀，以形成所述沟槽。在形成沟槽前，首先在第一内介质层上方覆盖光阻层，并通过光刻工艺对光阻层进行图案化，去除沟槽所在的区域的光阻层，光阻层被去除的部分对应于第一内介质层、栅极层和栅极氧化层中的刻蚀区域。在形成刻蚀区域后，采用刻蚀工艺对刻蚀区域进行刻蚀，在第一内介质层、栅极层和栅极氧化层中形成沟槽。
根据本公开的实施方式，所述去除所述第一内介质层上表面和所述沟槽底部的所述第二内介质层，包括采用干法刻蚀工艺去除所述第一内介质层上表面和所述沟槽底部的所述第二内介质层。由于干法刻蚀工艺具有良好的各向异性刻蚀的特点，可以在保留沟槽侧壁的第一牺牲层的基础上对栅极层上表面和沟槽底部进行刻蚀。
根据本公开的实施方式，所述在体区中形成源区，包括在经由所述体区表面通过离子注入工艺形成所述源区。所述离子注入工艺根据所述体区的不同类型，包括P+离子注入或N+离子注入。
根据本公开的实施方式，所述形成第二内介质层，包括采用化学气相沉积工艺，在所述第一内介质层表面、所述沟槽侧壁和所述沟槽底部沉积形成第二内介质层。
根据本公开的实施方式，所述第一内介质层为氧化硅层。
根据本公开的实施方式，所述第二内介质层为氧化硅层。
根据本公开的实施方式，所述方法还包括：
在N+衬底上形成N-外延层；
在所述N-外延层中形成P型外延柱，在所述P型外延柱上表面方形成P型体区；
所述栅极氧化层、栅极层、第一内介质层依次形成在所述N-外延层和所述P型体区上方；
在所述P型体区内通过离子注入形成N+源区。
图9示出根据本公开第三实施例的超结半导体的自对准接触槽形成方法的流程图。如图9所示，所述超结半导体的自对准接触槽形成方法包括：
在步骤S106中，在N+衬底上形成N-外延层。
在步骤S107中，在所述N-外延层中形成P型外延柱，在所述P型外延柱上方形成P型体区。
在步骤S108中，所述栅极氧化层、栅极层、第一内介质层依次形成在所述N-外延层和所述P型体区上方。
在步骤S101中，在第一内介质层、栅极层、栅极氧化层与体区对应的位置形成沟槽。
在步骤S102中，在所述体区中形成N+源区。
在步骤S103中，形成第二内介质层，所述第二内介质层覆盖所述第一内介质层上表面、所述沟槽侧壁和所述沟槽底部。
在步骤S104中，去除所述第一内介质层上表面和所述沟槽底部的所述第二内介质层，保留所述沟槽侧壁的所述第二内介质层，形成接触槽。
在步骤S105中，形成金属层，所述金属层填充所述接触槽，并覆盖所述第一内介质层和所述接触槽。
根据本公开的实施方式，上述实施例适用于N+衬底类型的超结半导体，通过在第一内介质层和沟槽中形成第二内介质层，并在去除第一内介质层表面和沟槽底部的第二内介质层之后，沉积金属层，可以使沟槽中的金属层与接触槽两侧的源区对称接触，能够省去一张接触槽刻蚀专用的光罩，降低工艺成本，同时能够解决传统接触槽形成工艺中光刻工艺的套刻偏离问题。
根据本公开的实施方式，所述方法还包括：
在P+衬底上形成P-外延层。
在所述P-外延层中形成N型外延柱，在所述N型外延柱上表面方形成N型体区。
所述栅极氧化层、栅极层、第一内介质层依次形成在所述P-外延层和所述N型体区上方。
图10示出根据本公开第四实施例的超结半导体的自对准接触槽形成方法的流程图。如图10所示，所述超结半导体的自对准接触槽形成方法包括：
在步骤S109中，在P+衬底上形成P-外延层。
在步骤S110中，在所述P-外延层中形成N型外延柱，在所述N型外延柱上方形成N型体区。
在步骤S111中，所述栅极氧化层、栅极层、第一内介质层依次形成在所述P-外延层和所述N型体区上方。
在步骤S101中，在第一内介质层、栅极层、栅极氧化层与体区对应的位置形成沟槽。
在步骤S102中，在所述体区中形成P+源区。
在步骤S103中，形成第二内介质层，所述第二内介质层覆盖所述第一内介质层上表面、所述沟槽侧壁和所述沟槽底部。
在步骤S104中，去除所述第一内介质层上表面和所述沟槽底部的所述第二内介质层，保留所述沟槽侧壁的所述第二内介质层，形成接触槽。
在步骤S105中，形成金属层，所述金属层填充所述接触槽，并覆盖所述第一内介质层和所述接触槽。
根据本公开的实施方式，上述实施例适用于P+衬底类型的超结半导体，通过在第一内介质层和沟槽中形成第二内介质层，并在去除第一内介质层表面和沟槽底部的第二内介质层之后，沉积金属层，可以使沟槽中的金属层与接触槽两侧的源区对称接触，能够省去一张接触槽刻蚀专用的光罩，降低工艺成本，同时能够解决传统接触槽形成工艺中光刻工艺的套刻偏离问题。
为了更好的理解本公开实施例所述的技术方案，先通过实施例详细说明本公开的技术方案。
图11-图16以N+衬底为例，示出根据本公开的实施例的半导体的自对准接触槽形成方法中个步骤形成的相应结构的剖面示意图。
如图11所示，在N+衬底上依次形成N-外延层、栅极氧化层、栅极层、第一内介质层。在所述N-外延层中形成P型外延柱，在P型外延柱上方形成P型体区。为了对P型体区进行N+离子注入形成注入区，首先在栅极层上方覆盖光阻层，采用光刻工艺对光阻层进行图案化，从而对沟槽所在区域进行定义。
然后，如图12所示，在沟槽区域中对第一内介质层、栅极层和栅极氧化层进行刻蚀，使P型体区暴露出来。
如图13所示，通过N+离子注入工艺，经由P型体区上方在P型体区形成N+源区。
如图14所示，通过化学气相沉积工艺在第一内介质层、沟槽侧壁、沟槽底部形成第二内介质层，所述第二内介质层的厚度均匀。
在形成第二内介质层后，如图15所示，对第一内介质层表面和沟槽底部的第二内介质层进行刻蚀，保留沟槽侧壁的第二内介质层。
然后，如图16所示，通过物理气相沉积工艺形成金属层覆盖在第一内介质层表面并填充到沟槽内部。
图17-图22以P+衬底为例，示出根据本公开的实施例的半导体的自对准接触槽形成方法中个步骤形成的相应结构的剖面示意图。
如图17所示，在P+衬底上依次形成P-外延层、栅极氧化层、栅极层、第一内介质层。在所述P-外延层中形成N型外延柱，在N型外延柱上方形成N型体区。为了对N型体区进行P+离子注入形成注入区，首先在栅极层上方覆盖光阻层，采用光刻工艺对光阻层进行图案化，从而对沟槽所在区域进行定义。
然后，如图18所示，在沟槽区域中对第一内介质层、栅极层和栅极氧化层进行刻蚀，使N型体区暴露出来。
如图19所示，通过P+离子注入工艺，经由N型体区上方在N型体区形成P+源区。
如图20所示，通过化学气相沉积工艺在第一内介质层、沟槽侧壁、沟槽底部形成第二内介质层，所述第二内介质层的厚度均匀。
在形成第二内介质层后，如图21所示，对第一内介质层表面和沟槽底部的第二内介质层进行刻蚀，保留沟槽侧壁的第二内介质层。
然后，如图22所示，通过化学气相沉积工艺形成金属层覆盖在第一内介质层表面并填充到沟槽内部。
本公开还提供了一种超结半导体结构，该结构可以是根据上述实施例中超结半导体的自对准接触槽形成方法制造的。
本公开还提供了一种电子器件，该电子器件包括根据上述实施例中超结半导体的自对准接触槽形成方法制造的超结半导体结构。
本公开还提供了一种芯片，该芯片包括根据上述实施例中超结半导体的自对准接触槽形成方法制造的超结半导体结构，或根据上述实施例中超结半导体的自对准接触槽形成方法制造的超结半导体结构制造的电子器件。
本公开还提供了一种电子设备，该电子设备包括根据上述实施例中超结半导体的自对准接触槽形成方法制造的超结半导体结构，或根据上述实施例中超结半导体的自对准接触槽形成方法制造的超结半导体结构制造的电子器件，或根据上述实施例中超结半导体的自对准接触槽形成方法制造的超结半导体结构制造的电子器件制造的芯片。
以上描述仅为本公开的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本公开中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本公开中公开的（但不限于）具有类似功能的技术特征进行互相替换而形成的技术方案。
Claims (17)
1.一种超结半导体的自对准接触槽形成方法，其特征在于，包括：
在第一内介质层、栅极层、栅极氧化层与体区对应的位置形成沟槽；
在所述体区中形成源区；
形成第二内介质层，所述第二内介质层覆盖所述第一内介质层上表面、所述沟槽侧壁和所述沟槽底部；
去除所述第一内介质层上表面和所述沟槽底部的所述第二内介质层，保留所述沟槽侧壁的所述第二内介质层，形成接触槽。
2.根据权利要求1所述的方法，其特征在于，所述第二内介质层的厚度为所述沟槽的宽度与所述接触槽的预设宽度之差的二分之一。
3.根据权利要求2所述的方法，其特征在于，所述第二内介质层在所述第一内介质层上表面、所述沟槽侧壁和所述沟槽底部的厚度是均匀的。
4.根据权利要求1所述的方法，其特征在于，形成接触槽之后，所述方法还包括：
形成金属层，所述金属层填充所述接触槽，并覆盖所述第一内介质层和所述接触槽。
5.根据权利要求1所述的方法，其特征在于，所述在第一内介质层、栅极层和栅极氧化层与体区对应的位置形成沟槽，包括：
在第一内介质层上覆盖光阻层，对所述光阻层进行光刻定义出所述沟槽所在区域；
通过所述光阻层对所述第一内介质层、栅极层和栅极氧化层进行刻蚀，以形成所述沟槽。
6.根据权利要求1所述的方法，其特征在于，所述去除所述第一内介质层上表面和所述沟槽底部的所述第二内介质层，包括采用干法刻蚀工艺去除所述第一内介质层上表面和所述沟槽底部的所述第二内介质层。
7.根据权利要求1所述的方法，其特征在于，所述在体区中形成源区，包括经由所述体区表面通过离子注入工艺形成所述源区。
8.根据权利要求1所述的方法，其特征在于，所述形成第二内介质层，包括采用化学气相沉积工艺，在所述第一内介质层表面、所述沟槽侧壁和所述沟槽底部沉积形成第二内介质层。
9.根据权利要求1所述的方法，其特征在于，所述第一内介质层为氧化硅层。
10.根据权利要求1所述的方法，其特征在于，所述第二内介质层为氧化硅层。
11.根据权利要求1所述的方法，其特征在于，所述方法还包括：
在衬底上形成外延层；
在外延层中形成外延柱和所述体区，所述体区位于所述外延柱上方；
依次在外延层上形成所述栅极氧化层、所述栅极层、所述第一内介质层。
12.根据权利要求1所述的方法，其特征在于，还包括：
在N+衬底上形成N-外延层；
在所述N-外延层中形成P型外延柱，在所述P型外延柱上方形成P型体区；
所述栅极氧化层、栅极层、第一内介质层依次形成在所述N-外延层和所述P型体区上方。
13.根据权利要求1所述的方法，其特征在于，还包括：
在P+衬底上形成P-外延层；
在所述P-外延层中形成N型外延柱，在所述N型外延柱上方形成N型体区；
所述栅极氧化层、栅极层、第一内介质层依次形成在所述P-外延层和所述N型体区上方。
14.一种超结半导体结构，其特征在于：
所述超结半导体结构为采用如权利要求1-13中任一项所述的方法制备得到的结构。
15.一种电子器件，其特征在于：包括根据权利要求14所述的超结半导体结构。
16.一种芯片，其特征在于：包括根据权利要求14所述的超结半导体结构，或根据权利要求15所述的电子器件。
17.一种电子设备，其特征在于：包括根据权利要求14所述的超结半导体结构，或根据权利要求15所述的电子器件，或根据权利要求16所述的芯片。
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