CN105633149A - 一种半导体器件及其制作方法 - Google Patents

Abstract

本发明涉及半导体芯片制造工艺技术领域，尤其涉及一种半导体器件及其制作方法。首先，在第一类型半导体衬底的上表面形成第二类型外延层，在所述第二类型外延层中刻蚀出沟槽；其次，在所述沟槽内生长第一类型外延层；依次生长栅氧化层和多晶硅层，所述多晶硅层至少覆盖所述沟槽；最后，进行第二类型离子注入，形成第二类型体区；进行第一类型离子注入，在所述第二类型体区中形成第一类型源区；依次生长介质层和金属层，即在制作超结MOS器件的过程中，不需要对外延层进行研磨或者回刻，从而不会对半导体器件的参数产生影响。

Description

一种半导体器件及其制作方法

技术领域

本发明涉及半导体芯片制造工艺技术领域，尤其涉及一种半导体器件及其制作方法。

背景技术

现有技术中，在制作超结MOS(Metal-Oxide-Semiconductor，金属氧化物半导体晶体管)器件时，首先在N型外延层上刻蚀出深沟槽，其次在深沟槽中生长P型外延，然后进一步制作多晶硅栅极，最后在刻蚀的多晶硅窗口中依次生长介质层和金属层，从而形成超结MOS器件。

制作超结MOS器件的具体工艺流程如下：

步骤一、首先，在N型衬底的上表面制作N型外延层；其次，在N型外延层的上表面生长初始氧化层；最后，刻蚀掉部分初始氧化层直至在N型外延层中刻蚀出深沟槽，如图1a所示。

步骤二、在刻蚀出的深沟槽中生长P型外延直至P型外延将整个N型外延层以及深沟槽的上表面完全覆盖，如图1b所示。

步骤三、将多余的P型外延层研磨或者回刻，使得N型外延层和P型外延层的上表面均位于同一水平面上，如图1c所示。

步骤四、在N型外延层和P型外延层的上表面均生长栅氧化层，如图1d所示。

步骤五、在栅氧化层的上表面生长多晶硅层，如图1e所示。

步骤六、采用光刻胶刻蚀掉部分多晶硅层，以剩余的多晶硅层为掩膜进行低剂量的P型离子注入，形成P-体区，如图1f所示。

步骤七、在沟槽的上表面形成光刻胶掩膜，并进行高剂量的N型离子注入，形成源区，如图1g所示。

步骤八、在剩余的多晶硅层的上表面生长介质层，如图1h所示。

步骤九、在介质层的上表面生长金属层，如图1i所示。

然而，在采用上述方法制作超接MOS器件的过程中，需要对外延层进行研磨或者回刻，而对外延层进行研磨或者回刻会影响半导体器件的参数。

发明内容

本发明实施例提供一种半导体器件及其制作方法，用以解决现有技术中在制作半导体器件时需要对外延层进行研磨或者回刻，从而影响半导体器件参数的问题。

本发明实施例提供的一种制作半导体器件的方法，包括：

在第一类型半导体衬底的上表面形成第二类型外延层，在所述第二类型外延层中刻蚀出沟槽；

在所述沟槽内生长第一类型外延层；

依次生长栅氧化层和多晶硅层，所述多晶硅层至少覆盖所述沟槽；

进行第二类型离子注入，形成第二类型体区；

进行第一类型离子注入，在所述第二类型体区中形成第一类型源区；

依次生长介质层和金属层。

较佳的，所述第一类型为N型；所述第二类型为P型。

较佳的，所述沟槽深度为30～60um，宽度为2～8um。

较佳的，在进行第一类型离子注入之前，还包括：在部分所述第二类型体区上覆盖光刻胶。

较佳的，生长介质层后，还包括：刻蚀掉部分位于第二类型体区上表面的介质层和栅氧化层，以使后续生长的金属层与所述第二类型体区相连。

本发明实施例提供的一种半导体器件，第一类型半导体衬底的上表面覆盖有第二类型外延层，所述第二类型外延层中具有第一类型源区、第二类型体区、沟槽，所述沟槽内填满第一类型外延层，至少在所述沟槽上依次设置有栅氧化层、多晶硅层、介质层和金属层，所述金属层与所述第一类型源区和第二类型体区相连。

较佳的，所述第一类型为N型；所述第二类型为P型。

较佳的，所述沟槽深度为30～60um，宽度为2～8um。

较佳的，所述第一类型源区和所述第二类型体区位于所述沟槽之外。

较佳的，依次设置的栅氧化层多晶硅层、介质层至少覆盖所述沟槽。

上述实施例提供的制作半导体器件的方法，首先，在第一类型半导体衬底的上表面形成第二类型外延层，在所述第二类型外延层中刻蚀出沟槽；其次，在所述沟槽内生长第一类型外延层；依次生长栅氧化层和多晶硅层，所述多晶硅层至少覆盖所述沟槽；最后，进行第二类型离子注入，形成第二类型体区；进行第一类型离子注入，在所述第二类型体区中形成第一类型源区；依次生长介质层和金属层，即在制作超结MOS器件的过程中，不需要对外延层进行研磨或者回刻，从而不会对半导体器件的参数产生影响。

上述实施例提供的半导体器件包括：第一类型半导体衬底的上表面覆盖有第二类型外延层，所述第二类型外延层中具有第一类型源区、第二类型体区、沟槽，所述沟槽内填满第一类型外延层，至少在所述沟槽上依次设置有栅氧化层、多晶硅层、介质层和金属层，所述金属层与所述第一类型源区和第二类型体区相连，只需要在沟槽内生长外延即可，不需要对外延层进行研磨或者回刻，从而不会影响半导体器件的参数。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1a～图1i为常规制造超接MOS半导体器件的工艺流程中各个步骤所获得的器件结构示意图；

图2为本发明实施例提供的制作半导体器件的方法流程图；

图3～图10为本发明实施例提供的制作半导体器件方法的流程结构示意图；

图11为本发明实施例提供的半导体器件的结构示意图。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部份实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

本发明实施例提供的制作半导体器件的方法，可用于制作超结MOS(Metal-Oxide-Semiconductor，金属氧化物半导体晶体管)器件；且本发明实施例中的“第一类型”是相对于“第二类型”而言的，当第一类型为N型时，第二类型为P型；而当第一类型为P型时，第二类型则为N型。

图2，为本发明实施例提供的制作半导体器件的方法流程图，如图2所示，该方法可包括步骤：

S201、在第一类型半导体衬底的上表面形成第二类型外延层，在所述第二类型外延层中刻蚀出沟槽，转至步骤S202。

S202、在所述沟槽内生长第一类型外延层，转至步骤S203。

S203、依次生长栅氧化层和多晶硅层，所述多晶硅层至少覆盖所述沟槽；

转至步骤S204。

S204、进行第二类型离子注入，形成第二类型体区，转至步骤S205。

S205、进行第一类型离子注入，在所述第二类型体区中形成第一类型源区，转至步骤S206。

S206、依次生长介质层和金属层。

优选地，第一类型半导体衬底为N型半导体衬底；第二类型外延层为P型外延层。

优选地，沟槽深度为30～60um，宽度为2～8um。

优选地，在进行第一类型离子注入之前，还在部分所述第二类型体区上覆盖光刻胶

优选地，生长介质层后，还需刻蚀掉部分位于第二类型体区上表面的介质层和栅氧化层，以使后续生长的金属层与所述第二类型体区相连。

下面以“第一类型”N型；“第二类型”P型为例，详细介绍本实施例提供的制作半导体器件的方法。

首先，提供一N型衬底，该N型衬底可为掺杂有N型离子的晶圆或在晶圆上制备的硅层；于该N型衬底的上表面生长P型外延层，并继续在该P型外延层之上制备初始氧化层，如可在900～1100℃的温度环境中，于上述的P型外延层之上生长厚度为0.2～0.8um的氧化物层，以形成上述的初始氧化层。

其次，采用光刻、刻蚀工艺，于上述的初始氧化层中形成沟槽；该沟槽深度为30～60um、宽度为2～8um，具体结构如图3所示。

之后，基于图3所示结构的基础上，在沟槽内和暴露的P型外延层的上表面生长N型外延，以使沟槽内和暴露的P型外延层的上表面形成有N型外延层，即形成如图4所示的结构。进一步地，在图4所示的结构的基础上，可在温度为800～1100℃的条件下，生长厚度为0.05～0.20um的栅氧化层覆盖上述的N型外延层的上表面后，继续在500～800℃的温度条件下，于上述的栅氧化层的上表面生长厚度为0.2～0.8um的多晶硅层，即形成如图5所示的结构；在图5所示的结构的基础上，继续采用光刻、刻蚀工艺，去除部分位于N型外延层上表面上方的多晶硅层，并保留位于沟槽内的N型外延层上方的多晶硅层，以形成如图6所示的结构。在图6所示的结构的基础上，继续以保留的多晶硅层为掩膜对N型外延层进行P型离子注入及驱入工艺，以形成位于P型外延层和N型外延层中的P型体区，即如图7所示所示的结构。

优选地，上述P型离子注入的离子可选为硼离子，其离子注入的剂量可为1.0E13～1.0E15个/cm²，离子注入的能量在50KEV～150KEV；进行上述驱入工艺的温度可选为1000～1200℃，驱入时间可为50～200min。

进一步的，基于图7所示结构的基础上，继续采用光刻、刻蚀工艺，于暴露的栅氧化层的表面上制备具有源区图形的光刻胶，并以该光刻胶和保留的多晶硅层为掩膜对P型体区进行N型离子注入。并继续去除上述的光刻胶后，于P型体区中形成源区，该源区为N型源区，以形成如图8所示的结构。如可采用50KEV～150KEV的注入能量，通过注入1.0E15～1.0E16个/cm²剂量的磷离子形成上述的N型源区。

进一步地，基于图8所示结构的基础上，继续制备介质层覆盖上述保留的多晶硅层和栅氧化层暴露的表面，且该介质层的厚度大于保留的多晶硅层的厚度；刻蚀去除位于栅氧化层上表面的部分介质层并停止在N型源区的上表面，保留覆盖在保留的多晶硅层上的介质层，以形成将上述的N型源区的部分上表面以及位于相邻N型源区之间的P型体区的上表面暴露的接触孔，以形成如图9所示的结构。

优选地，上述的介质层可选为两层结构，如可包括厚度为0.2um不掺杂的二氧化硅层和厚度为0.8um磷硅玻璃层。

最后，在图9所示结构的基础上，于上述的接触孔中充满金属材料，电镀工艺后形成金属层，并对该金属层依次进行光刻、刻蚀工艺，去除多余的金属层，以形成金属层与源区、体区相连通，即形成如图10所示的结构。

优选地，上述的金属层的材质可选为铝/硅/铜合金，且金属层的厚度可选为2～5um。

上述实施例提供的制作半导体器件的方法，首先，在第一类型半导体衬底的上表面形成第二类型外延层，在所述第二类型外延层中刻蚀出沟槽；其次，在所述沟槽内生长第一类型外延层；依次生长栅氧化层和多晶硅层，所述多晶硅层至少覆盖所述沟槽；最后，进行第二类型离子注入，形成第二类型体区；进行第一类型离子注入，在所述第二类型体区中形成第一类型源区；依次生长介质层和金属层，即在制作超结MOS器件的过程中，不需要对外延层进行研磨或者回刻，从而不会对半导体器件的参数产生影响。

基于上述实施例提供的制作半导体器件的方法，本发明另一实施例还提供了一种半导体器件，该半导体器件可由上述制作半导体器件的方法制作而成。

基于图2所述制作半导体器件的方法流程图，图11示出了半导体器件的结构示意图，如图11所示，该半导体器件可包括：第一类型半导体衬底的上表面覆盖有第二类型外延层，所述第二类型外延层中具有第一类型源区、第二类型体区、沟槽，所述沟槽内填满第一类型外延层，至少在所述沟槽上依次设置有栅氧化层、多晶硅层、介质层和金属层，所述金属层与所述第一类型源区和第二类型体区相连。

优选地，所述第一类型为N型；所述第二类型为P型。

优选地，所述沟槽深度为30～60um，宽度为2～8um。

优选地，所述第一类型源区和所述第二类型体区位于所述沟槽之外。

优选地，依次设置的栅氧化层多晶硅层、介质层至少覆盖所述沟槽。

通过本发明实施例提供的半导体器件包括：第一类型半导体衬底的上表面覆盖有第二类型外延层，所述第二类型外延层中具有第一类型源区、第二类型体区、沟槽，所述沟槽内填满第一类型外延层，至少在所述沟槽上依次设置有栅氧化层、多晶硅层、介质层和金属层，所述金属层与所述第一类型源区和第二类型体区相连，只需要在沟槽内生长外延即可，不需要对外延层进行研磨或者回刻，从而不会影响半导体器件的参数。

尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种制作半导体器件的方法，其特征在于，包括：

在第一类型半导体衬底的上表面形成第二类型外延层，在所述第二类型外延层中刻蚀出沟槽；

在所述沟槽内生长第一类型外延层；

依次生长栅氧化层和多晶硅层，所述多晶硅层至少覆盖所述沟槽；

进行第二类型离子注入，形成第二类型体区；

进行第一类型离子注入，在所述第二类型体区中形成第一类型源区；

依次生长介质层和金属层。

2.如权利要求1所述的方法，其特征在于，所述第一类型为N型；所述第二类型为P型。

3.如权利要求1所述的方法，其特征在于，所述沟槽深度为30～60um，宽度为2～8um。

4.如权利要求1所述的方法，其特征在于，在进行第一类型离子注入之前，还包括：在部分所述第二类型体区上覆盖光刻胶。

5.如权利要求1所述的方法，其特征在于，生长介质层后，还包括：刻蚀掉部分位于第二类型体区上表面的介质层和栅氧化层，以使后续生长的金属层与所述第二类型体区相连。

6.一种半导体器件，其特征在于，第一类型半导体衬底的上表面覆盖有第二类型外延层，所述第二类型外延层中具有第一类型源区、第二类型体区、沟槽，所述沟槽内填满第一类型外延层，至少在所述沟槽上依次设置有栅氧化层、多晶硅层、介质层和金属层，所述金属层与所述第一类型源区和第二类型体区相连。

7.如权利要求6所述的半导体器件，其特征在于，所述第一类型为N型；所述第二类型为P型。

8.如权利要求6所述的半导体器件，其特征在于，所述沟槽深度为30～60um，宽度为2～8um。

9.如权利要求6所述的半导体器件，其特征在于，所述第一类型源区和所述第二类型体区位于所述沟槽之外。

10.如权利要求6所述的半导体器件，其特征在于，依次设置的栅氧化层多晶硅层、介质层至少覆盖所述沟槽。