CN103367157A - 一种超结mosfet的制备方法 - Google Patents
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Abstract
本发明公开了一种超结MOSFET的制备方法，在刻蚀出深沟槽的N型外延层上制备P型外延层，使用P型外延层填满深沟槽的部分直接作为P型漂移区，使用P型外延层高出于P型漂移区和N型外延层的部分制备P型体区，即在P型外延层预先定义为N型区域的部分注入N型离子，得到N型区域，这样，P型外延层高出于N型外延层和P型漂移区的部分被形成的N型区域隔开，形成了各P型体区。通过优化P型漂移区和P型体区的形成过程，能够简化超结MOS的制作流程，降低生产成本，并且，避免使用成本较高的化学机械抛光工艺，也能降低生产成本。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种超结MOSFET(金属-氧化物-半导体-场效晶体管，Metal-Oxide-Semiconductor Field-Effect Transistor)的制备方法。
背景技术
超结MOSFET是一种结构特殊的功率MOSFET器件，相对于传统的功率MOSFET器件，它在击穿电压为600～800V时，其通态电阻可以降低5～10倍甚至更多。图1 a为常规的功率MOSFET的结构示意图，图1b为超结MOSFET的结构示意图，可以看出，超结MOSFET相对于常规的功率MOSFET，增加了P型漂移区(P Drift)，其中，P型漂移区的纵向尺寸相对较深，一般在50μm以上，但P型漂移区的横向尺寸相对较小，这样的结构为超结MOSFET的制造带来了很大的难度。
目前，制备超结MOSFET的工艺相对复杂，具体工艺步骤如下：
步骤1：在N型衬底的上表面形成N型外延层，如图2a所示；
步骤2：在N型外延层的表面生长氧化层，对氧化层进行刻蚀处理，形成氧化层窗口，如图2b所示；
步骤3：利用形成的氧化层窗口，在N型外延层上刻蚀出深沟槽，如图2c所示；
步骤4：去除N型外延层表面上形成氧化层窗口的氧化层，如图2d所示；
步骤5：在刻蚀出的深沟槽中沉积P型外延层，该P型外延层会填满深沟槽，如图2e所示；
步骤6：使用化学机械抛光工艺，将高出于深沟槽和N型外延层的P型外延层研磨掉，这样，填充在深沟槽里的P型外延层就会形成P型漂移区，如图2f所示；P型漂移区的存在提高了MOSFET器件的耐压性能；
步骤7：在N型外延层上形成栅氧化层和多晶层，如图2g所示；
步骤8：对多晶层进行刻蚀处理后，在栅氧化层上形成栅极，如图2h所示；
步骤9：对形成栅极的栅氧化层注入P型离子，P型离子穿过栅氧化层到达N型外延层，形成P型体区，如图2i所示；
步骤10：在形成P型体区后，对栅极和栅氧化层注入N型离子，N型离子会穿过栅氧化层到达P型体区，形成N型源区，如图2g所示；并且，残留在栅极中的N型离子会使得栅极电阻降低；
步骤11：在栅极的表层上生长介质层，并在介质层上刻蚀出接触孔，如图2k所示；其中，接触孔的位置为虚线框所示；
步骤12：在刻蚀出的接触孔内沉积源极金属层，形成源极；在N型衬底的下表面沉积漏极金属层，形成漏极，如图2l所示。
上述现有技术中的超结MOSFET的制备方法，制作流程复杂，生产成本较高，并且，在步骤6中必须采用成本较高的化学机械抛光工艺，才能将高出于深沟槽和N型外延层的P型外延层研磨掉，也增加了生产成本。
发明内容
本发明实施例提供了一种超结MOSFET的制备方法，用以优化现有技术中超结MOSFET复杂的制作工艺流程，降低生产成本。
本发明实施例提供的一种超结MOSFET的制备方法，包括：
在N型衬底的上表面制备N型外延层，并在所述N型外延层上刻蚀出深沟槽；
在刻蚀出深沟槽的N型外延层上制备P型外延层，其中，所述P型外延层填满所述深沟槽的部分作为P型漂移区；
在所述P型外延层高出于所述N型外延层的预先定义为N型区域的部分，注入N型离子，形成N型区域，所述P型外延层高出于所述N型外延层和所述P型漂移区且被所述N型区域隔开的部分形成P型体区；
在所述P型体区和N型区域上制备栅氧化层和多晶层，并对所述多晶层进行刻蚀，形成栅极；
在所述P型体区的预先定义为N型源区的部分注入N型离子，形成N型源区；
在栅极上制备介质层，并制备源极和漏极。
本发明实施例的有益效果包括：
本发明实施例提供的一种超结MOSFET的制备方法，在刻蚀出深沟槽的N型外延层上制备P型外延层，使用P型外延层填满深沟槽的部分直接作为P型漂移区，使用P型外延层高出于P型漂移区和N型外延层的部分制备P型体区，即在P型外延层预先定义为N型区域的部分注入N型离子，得到N型区域，这样，P型外延层高出于N型外延层和P型漂移区的部分被形成的N型区域隔开，形成了各P型体区。通过优化P型漂移区和P型体区的形成过程，能够简化超结MOS的制作流程，降低生产成本，并且，避免使用成本较高的化学机械抛光工艺，也能降低生产成本。
附图说明
图1a为现有技术中常规的功率MOSFET的结构示意图；
图1b为现有技术中超结MOSFET的结构示意图；
图2a-图2l为使用传统方法制备超结MOSFET各步骤的示意图；
图3为本发明实施例提供的超结MOSFET制备方法的流程图；
图4为本发明实施例提供的超结MOSFET制备的具体流程图；
图5a-图5k为使用本发明实施例提供的方法制备超结MOSFET各步骤的示意图。
具体实施方式
下面结合附图，对本发明实施例提供的超结MOSFET的制备方法的具体实施方式进行详细地说明。
本发明实施例提供的一种超结MOSFET的制备方法，其流程如图3所示，主要包括以下工艺步骤：
S301、在N型衬底的上表面制备N型外延层，并在N型外延层上刻蚀出深沟槽；
S302、在刻蚀出深沟槽的N型外延层上制备P型外延层，其中，该P型外延层填满深沟槽的部分作为P型漂移区；
S303、在P型外延层高出于N型外延层的预先定义为N型区域的部分，注入N型离子，形成N型区域，P型外延层高出于N型外延层和P型漂移区且被N型区域隔开的部分形成P型体区；
S304、在P型体区和N型区域上制备栅氧化层和多晶层，并对多晶层进行刻蚀，形成栅极；
S305、在P型体区的预先定义为N型源区的部分注入N型离子，形成N型源区；
S306、在栅极上制备介质层，并制备源极和漏极。
下面对上述超结MOSFET的制备方法进行具体说明，如图4所示，包括以下步骤：
S401、在N型衬底的上表面制备N型外延层，如图5a所示；
S402、在N型外延层上生长氧化层；
S403、对氧化层进行刻蚀处理，其中，氧化层被刻蚀掉的区域形成了氧化层窗口，如图5b所示；
S404、对氧化层窗口暴露出的N型外延层部分进行刻蚀，得到深沟槽，在后续步骤中在深沟槽内会形成P型漂移区，如图5c所示；
S405、在得到深沟槽后，剥去形成氧化层窗口的氧化层，如图5d所示；
通过上述步骤S402～S405可以在N型外延层上刻蚀出用于形成P型漂移区的深沟槽。
S406、在刻蚀出深沟槽的N型外延层上制备P型外延层，如图5e所示，其中，P型外延层填满深沟槽的部分作为P型漂移区，P型外延层高出于P型漂移区和N型外延层的部分用于形成P型体区；
在具体实施时，和现有技术相比，制备的P型外延层会高出于P型漂移区和N型外延层，其中高出的部分的厚度约等于将要形成的P型体区的结深。
较佳地，P型外延层高出于深沟槽和N型外延层的部分的厚度为1-5μm。
本发明实施例提供的方法，在制备P型外延层后，不需要对P型外延层进行化学机械抛光，节省了生产成本，通过下述步骤S407～S409即可实现利用P型外延层高于P型漂移区和N型外延层的部分形成P型体区。
较佳地，在具体实施时，在执行步骤S407～S409之前，还可以对P型外延层高出于N型外延层和深沟槽的部分注入一定剂量的P型离子，以实现将要形成的P型体区的P型离子浓度大于P型漂移区的P型离子浓度。
具体地，所注入的P型离子的剂量为1E13～1E14/CM2(其中，1E13表示1乘以10的13次幂，/CM2表示每平方厘米的离子个数)。
S407、在P型外延层上涂覆光刻胶；
S408、按照预先定义的N型区域对涂有光刻胶的P型外延层进行曝光显影，对曝光显影后的P型外延层注入N型离子，得到N型区域，N型区域会与N型外延层相连，如图5f所示，P型外延层中高于N型外延层和P型漂移区且被N型区域隔开的部分就形成了所需的P型体区；
具体地，所注入的N型离子的剂量为1E14～1E16/CM2，即可在P型外延层上形成N型区域。
S409、在形成N型区域后，剥去曝光显影后的光刻胶；
S410、在P型体区和N型区域上制备栅氧化层和多晶层，如图5g所示；
S411、对多晶层进行刻蚀处理，形成栅极，如图5h所示；
本发明实施例提供的方法，在栅极刻蚀好以后，相对于现有技术，由于已经使用P型外延层形成了P型体区，因此，无需进行P型离子注入形成P型体区的步骤，直接执行步骤S412～S414制备N型源区即可。
S412、在形成栅极的栅氧化层上涂覆光刻胶；
S413、按照预先定义的N型源区对涂有光刻胶的栅极和栅氧化层进行曝光显影，对曝光显影后的栅极和栅氧化层注入N型离子，N型离子会穿过栅氧化层到达P型体区，形成N型源区；如图5i所示；
具体地，所注入的N型离子的剂量为1E15～1E16/CM2。
S414、在形成N型源区之后，剥去曝光显影后的光刻胶；
S415、在栅极的表层上制备介质层，并在介质层上刻蚀接触孔，如图5j所示；其中，接触孔为图5j中虚线框所示；
S416、在接触孔内沉积源极金属层，形成源极；在N型衬底的下表面沉积漏极金属层，形成漏极，如图5k所示。
本发明实施例提供的一种超结MOSFET的制备方法，在刻蚀出深沟槽的N型外延层上制备P型外延层，使用P型外延层填满深沟槽的部分直接作为P型漂移区，使用P型外延层高出于P型漂移区和N型外延层的部分制备P型体区，即在P型外延层预先定义为N型区域的部分注入N型离子，得到N型区域，这样，P型外延层高出于N型外延层和P型漂移区的部分被形成的N型区域隔开，形成了各P型体区。通过优化P型漂移区和P型体区的形成过程，能够简化超结MOS的制作流程，降低生产成本，并且，避免使用成本较高的化学机械抛光工艺，也能降低生产成本。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (10)
1.一种超结MOSFET的制备方法，其特征在于，包括：
在N型衬底的上表面制备N型外延层，并在所述N型外延层上刻蚀出深沟槽；
在刻蚀出深沟槽的N型外延层上制备P型外延层，其中，所述P型外延层填满所述深沟槽的部分作为P型漂移区；
在所述P型外延层高出于所述N型外延层的预先定义为N型区域的部分，注入N型离子，形成N型区域，所述P型外延层高出于所述N型外延层和所述P型漂移区且被所述N型区域隔开的部分形成P型体区；
在所述P型体区和N型区域上制备栅氧化层和多晶层，并对所述多晶层进行刻蚀，形成栅极；
在所述P型体区的预先定义为N型源区的部分注入N型离子，形成N型源区；
在栅极上制备介质层，并制备源极和漏极。
2.如权利要求1所述的方法，其特征在于，在所述N型外延层上刻蚀出深沟槽，具体包括：
在所述N型外延层上生长氧化层；
对所述氧化层进行刻蚀处理，形成氧化层窗口；
对所述氧化层窗口暴露出的N型外延层部分进行刻蚀，得到所述深沟槽；
剥去形成氧化层窗口的氧化层。
3.如权利要求1所述的方法，其特征在于，所述P型外延层高出于所述深沟槽和所述N型外延层的部分的厚度为1-5μm。
4.如权利要求1所述的方法，其特征在于，在所述P型外延层高出于所述N型外延层的预先定义为N型区域的部分，注入N型离子，形成N型区域，具体包括：
在所述P型外延层上涂覆光刻胶；
按照预先定义的N型区域对涂有光刻胶的P型外延层进行曝光显影；
对曝光显影后的P型外延层注入N型离子，得到N型区域；以及
剥去曝光显影后的光刻胶。
5.如权利要求4所述的方法，其特征在于，所注入的N型离子的剂量为1E14～1E16/CM2。
6.如权利要求1-4任一项所述的方法，其特征在于，在制备P型外延层之后，形成N型区域之前，还包括：
在所述P型外延层高出于所述N型外延层和所述深沟槽的部分，注入P型离子。
7.如权利要求6所述的方法，其特征在于，所注入的P型离子的剂量为1E13～1E14/CM2。
8.如权利要求1所述的方法，其特征在于，在所述P型体区的预先定义为N型源区的部分注入N型离子，形成N型源区，具体包括：
在形成所述栅极的栅氧化层上涂覆光刻胶；
按照预先定义的N型源区对涂有光刻胶的栅极和栅氧化层进行曝光显影；
对曝光显影后的栅极和栅氧化层注入N型离子，所述N型离子穿过所述栅氧化层到达所述P型体区，形成所述N型源区；以及
剥去曝光显影后的光刻胶。
9.如权利要求8所述的方法，其特征在于，所注入的N型离子的剂量为1E15～1E16/CM2。
10.如权利要求1所述的方法，其特征在于，在栅极上制备介质层，并制备源极和漏极，具体包括：
在栅极的表层上制备介质层，并在所述介质层上刻蚀接触孔；
在所述接触孔内沉积源极金属层，形成源极；
在所述N型衬底的下表面沉积漏极金属层，形成漏极。
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104810290A (zh) * | 2014-01-27 | 2015-07-29 | 北大方正集团有限公司 | 超结mosfet的制作方法 |
| CN105336777A (zh) * | 2014-07-11 | 2016-02-17 | 北大方正集团有限公司 | 一种超结mos器件及其制造方法 |
| CN105633149A (zh) * | 2014-10-31 | 2016-06-01 | 北大方正集团有限公司 | 一种半导体器件及其制作方法 |
| CN106298480A (zh) * | 2015-05-22 | 2017-01-04 | 北大方正集团有限公司 | 超结器件制造方法及超结器件 |
| CN105448722B (zh) * | 2014-08-06 | 2019-02-01 | 北大方正集团有限公司 | 一种超结半导体场效应管的制作方法及半导体装置 |
| WO2021103092A1 (zh) * | 2019-11-27 | 2021-06-03 | 苏州东微半导体有限公司 | 半导体超结功率器件 |
| CN116646252A (zh) * | 2023-07-27 | 2023-08-25 | 北京智芯微电子科技有限公司 | 超级结器件的制造方法、超级结器件、芯片和电路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060289915A1 (en) * | 2005-06-20 | 2006-12-28 | Kabushiki Kaisha Toshiba | Semiconductor device |
| CN102142378A (zh) * | 2011-03-04 | 2011-08-03 | 电子科技大学 | 具有延伸沟槽的超结半导体器件的制造方法 |
| CN102270663A (zh) * | 2011-07-26 | 2011-12-07 | 无锡新洁能功率半导体有限公司 | 具有超结结构的平面型功率mosfet器件及其制造方法 |
-
2012
- 2012-04-06 CN CN201210099815.0A patent/CN103367157B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060289915A1 (en) * | 2005-06-20 | 2006-12-28 | Kabushiki Kaisha Toshiba | Semiconductor device |
| CN102142378A (zh) * | 2011-03-04 | 2011-08-03 | 电子科技大学 | 具有延伸沟槽的超结半导体器件的制造方法 |
| CN102270663A (zh) * | 2011-07-26 | 2011-12-07 | 无锡新洁能功率半导体有限公司 | 具有超结结构的平面型功率mosfet器件及其制造方法 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104810290A (zh) * | 2014-01-27 | 2015-07-29 | 北大方正集团有限公司 | 超结mosfet的制作方法 |
| CN105336777A (zh) * | 2014-07-11 | 2016-02-17 | 北大方正集团有限公司 | 一种超结mos器件及其制造方法 |
| CN105448722B (zh) * | 2014-08-06 | 2019-02-01 | 北大方正集团有限公司 | 一种超结半导体场效应管的制作方法及半导体装置 |
| CN105633149A (zh) * | 2014-10-31 | 2016-06-01 | 北大方正集团有限公司 | 一种半导体器件及其制作方法 |
| CN106298480A (zh) * | 2015-05-22 | 2017-01-04 | 北大方正集团有限公司 | 超结器件制造方法及超结器件 |
| WO2021103092A1 (zh) * | 2019-11-27 | 2021-06-03 | 苏州东微半导体有限公司 | 半导体超结功率器件 |
| JP2022522476A (ja) * | 2019-11-27 | 2022-04-19 | 蘇州東微半導体股▲ふん▼有限公司 | 半導体スーパジャンクションパワーデバイス |
| JP7177551B2 (ja) | 2019-11-27 | 2022-11-24 | 蘇州東微半導体股▲ふん▼有限公司 | 半導体スーパジャンクションパワーデバイス |
| US11908889B2 (en) | 2019-11-27 | 2024-02-20 | Suzhou Oriental Semiconductor Co., Ltd. | Semiconductor super-junction power device |
| CN116646252A (zh) * | 2023-07-27 | 2023-08-25 | 北京智芯微电子科技有限公司 | 超级结器件的制造方法、超级结器件、芯片和电路 |
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