CN104979214B - 一种超结结构的制备方法 - Google Patents

一种超结结构的制备方法 Download PDF

Info

Publication number
CN104979214B
CN104979214B CN201510238123.3A CN201510238123A CN104979214B CN 104979214 B CN104979214 B CN 104979214B CN 201510238123 A CN201510238123 A CN 201510238123A CN 104979214 B CN104979214 B CN 104979214B
Authority
CN
China
Prior art keywords
injection
oxide layer
layer
thick oxide
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510238123.3A
Other languages
English (en)
Other versions
CN104979214A (zh
Inventor
乔明
张晓菲
代刚
王裕如
张康
陈钢
李阳
张波
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
University of Electronic Science and Technology of China
Original Assignee
University of Electronic Science and Technology of China
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by University of Electronic Science and Technology of China filed Critical University of Electronic Science and Technology of China
Priority to CN201510238123.3A priority Critical patent/CN104979214B/zh
Publication of CN104979214A publication Critical patent/CN104979214A/zh
Application granted granted Critical
Publication of CN104979214B publication Critical patent/CN104979214B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本发明提供了一种超结结构的制备方法，属于半导体工艺制造技术领域。包括以下步骤：1)在衬底上制备第一N型外延层；2)采用多次高能离子注入工艺，在第一N型外延层需要制作P型柱的区域注入P型杂质，形成第一注入区；3)在第一N型外延层和第一注入区上形成第二N型外延层；4)采用多次高能离子注入工艺，在第二N型外延层需要制作P型柱的区域注入P型杂质，形成第二注入区；5)重复步骤3)、4)的“外延‑多次高能离子注入”过程，直到满足超结结构的耐压要求。本发明采用多次不同能量和剂量的高能离子注入实现了P、N条的注入，得到了P、N条宽较小的超结结构，克服了传统外延注入因高温退火推结导致的P条横扩严重。

Description

一种超结结构的制备方法
技术领域
本发明属于半导体工艺制造技术领域，具体涉及一种超结结构的制备方法。
背景技术
功率半导体器件由于具有输入阻抗高、损耗低、开关速度快、无二次击穿、安全工作区宽等特性，已被广泛应用于消费电子、计算机及外设、网络通信，电子专用设备与仪器仪表、汽车电子、LED显示屏以及电子照明等多个方面。虽然功率半导体器件在功率处理能力上已经有了较大提高，但在高压领域，由于导通电阻的问题使得功率半导体器件的导通损耗随着耐压的提高而急速上升。为了提高耐压、降低导通损耗，一系列的新结构、新技术应运而生。而其中用来提高功率半导体性能的超结(Super Junctuion)技术在高压领域中的作用非常显著，引起了众多研究者的关注。具有超结结构的功率金属氧化物半导体场效应管(MOSFET)是重要的功率器件之一。通过在传统MOSFET的轻掺杂漂移区引入掺杂较高的交错排列的N型柱和P型柱，当器件工作在阻断情况下时，根据电荷平衡理论，N型柱和P型柱完全耗尽，漂移区就相当于一个本征层，则击穿电压就只和漂移区的深度有关而与掺杂浓度无关。即在相同的击穿电压下，可以增加超结MOSFET漂移层的掺杂浓度，降低其导通电阻，从而大大改善了击穿电压和导通电阻之间的矛盾关系，使得其在功率系统中获得了广泛的应用。
超结结构可以应用于功率二极管、MOS、IGBT等功率器件中，现有的形成超结结构的方法主要有：申请号为US20130196489A1的美国专利“method for deep-trench superpn junctions”中公开了一种多次外延注入，然后退火形成超结结构的方法，具体步骤如图1所示。第一步：准备衬底101，在衬底101上形成第一N外延层102a；第二步：在第一N外延层102a上注入P型掺杂，形成第一注入区103a；第三步：在第一N外延层102a上形成第二N型外延层102b；第四步：在第二N外延层102b上注入P型掺杂，形成第二注入区103b；重复以上步骤直到外延层厚度满足要求，最后退火推结，形成连续P区即P柱104。该方法需要多次外延注入，工艺复杂，耗时长，成本高；采用热退火推结形成P柱，导致P条横扩严重，在实际生产中很难缩小P、N条宽，难以实现高压超结结构的制备。
申请号为US008440529B2的美国专利“method of manufacturing superjunction structure”中公开了刻槽、填充制备超结结构的方法，具体步骤如图2所示。第一步：准备衬底201，在衬底201上形成厚N外延层202；第二步：在厚N外延层202上刻槽形成深沟槽203；第三步：外延填充P型材料204于沟槽203中；第四步：利用CMP(化学机械平坦化)平坦化沟槽。该方法只需进行一次深槽刻蚀和一次深槽外延生长即可形成满足耐压要求的外延层及超结厚度，工艺相对多次外延方法简单，也降低了成本，但进行深槽外延时容易形成空洞，且刻蚀深宽比大的沟槽的工艺难度大，很难通过垂直角度实现，且槽宽不易控制，在实际生产中很难实现细P、N条，因此该方法也不适用于高压超结结构的制备。
发明内容
本发明针对背景技术存在的缺陷，提出了一种能减小元胞间距尺寸、降低导通电阻、实现细P、N条的超结结构的制备方法。
本发明的技术方案如下：
一种超结结构的制备方法，包括以下步骤：
步骤1：在衬底上制备第一N型外延层；
步骤2：采用多次高能离子注入工艺，在第一N型外延层需要制作P型柱的区域注入P型杂质，形成第一注入区；
步骤3：在步骤2得到的第一N型外延层和第一注入区上形成第二N型外延层；
步骤4：采用多次高能离子注入工艺，在第二N型外延层需要制作P型柱的区域注入P型杂质，形成第二注入区；
步骤5：重复步骤3、4的“外延-多次高能离子注入”过程，直到满足超结结构的耐压要求。
进一步地，步骤2和步骤4中所述多次高能离子注入时，每次的注入能量和剂量均不相同，以使P型杂质完全充满P型区域。
进一步地，步骤1和步骤3中的N型外延层还可以为P型外延层，则对应地，步骤2和步骤4中注入N型杂质。
进一步地，所述外延层的厚度为1～100μm。
进一步地，所述外延层的厚度为30～100μm。
进一步地，步骤5所述“外延-多次高能离子注入”的次数可由超结结构的耐压要求决定。
一种超结结构的制备方法，具体包括以下步骤：
步骤1：在衬底301上依次形成第一N型外延层302和第一厚氧化层303；
步骤2：采用光刻刻蚀工艺，在所有需要制作P型柱的区域刻蚀掉第一厚氧化层；具体方法为：在第一厚氧化层表面淀积正性光刻胶，采用掩膜板305进行光刻显影后，再刻蚀第一厚氧化层，其中，掩膜板305上有多个透光的矩形图形区域，将第一厚氧化层对应刻蚀掉多个矩形区域；
步骤3：去除剩余的光刻胶，以步骤2刻蚀后剩余的第一厚氧化层作为掩膜，采用多次高能离子注入工艺，在需要制作P型柱的区域注入P型杂质，形成第一注入区；具体方法为：采用高能离子注入进行第一次离子注入，注入的能量为E1，注入剂量为Q1；采用高能离子注入进行第二次离子注入，注入的能量为E2，注入剂量为Q2；采用高能离子注入进行第三次离子注入，注入能量为E3，注入剂量为Q3；E1、E2和E3互不相等，Q1、Q2和Q3互不相等；
步骤4：刻蚀剩余第一厚氧化层；
步骤5：在第一N型外延层和第一注入区上形成第二N型外延层307，并在第二N型外延层上淀积第二厚氧化层308；
步骤6：采用光刻刻蚀工艺，在所有需要制作P型柱的区域刻蚀掉第二厚氧化层；具体方法为：在第二厚氧化层表面淀积正性光刻胶，采用掩膜板进行光刻显影后，再刻蚀第二厚氧化层，其中，掩膜板上有多个透光的矩形图形区域，将第二厚氧化层对应刻蚀掉多个矩形区域；
步骤7：去除剩余的光刻胶，以步骤6刻蚀后剩余的第二厚氧化层作为掩膜，采用多次高能离子注入工艺，在需要制作P型柱的区域注入P型杂质，形成第二注入区；具体方法为：采用高能离子注入进行第一次离子注入，注入的能量为E1，注入剂量为Q1；采用高能离子注入进行第二次离子注入，注入的能量为E2，注入剂量为Q2；采用高能离子注入进行第三次离子注入，注入能量为E3，注入剂量为Q3；E1、E2和E3互不相等，Q1、Q2和Q3互不相等；
步骤8：刻蚀剩余第二厚氧化层；
步骤9：重复步骤5到步骤8，完成多次“外延-多次高能离子注入”过程，直到满足超结结构的耐压要求；
步骤10：采用快速热退火激活注入的P型杂质，即得到所述超结结构。
进一步地，步骤1和步骤5中的N型外延层还可以为P型外延层，则对应地，步骤3和步骤7中注入N型杂质。
进一步地，所述外延层的厚度为1～100μm。
进一步地，所述外延层的厚度为30～100μm。
进一步地，所述外延层表面淀积的厚氧化层的厚度为微米级，可以采用直接淀积的方法，也可以先生长一层薄氧化层，再在其上淀积厚氧化层。
进一步地，步骤2和步骤6中的掩膜板矩形窗口的大小可以为1μm以下，因此可以实现较细的P、N条宽。
进一步地，所述“外延-多次高能离子注入”的次数可以由超结结构的耐压、深度要求灵活决定。
本发明的有益效果为：本发明采用多次“外延-多次高能离子注入”的方法实现了超结结构的制备，在不需要退火推结的情况下，采用多次不同能量和剂量的高能离子注入实现了P、N条的注入，本发明方法可以得到P、N条宽较小的超结结构，克服了传统外延注入因高温退火推结导致的P条横扩严重，P、N条宽无法缩小的问题。
附图说明
图1为传统多次外延注入法制备超结结构的示意图；
图2为传统刻槽填充法制备超结结构的示意图；
图3a为本发明实施例中步骤1得到的器件的剖面结构示意图；
图3b为本发明实施例中步骤2得到的器件的剖面结构示意图；
图3c为本发明实施例中步骤3得到的器件的剖面结构示意图；
图3d为本发明实施例中步骤4得到的器件的剖面结构示意图；
图3e为本发明实施例中步骤5得到的器件的剖面结构示意图；
图3f为本发明实施例中步骤7得到的器件的剖面结构示意图；
图3g为本发明实施例中步骤8得到的器件的剖面结构示意图；
图3h为本发明实施例中步骤9得到的器件的剖面结构示意图；
图3i为本发明实施例中步骤10得到的器件的剖面结构示意图；
图3j为本发明实施例中步骤11得到的器件的剖面结构示意图；
图3k为本发明实施例中步骤15得到的器件的剖面结构示意图。
具体实施方式
下面结合附图和实施例，详述本发明的技术方案。
本发明通过多次“外延-高能离子注入”方法，分多次采用不同能量和剂量的高能离子注入，在不需要高温退火推结的情况下，得到了超结结构，克服了传统多次外延注入法因高温退火推结导致的P条横扩的问题，实现了细P、N条的超结结构的制备，有效降低了超结结构的导通电阻，优化了超结结构的性能。
实施例
以N沟道超结MOSFET为例，说明本发明的实施方案，本例中制备有2个P条、1个N条的超结结构，具体工艺步骤如下：
步骤1：准备N+衬底301，在N+衬底301上形成第一N型外延层302，在第一N型外延层302上表面淀积第一厚氧化层303，如图3a所示；
步骤2：采用光刻刻蚀工艺，在所有需要制作P型柱的区域刻蚀掉第一厚氧化层303；具体方法为：如图3b所示，在第一厚氧化层303表面淀积正性光刻胶304，采用掩膜板305进行光刻显影后，再刻蚀第一厚氧化层，其中，掩膜板305上有多个透光的矩形图形区域，将第一厚氧化层对应刻蚀掉多个矩形区域；
步骤3：去除剩余的光刻胶304，得到刻蚀后的第一厚氧化层，如图3c所示；
步骤4：以步骤3刻蚀后剩余的第一厚氧化层作为掩膜，采用多次高能离子注入工艺，在需要制作P型柱的区域注入P型杂质，形成第一注入区306，如图3d所示；具体方法为：采用高能离子注入进行第一次离子注入，注入的能量为E1，注入剂量为Q1；采用高能离子注入进行第二次离子注入，注入的能量为E2，注入剂量为Q2；采用高能离子注入进行第三次离子注入，注入能量为E3，注入剂量为Q3；E1、E2和E3互不相等，Q1、Q2和Q3互不相等；
步骤5：刻蚀剩余的第一厚氧化层，得到如图3e所示的结构；
步骤6：在第一N型外延层302和第一注入区306上形成第二N型外延层307，并在第二N型外延层上淀积第二厚氧化层308；
步骤7：采用光刻刻蚀工艺，在所有需要制作P型柱的区域刻蚀掉第二厚氧化层308；具体方法为：如图3f所示，在第二厚氧化层表面淀积正性光刻胶309，采用掩膜板305进行光刻显影后，再刻蚀第二厚氧化层，其中，掩膜板305上有多个透光的矩形图形区域，将第二厚氧化层对应刻蚀掉多个矩形区域；
步骤8：去除剩余的光刻胶309，得到刻蚀后的第二厚氧化层，如图3g所示；
步骤9：以步骤8刻蚀后剩余的第二厚氧化层作为掩膜，采用多次高能离子注入工艺，在第二N型外延层需要制作P型柱的区域注入P型杂质，形成第二注入区310，如图3h所示；具体方法为：采用高能离子注入进行第一次离子注入，注入的能量为E1，注入剂量为Q1；采用高能离子注入进行第二次离子注入，注入的能量为E2，注入剂量为Q2；采用高能离子注入进行第三次离子注入，注入能量为E3，注入剂量为Q3；E1、E2和E3互不相等，Q1、Q2和Q3互不相等；
步骤10：刻蚀剩余的第二厚氧化层，得到如图3i所示的结构；
步骤11：重复步骤6到步骤10，完成多次“外延-多次高能离子注入”过程，直到满足超结结构的耐压要求，如图3j所示；
步骤12：采用快速热退火RTA激活注入的P型杂质；
步骤13：采用有源区掩膜板，刻蚀出有源区，生长栅厚氧化层311，然后进行多晶硅淀积314，采用多晶硅掩膜板，刻蚀多晶硅314；
步骤14：Pbody区312注入、推结，源区N+313注入；
步骤15：完成包括接触孔刻蚀、金属化源极315和漏极316在内的后续工艺，如图3k所示。
多次“外延-多次高能离子注入”形成的第一注入区、第二注入区……构成了超结结构的P型柱。
进一步地，所述外延层的厚度为30～100μm。
进一步地，所述外延层的厚度为60～100μm。
进一步地，外延层表面淀积的厚氧化层的厚度为微米级，可以采用直接淀积法生长厚氧化层，也可以采用先生长一层薄氧化层，再在其上淀积厚氧化层的方法得到。
进一步地，步骤14中所述Pbody区312宽度可以大于超结结构的P型柱，可以等于超结结构的P型柱，也可以小于超结结构的P型柱。
进一步地，本发明所述超结结构可以应用于P沟道超结器件的制造。
进一步地，本发明所述超结结构可以应用于槽栅、平面栅超结场效应晶体管的制造。
进一步地，本发明所述超结结构可以应用于超结DIODE和超结IGBT的制造。
需要说明的是，步骤2和步骤7中所述掩膜板的图形，步骤4和步骤9所述高能离子注入能量、剂量和次数，外延次数等，均应根据实际情况进行调整。通过外延次数和不同高能离子注入能量、剂量的结合，可以灵活实现各种不同结深的超结结构。

Claims (5)

1.一种超结结构的制备方法，具体包括以下步骤：
步骤1：在衬底(301)上依次形成第一N型外延层(302)和第一厚氧化层(303)；
步骤2：采用光刻刻蚀工艺，在所有需要制作P型柱的区域刻蚀掉第一厚氧化层；具体方法为：在第一厚氧化层表面淀积正性光刻胶，采用掩膜板(305)进行光刻显影后，再刻蚀第一厚氧化层，其中，掩膜板(305)上有多个透光的矩形图形区域，将第一厚氧化层对应刻蚀掉多个矩形区域；
步骤3：去除剩余的光刻胶，以步骤2刻蚀后剩余的第一厚氧化层作为掩膜，采用多次高能离子注入工艺，在需要制作P型柱的区域注入P型杂质，形成第一注入区；具体方法为：采用高能离子注入进行第一次离子注入，注入的能量为E1，注入剂量为Q1；采用高能离子注入进行第二次离子注入，注入的能量为E2，注入剂量为Q2；采用高能离子注入进行第三次离子注入，注入能量为E3，注入剂量为Q3；E1、E2和E3互不相等，Q1、Q2和Q3互不相等；
步骤4：刻蚀剩余第一厚氧化层；
步骤5：在第一N型外延层和第一注入区上形成第二N型外延层(307)，并在第二N型外延层上淀积第二厚氧化层(308)；
步骤6：采用光刻刻蚀工艺，在所有需要制作P型柱的区域刻蚀掉第二厚氧化层；具体方法为：在第二厚氧化层表面淀积正性光刻胶，采用掩膜板进行光刻显影后，再刻蚀第二厚氧化层，其中，掩膜板上有多个透光的矩形图形区域，将第二厚氧化层对应刻蚀掉多个矩形区域；
步骤7：去除剩余的光刻胶，以步骤6刻蚀后剩余的第二厚氧化层作为掩膜，采用多次高能离子注入工艺，在需要制作P型柱的区域注入P型杂质，形成第二注入区；具体方法为：采用高能离子注入进行第一次离子注入，注入的能量为E1，注入剂量为Q1；采用高能离子注入进行第二次离子注入，注入的能量为E2，注入剂量为Q2；采用高能离子注入进行第三次离子注入，注入能量为E3，注入剂量为Q3；E1、E2和E3互不相等，Q1、Q2和Q3互不相等；
步骤8：刻蚀剩余第二厚氧化层；
步骤9：重复步骤5到步骤8，完成多次“外延-多次高能离子注入”过程，直到满足超结结构的耐压要求；
步骤10：采用快速热退火激活注入的P型杂质，即得到所述超结结构。
2.根据权利要求1所述的超结结构的制备方法，其特征在于，步骤1和步骤5中的N型外延层替换为P型外延层，则对应地，步骤3和步骤7中注入N型杂质。
3.根据权利要求1所述的超结结构的制备方法，其特征在于，步骤1和步骤5所述外延层的厚度为1～100μm。
4.根据权利要求1所述的超结结构的制备方法，其特征在于，步骤1和步骤5所述外延层的厚度为30～100μm。
5.根据权利要求1所述的超结结构的制备方法，其特征在于，步骤1和步骤5所述厚氧化层的厚度为微米级，采用直接淀积制备，或者采用先生长一层薄氧化层，再在其上淀积厚氧化层的方法制备。
CN201510238123.3A 2015-05-12 2015-05-12 一种超结结构的制备方法 Active CN104979214B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510238123.3A CN104979214B (zh) 2015-05-12 2015-05-12 一种超结结构的制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510238123.3A CN104979214B (zh) 2015-05-12 2015-05-12 一种超结结构的制备方法

Publications (2)

Publication Number Publication Date
CN104979214A CN104979214A (zh) 2015-10-14
CN104979214B true CN104979214B (zh) 2019-04-05

Family

ID=54275609

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510238123.3A Active CN104979214B (zh) 2015-05-12 2015-05-12 一种超结结构的制备方法

Country Status (1)

Country Link
CN (1) CN104979214B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112447505B (zh) * 2019-09-03 2022-11-22 华润微电子（重庆）有限公司 自平衡超结结构及其制备方法
CN113299739A (zh) * 2021-05-21 2021-08-24 江苏东海半导体科技有限公司 一种功率器件外延结构及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030148559A1 (en) * 1999-10-20 2003-08-07 Fuji Electric, Co., Ltd. Semiconductor device and the method of manufacturing the same
US20070001194A1 (en) * 2005-06-30 2007-01-04 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
CN101853786A (zh) * 2005-10-06 2010-10-06 胜高股份有限公司 半导体衬底的制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030148559A1 (en) * 1999-10-20 2003-08-07 Fuji Electric, Co., Ltd. Semiconductor device and the method of manufacturing the same
US20070001194A1 (en) * 2005-06-30 2007-01-04 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
CN101853786A (zh) * 2005-10-06 2010-10-06 胜高股份有限公司 半导体衬底的制造方法

Also Published As

Publication number Publication date
CN104979214A (zh) 2015-10-14

Similar Documents

Publication Publication Date Title
CN104051540B (zh) 超级结器件及其制造方法
CN105185825A (zh) 一种改善半导体功率器件中的注入控制方法
CN102479805A (zh) 一种超级结半导体元件及其制造方法
CN101872724A (zh) 超级结mosfet的制作方法
CN106575654B (zh) 半导体装置中的简易电荷平衡
CN104934465A (zh) 一种超结结构的制备方法
CN109686781A (zh) 一种多次外延的超结器件制作方法
CN103985746A (zh) 沟槽型igbt器件及其制造方法
CN105513971A (zh) 具有屏蔽栅的沟槽栅功率器件的制造方法
CN103367157A (zh) 一种超结mosfet的制备方法
CN107799419A (zh) 超级结功率器件及其制备方法
CN109713029B (zh) 一种改善反向恢复特性的多次外延超结器件制作方法
CN104979214B (zh) 一种超结结构的制备方法
CN104409334A (zh) 一种超结器件的制备方法
WO2024021977A1 (zh) 沟槽栅功率mosfet及其制造方法
CN105633153A (zh) 超级结半导体器件及其形成方法
KR101315699B1 (ko) 초접합 트렌치 구조를 갖는 파워 모스펫 및 그 제조방법
CN109494246B (zh) 超结mosfet结构及其制造方法
CN107887447B (zh) 一种mos型器件的制造方法
CN103730355B (zh) 一种超结结构的制造方法
CN106409675A (zh) 耗尽型功率晶体管的制造方法
CN105931952A (zh) 一种雪崩二极管结构的制造方法
CN110212015A (zh) 超结器件结构及其制备方法
CN108807506A (zh) 带沟槽栅结构的深槽超结mosfet器件及其加工工艺
CN109994550A (zh) 一种低压槽栅超结mos器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant