CN103730355B - 一种超结结构的制造方法 - Google Patents

一种超结结构的制造方法 Download PDF

Info

Publication number
CN103730355B
CN103730355B CN201310734654.2A CN201310734654A CN103730355B CN 103730355 B CN103730355 B CN 103730355B CN 201310734654 A CN201310734654 A CN 201310734654A CN 103730355 B CN103730355 B CN 103730355B
Authority
CN
China
Prior art keywords
epitaxial layer
type
groove
drift region
type epitaxial
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310734654.2A
Other languages
English (en)
Other versions
CN103730355A (zh
Inventor
陈桥梁
张园园
马治军
倪嘉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Longteng Semiconductor Co ltd
Xi'an Longxiang Semiconductor Co ltd
Original Assignee
XI'AN LONTEN RENEWABLE ENERGY TECHNOLOGY Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by XI'AN LONTEN RENEWABLE ENERGY TECHNOLOGY Inc filed Critical XI'AN LONTEN RENEWABLE ENERGY TECHNOLOGY Inc
Priority to CN201310734654.2A priority Critical patent/CN103730355B/zh
Publication of CN103730355A publication Critical patent/CN103730355A/zh
Application granted granted Critical
Publication of CN103730355B publication Critical patent/CN103730355B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures

Abstract

本发明涉及一种超结结构的制造方法。现有方法工艺复杂,成本较高。一种超结结构的制造方法,其特征在于:准备N型重掺杂的N+衬底,形成第一N型外延层;在N型漂移区上表面淀积保护氧化层,界定出沟槽刻蚀的区域;向沟槽两侧壁注入硼离子形成P柱区;在沟槽内及N型漂移区上表面生长第二N型外延层,在第二N型外延层上生长P型外延层来填充沟槽;平坦化和光滑上表面。本发明提供了一种超结结构的制造方法,该方法能够形成高深宽比的p柱区和n柱区,但不需要刻蚀高深宽比的沟槽,工艺简单,能有效减小器件的元胞尺寸,降低比导通电阻,减小成本。

Description

一种超结结构的制造方法
技术领域
本发明属于半导体技术领域,涉及一种超结结构的制造方法。
背景技术
功率半导体器件广泛应用于手机、电脑、照明及液晶电视机等消费电子产品的电源或适配器中,功率mos器件同时具有输入阻抗低,开关速度快等优点。为了满足耐压的需要,mos器件需要具有厚的漂移区及低的漂移区掺杂浓度。漂移区掺杂浓度的降低会增加器件的导通电阻和开态损耗。
超结(SuperJunction)结构采用交替的PN结结构取代单一导电类型材料作为漂移区,在漂移区引入了横向电场,使得器件漂移区在较小的关断电压下即可完全耗尽,击穿电压仅与耗尽层厚度及临界电场有关。因此,在相同耐压下,超结结构漂移区的掺杂浓度可以提高一个数量级,大大降低了导通电阻。
超结结构广泛应用于功率二极管,VDMOS器件及其它横向功率器件中,目前超结结构主要由三种工艺实现方式:多次外延、深槽外延和深槽侧注,制造的难点在于形成大深宽比的p柱区和n柱区。
多次外延方法是在N+衬底(以N型漂移区为例)上采用多次外延方式生长需要厚度的漂移区,每一次外延工艺后进行P型离子注入,最后推结形成连续的p柱。该方法工艺复杂,耗时长,需要多次重复的生长外延层+离子注入才能形成满足耐压要求的外延层及超结厚度。
深槽外延方法是在一定厚度的N型外延层上刻蚀深槽,然后在深沟槽中进行p型外延生长。只需进行一次深槽刻蚀和一次深槽外延生长即可形成满足耐压要求的外延层及超结厚度,工艺相对多次外延方法简单,也降低了成本,但进行深槽(大于30μm)外延时容易形成空洞,且刻蚀深宽比大的沟槽工艺难度大。
深槽侧注工艺是在N型外延层上刻蚀出深沟槽,使用一定倾角的硼离子对深沟槽的侧壁进行离子注入,然后对深槽进行氧化,最后使用多晶硅或二氧化硅对深槽进行填充。该工艺降低了形成P柱的难度,可以形成较窄的p柱区,但是由于注入后使用绝缘材料填充深沟槽,使得这部分不能作为电流流通路径,不能充分利用芯片面积。
发明内容
本发明的目的是提供一种制作工艺简单,减小器件的元胞尺寸,降低比导通电阻的超结结构的制造方法。
为解决上述技术问题,本发明的技术方案是:一种超结结构的制造方法,其特别之处在于:通过以下步骤实现:
步骤一:准备N型重掺杂的N+衬底,并在N+衬底上形成第一N型外延层,将第一N型外延层作为N型漂移区;
步骤二:在N型漂移区上表面淀积保护氧化层,通过光刻界定出沟槽刻蚀的区域;利用各向异性刻蚀方法在N型漂移区上刻蚀沟槽;所述沟槽深度为T并小于N型漂移区的厚度,沟槽的宽度为L1,相邻沟槽的距离为L2;
步骤三:通过离子侧注方式向沟槽两侧壁注入硼离子形成P柱区,P柱区的深度为Tp,P柱区的厚度为Wp,并通过调整硼离子注入的角度、能量及注量来调整P柱区的深度、宽度及杂质浓度,沟槽两侧P柱区的深度、宽度及杂质掺杂浓度相同,所述沟槽的宽度L1=2Wn+Wp,相邻沟槽的距离L2=Wn+2Wp;
步骤四:利用外延生长工艺,在沟槽内及N型漂移区上表面生长第二N型外延层,第二N型外延层的厚度为Wn,其底部与P柱底部相平齐,第二N型外延层的掺杂浓度与N型漂移区的掺杂浓度相同,并且P柱的深度满足T=Tp+Wn;
步骤五:利用外延生长工艺,在第二N型外延层上生长P型外延层来填充沟槽,P型外延层的掺杂浓度与沟槽侧壁注入形成的p柱区掺杂浓度相同;
步骤六:平坦化和光滑上表面,去除表面的P型外延层和第二N型外延层,并将沟槽内的外延层刻蚀到接近N型漂移区表面,除去二氧化硅膜,露出外延表面。
与现有技术相比较,本发明具有以下有益效果:本发明提供了一种超结结构的制造方法,该方法能够形成高深宽比的p柱区和n柱区,但不需要刻蚀高深宽比的沟槽,工艺简单,能有效减小器件的元胞尺寸,降低比导通电阻,减小成本。
附图说明
图1为本发明步骤一的示意图;
图2为本发明步骤二的示意图;
图3为本发明步骤三的示意图;
图4为本发明中形成p柱区的示意图;
图5为本发明中生长第二N型外延层的示意图;
图6为本发明中第二N型外延层生长P型外延层的示意图;
图7为本发明的结构示意图。
其中:1.N+衬底;2.N型漂移区;3.氧化层;4.第二N型外延层;5.P型外延层。
具体实施方式
下面结合具体实施方式对本发明进行详细的说明。
一种超结结构的制造方法,通过以下步骤实现:
步骤一:准备N型重掺杂的N+衬底1,并在N+衬底1上形成第一N型外延层,将第一N型外延层作为N型漂移区2,参见图1;
步骤二:在N型漂移区2上表面淀积保护氧化层,通过光刻界定出沟槽刻蚀的区域;利用各向异性刻蚀方法在N型漂移区2上刻蚀沟槽;其中,沟槽深度为T并小于N型漂移区2的厚度,沟槽的宽度为L1,相邻沟槽的距离为L2,参见图2;
步骤三:通过离子侧注方式向沟槽两侧壁注入硼离子形成P柱区,P柱区的深度为Tp,参见图3,P柱区的厚度为Wp,其注入角度θ为L1与Tp的正切反函数,因此通过调整注入角度θ可以形成满足要求的P柱深度;P柱区的浓度可由离子注入剂量调整;P柱区的宽度由离子注入能量来调整。因此,通过调整硼离子注入的角度θ、能量及注量可以很方便的调整P柱区的深度、宽度及杂质浓度,本发明中要求P柱的深度满足:T=Tp+Wn;
步骤四:通过离子侧注方式向沟槽另一侧的侧壁注入硼离子形成p柱区,该P柱区的深度、宽度及杂质掺杂浓度与上述步骤三中形成的P柱区相同;参见图4;
步骤五:利用外延生长工艺,在沟槽内及N型漂移区2上表面生长第二N型外延层4,第二N型外延层4的厚度为Wn,其底部与P柱底部相平齐;该第二N型外延层4的掺杂浓度与N型漂移区2相同,参见图5;
步骤六:利用外延生长工艺,在第二N型外延层4上生长P型外延层5来填充沟槽,P型外延层5的掺杂浓度与侧壁注入形成的p柱区掺杂浓度相同;参见图6;
步骤七:平坦化和光滑上表面,去除表面的P型外延层和第二N型外延层,并将沟槽内的外延层刻蚀到接近N型漂移区表面,除去二氧化硅膜,露出外延表面,参见图7。
上述步骤中,各参数有如下关系:
L1=2Wn+Wp;
L2=Wn+2Wp;
在一个设计中,一旦Wn、Wp与Tp的值确定,则有唯一一组L1、L2及T的值与之相对应,并且T的值小于N型漂移区2的厚度值。
本发明中,形成超结结构的上述步骤以N+衬底1作为第一导电类型材料来说明,刻蚀深沟槽后进行硼离子注入形成第二导电类型柱,接着依次外延第一导电类型材料,第二导电类型材料,经过平坦化形成交替排列的第一导电类型柱和第二导电类型柱结构;当以P型材料作为衬底时,第一导电类型材料为P型,第二导电类型材料为N型。
本发明在不刻蚀高深宽比沟槽的情况下可形成较窄的n柱区和p柱区,减小了器件的元胞尺寸,在不影响耐压的基础上降低了比导通电阻。

Claims (1)

1.一种超结结构的制造方法,通过以下步骤实现:步骤一:准备N型重掺杂的N+衬底(1),并在N+衬底(1)上形成第一N型外延层,将第一N型外延层作为N型漂移区(2);
步骤二:在N型漂移区(2)上表面淀积保护氧化层(3),通过光刻界定出沟槽刻蚀的区域;利用各向异性刻蚀方法在N型漂移区(2)上刻蚀沟槽;所述沟槽深度为T并小于N型漂移区(2)的厚度,沟槽的宽度为L1,相邻沟槽的距离为L2;其特征在于:该方法还包括:
步骤三:通过离子侧注方式向沟槽两侧壁注入硼离子形成P柱区,P柱区的深度为Tp,P柱区的厚度为Wp,并通过调整硼离子注入的角度、能量及注量来调整P柱区的深度、宽度及杂质浓度,沟槽两侧P柱区的深度、宽度及杂质掺杂浓度相同,所述沟槽的宽度L1=2Wn+Wp,相邻沟槽的距离L2=Wn+2Wp;
步骤四:利用外延生长工艺,在沟槽内及N型漂移区上表面生长第二N型外延层(4),第二N型外延层(4)的厚度为Wn,其底部与P柱底部相平齐,第二N型外延层(4)的掺杂浓度与N型漂移区(2)的掺杂浓度相同,并且P柱的深度满足T=Tp+Wn;
步骤五:利用外延生长工艺,在第二N型外延层(4)上生长P型外延层(5)来填充沟槽,P型外延层(5)的掺杂浓度与沟槽侧壁注入形成的p柱区掺杂浓度相同;
步骤六:平坦化和光滑上表面,去除表面的P型外延层(5)和第二N型外延层(4),并将沟槽内的外延层刻蚀到接近N型漂移区(2)表面,除去二氧化硅膜,露出外延表面。
CN201310734654.2A 2013-12-27 2013-12-27 一种超结结构的制造方法 Active CN103730355B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310734654.2A CN103730355B (zh) 2013-12-27 2013-12-27 一种超结结构的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310734654.2A CN103730355B (zh) 2013-12-27 2013-12-27 一种超结结构的制造方法

Publications (2)

Publication Number Publication Date
CN103730355A CN103730355A (zh) 2014-04-16
CN103730355B true CN103730355B (zh) 2016-05-11

Family

ID=50454377

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310734654.2A Active CN103730355B (zh) 2013-12-27 2013-12-27 一种超结结构的制造方法

Country Status (1)

Country Link
CN (1) CN103730355B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108022924B (zh) * 2017-11-30 2020-08-07 上海华虹宏力半导体制造有限公司 沟槽型超级结及其制造方法
CN108400093A (zh) * 2018-02-05 2018-08-14 上海华虹宏力半导体制造有限公司 超级结器件工艺方法
CN112447505B (zh) * 2019-09-03 2022-11-22 华润微电子(重庆)有限公司 自平衡超结结构及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102623350A (zh) * 2012-04-11 2012-08-01 无锡新洁能功率半导体有限公司 具有超结结构的半导体器件的制造方法
CN103022087A (zh) * 2011-09-26 2013-04-03 朱江 一种半导体晶片及其制造方法
CN103022086A (zh) * 2011-09-26 2013-04-03 朱江 一种半导体晶片及其制备方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011146429A (ja) * 2010-01-12 2011-07-28 Renesas Electronics Corp パワー系半導体装置
JP5556335B2 (ja) * 2010-04-27 2014-07-23 富士電機株式会社 超接合半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103022087A (zh) * 2011-09-26 2013-04-03 朱江 一种半导体晶片及其制造方法
CN103022086A (zh) * 2011-09-26 2013-04-03 朱江 一种半导体晶片及其制备方法
CN102623350A (zh) * 2012-04-11 2012-08-01 无锡新洁能功率半导体有限公司 具有超结结构的半导体器件的制造方法

Also Published As

Publication number Publication date
CN103730355A (zh) 2014-04-16

Similar Documents

Publication Publication Date Title
CN101969073B (zh) 快速超结纵向双扩散金属氧化物半导体管
CN102214678B (zh) 一种功率半导体器件的3d-resurf结终端结构
CN102376762B (zh) 超级结ldmos器件及制造方法
CN101872724A (zh) 超级结mosfet的制作方法
CN103219386B (zh) 一种具有高k绝缘区的横向功率器件
CN102420251A (zh) 一种具有非均匀浮岛结构的vdmos器件
CN113838937A (zh) 一种深槽超结mosfet功率器件及其制备方法
CN102315247B (zh) 具有沟槽型终端结构的超级结半导体器件
CN107221561A (zh) 一种叠层电场调制高压mosfet结构及其制作方法
CN106098751A (zh) 一种功率半导体器件终端结构
CN106098777A (zh) 一种分裂栅积累型dmos器件
CN116110944A (zh) 一种基于Resurf效应的屏蔽栅沟槽型MOSFET器件及其制备方法
CN103730355B (zh) 一种超结结构的制造方法
CN103515443B (zh) 一种超结功率器件及其制造方法
CN104409334A (zh) 一种超结器件的制备方法
CN106356401A (zh) 一种功率半导体器件的场限环终端结构
CN104681438B (zh) 一种半导体器件的形成方法
CN210092093U (zh) 一种屏蔽栅功率mos的器件
CN204102902U (zh) 线性间距分布固定电荷岛soi耐压结构及功率器件
CN201749852U (zh) 快速超结纵向双扩散金属氧化物半导体管
CN102522338B (zh) 高压超结mosfet结构及p型漂移区形成方法
CN106098781B (zh) 一种沟槽结构的vdmos
CN104517853A (zh) 超级结半导体器件制造方法
CN207993871U (zh) 一种低压槽栅超结mos器件
CN109994550A (zh) 一种低压槽栅超结mos器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CP01 Change in the name or title of a patent holder

Address after: 710021 export processing zone, No. twelve, 1 road, Fengcheng, Shaanxi, Xi'an

Patentee after: Longteng Semiconductor Co.,Ltd.

Address before: 710021 export processing zone, No. twelve, 1 road, Fengcheng, Shaanxi, Xi'an

Patentee before: LONTEN SEMICONDUCTOR Co.,Ltd.

Address after: 710021 export processing zone, No. twelve, 1 road, Fengcheng, Shaanxi, Xi'an

Patentee after: LONTEN SEMICONDUCTOR Co.,Ltd.

Address before: 710021 export processing zone, No. twelve, 1 road, Fengcheng, Shaanxi, Xi'an

Patentee before: Xi'an Lonten Renewable Energy Technology Inc.

CP01 Change in the name or title of a patent holder
TR01 Transfer of patent right

Effective date of registration: 20220324

Address after: 710000 export processing zone, No. 1, Fengcheng 12th Road, Xi'an Economic and Technological Development Zone, Shaanxi Province

Patentee after: Longteng Semiconductor Co.,Ltd.

Patentee after: Xi'an Longxiang Semiconductor Co.,Ltd.

Address before: 710021 export processing zone, No.1, Fengcheng 12th Road, Xi'an City, Shaanxi Province

Patentee before: Longteng Semiconductor Co.,Ltd.

TR01 Transfer of patent right