CN108022924B - 沟槽型超级结及其制造方法 - Google Patents

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Abstract

本发明公开了一种沟槽型超级结，包括：形成于第一导电类型的第一外延层中的多个沟槽，各沟槽中填充有未将沟槽完全填充的第二导电类型的第二外延层。第一导电类型的第三外延层将沟槽的空隙完全填充。各超级结单元的第二外延层的体积相同，第一外延层和第三外延层的体积和也相同，使得各超级结单元中的第一和第三外延层的第一导电类型掺杂总量的和与第二外延层的第二导电类型掺杂总量相匹配。本发明还公开了一种沟槽型超级结的制造方法。本发明能自对准实现各超级结单元的电荷匹配，能提高超级结器件的反向击穿电压的面内均匀性以及提高反向击穿电压的工艺窗口范围。

Description

沟槽型超级结及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种沟槽型超级结；本发明还涉及一种沟槽型超级结的制造方法。
背景技术
超级结为由形成于半导体衬底中的交替排列的P型薄层也称P型柱(Pillar)和N型薄层也称N型柱组成，利用P型薄层和N型薄层完成匹配形成的耗尽层来支持反向耐压同时保持较小的导通电阻。
超级结的PN间隔的Pillar结构是超级结的最大特点。现有制作PN间隔的pillar结构主要有两种方法，一种是通过多次外延以及离子注入的方法获得，另一种是通过深沟槽刻蚀以及外延(EPI)填充的方式来制作。后一种方法即为沟槽型超级结的制造方法，这种方法是通过沟槽工艺制作超级结器件，需要先在半导体衬底如硅衬底表面的N型掺杂外延层上刻蚀一定深度和宽度的沟槽，然后利用外延填充(EPI Filling)的方式在刻出的沟槽上填充P型掺杂的硅外延。在沟槽的刻蚀中，同一半导体衬底中的不同区域的沟槽的形貌并不完全相同，而超级结器件的反向击穿电压受沟槽的形貌影响非常大，使得同一晶圆上的超级结器件的反向击穿电压的均匀性较差。
发明内容
本发明所要解决的技术问题是提供一种沟槽型超级结，能自对准实现各超级结单元的电荷匹配，能提高超级结器件的反向击穿电压的面内均匀性以及提高反向击穿电压的工艺窗口范围。为此，本发明还提供一种沟槽型超级结的制造方法。
为解决上述技术问题，本发明提供的沟槽型超级结包括：
多个形成于第一导电类型的第一外延层中的沟槽，所述第一外延层形成于半导体衬底表面，各所述沟槽采用相同的光刻刻蚀工艺形成，各所述沟槽的开口尺寸和侧面倾斜角度存在有所述光刻刻蚀工艺引起的误差，各所述沟槽的开口尺寸和侧面倾斜角度的误差使得同一所述半导体衬底面内的各所述沟槽之间存在体积差异。
各所述沟槽中填充有第二导电类型的第二外延层，各所述沟槽的所述第二外延层同时形成，所述第二外延层未将各所述沟槽完全填充而在各所述沟槽中留下有空隙；在各所述沟槽中填充有第一导电类型的第三外延层且所述第三外延层自对准将各所述沟槽的空隙填满。
由填充于各所述沟槽中的所述第二外延层和所述第三外延层组成第二导电类型薄层，由各所述沟槽之间的所述第一外延层组成第一导电类型薄层，由所述第一导电类型薄层和所述第二导电类型薄层交替排列组成超级结。
超级结单元由一个所述第一导电类型薄层和对应相邻的一个所述第二导电类型薄层组成。
对于各所述超级结单元，由各所述沟槽中的空隙大小根据对应沟槽的体积自对准变化，会使得各所述沟槽对应的所述第三外延层和相邻的组成所述第一导电类型薄层的所述第一外延层的总体积保持不变，从而使得各所述超级结单元中的所述第一外延层的第一导电类型掺杂总量和所述第三外延层的第一导电类型掺杂总量的和与所述第二外延层的第二导电类型掺杂总量相匹配。
进一步的改进是，所述半导体衬底为硅衬底，所述第一外延层、所述第二外延层和所述第三外延层都为硅外延层。
进一步的改进是，各所述沟槽的开口尺寸和侧面倾斜角度的误差使得同一所述半导体衬底面内的各所述沟槽之间存在体积差异且体积差异最大值为1％～20％。
进一步的改进是，所述第三外延层的掺杂浓度根据所述第一外延层的掺杂浓度进行设置，使各所述超级结单元中的所述第一外延层的第一导电类型掺杂总量和所述第三外延层的第一导电类型掺杂总量的和与所述第二外延层的第二导电类型掺杂总量相匹配。
进一步的改进是，所述第一外延层为均匀掺杂或渐变掺杂结构，所述第二外延层为均匀掺杂或渐变掺杂结构。
进一步的改进是，第一导电类型为N型，第二导电类型为P型；所述半导体衬底为N型重掺杂。
进一步的改进是，第一导电类型为P型，第二导电类型为N型。
为解决上述技术问题，本发明提供的沟槽型超级结的制造方法包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底表面形成有第一外延层。
步骤二、采用光刻刻蚀工艺对所述第一外延层进行刻蚀形成多个沟槽；各所述沟槽的开口尺寸和侧面倾斜角度存在有所述光刻刻蚀工艺引起的误差，各所述沟槽的开口尺寸和侧面倾斜角度的误差使得同一所述半导体衬底面内的各所述沟槽之间存在体积差异。
步骤三、对所述沟槽进行外延层填充，所述外延层填充工艺包括：
步骤31、进行第一次外延填充在各所述沟槽中填充第二导电类型的第二外延层，所述第二外延层未将各所述沟槽完全填充而在各所述沟槽中留下有空隙。
步骤32、进行第二次外延填充在各所述沟槽中填充第一导电类型的第三外延层，所述第三外延层自对准将各所述沟槽的空隙填满。
由填充于各所述沟槽中的所述第二外延层和所述第三外延层组成第二导电类型薄层，由各所述沟槽之间的所述第一外延层组成第一导电类型薄层，由所述第一导电类型薄层和所述第二导电类型薄层交替排列组成超级结。
超级结单元由一个所述第一导电类型薄层和对应相邻的一个所述第二导电类型薄层组成。
对于各所述超级结单元，由各所述沟槽中的空隙大小根据对应沟槽的体积自对准变化，会使得各所述沟槽对应的所述第三外延层和相邻的组成所述第一导电类型薄层的所述第一外延层的总体积保持不变，从而使得各所述超级结单元中的所述第一外延层的第一导电类型掺杂总量和所述第三外延层的第一导电类型掺杂总量的和与所述第二外延层的第二导电类型掺杂总量相匹配。
进一步的改进是，所述半导体衬底为硅衬底，所述第一外延层、所述第二外延层和所述第三外延层都为硅外延层。
进一步的改进是，各所述沟槽的开口尺寸和侧面倾斜角度的误差使得同一所述半导体衬底面内的各所述沟槽之间存在体积差异且体积差异最大值为1％～20％。
进一步的改进是，所述第三外延层的掺杂浓度根据所述第一外延层的掺杂浓度进行设置，使各所述超级结单元中的所述第一外延层的第一导电类型掺杂总量和所述第三外延层的第一导电类型掺杂总量的和与所述第二外延层的第二导电类型掺杂总量相匹配。
进一步的改进是，所述第一外延层为均匀掺杂或渐变掺杂结构，所述第二外延层为均匀掺杂或渐变掺杂结构。
进一步的改进是，步骤32完成之后还包括进行化学机械研磨工艺，所述化学机械研磨工艺将各所述沟槽外的所述第一外延层表面的所述第三外延层和所述第二外延层都去除。
进一步的改进是，第一导电类型为N型，第二导电类型为P型；所述半导体衬底为N型重掺杂。
进一步的改进是，第一导电类型为P型，第二导电类型为N型。
本发明针对沟槽型超级结中的沟槽的体积容易受到光刻定义造成的CD即光刻工艺定义的沟槽开口尺寸偏差以及刻蚀造成的沟槽的侧面倾角的偏差的影响而出现波动的问题，对沟槽的填充工艺进行了特别的设定，将对形成于第一导电类型的第一外延层中的沟槽的填充设定为两次填充且第一次填充具有第二导电类型的第二外延层，第二外延层不将各沟槽填满而使各沟槽具有空隙，由于第二外延层不将各沟槽完全填满，这样能保证各沟槽中的第二外延层的厚度都相同且体积不变，消除了现有技术中第二外延层将沟槽完全填满时第二外延层的体积会受到沟槽的体积波动而影响的缺陷。
同时，第二外延层填充后的空隙将会随着沟槽的体积自对准变化，也就体积大的沟槽中的空隙也会大，体积小的沟槽中的空隙也会小；之后在通过第一导电类型的第三外延层将各沟槽的空隙完全填充，这样第三外延层的体积就是各沟槽的空隙的容积，所以第三外延层的体积也会自对准的随着各沟槽的体积变化，但是，对于各超级结单元来说，各沟槽中的第三外延层的体积和相邻的沟槽之间的第一外延层的体积的和将会保存不变，这是由于当沟槽的体积大时相邻的第一外延层的体积会变小而沟槽中的第三外延层的体积会变大，而当沟槽的体积小时相邻的第一外延层的体积会变大而沟槽中的第三外延层的体积会变小，这种沟槽之间的第一外延层的体积随沟槽的变化会和沟槽中的第三外延层的体积随沟槽的变化的规律相反且正好互相抵消。
由上可知，本发明的各超级结单元中，第二外延层的体积都相同，第一外延层和第三外延层的体积和也相同，这样能使第二外延层的第二导电类型掺杂总量和第一外延层和第三外延层的总的第一导电类型掺杂总量相匹配，从而能消除沟槽的体积波动对各超级结单元的掺杂匹配的影响，能自对准实现各超级结单元的电荷匹配，也即本发明能使所有的超级结单元的电荷都匹配，不会出现现有技术中出现的体积不同的沟槽对应的超级结单元的电荷不同同时匹配的技术问题，最后本发明能提高超级结器件的反向击穿电压的面内均匀性。
另外，本发明也同时能提高反向击穿电压的工艺窗口范围，原因为对于各种不同的沟槽体积，本发明都能使各种不同体积的沟槽都同时达到所需的反向击穿电压，也即达到相应的反向击穿电压所允许的沟槽体积的工艺变化范围即工艺窗口变大，使得工艺调节非常方便。
另外，本发明仅需对沟槽的外延填充工艺进行特别的设定即可实现，不需要对沟槽的光刻工艺和刻蚀工艺进行复杂的设计，所以本发明的工艺简单，对超级结工艺平台的量产化有着重要的意义。
另外，本发明的沟槽的外延生长厚度和沟槽的体积分布无关，本发明能够实现精确控制且工艺简单并且稳定。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有沟槽型超级结的结构示意图；
图2A是现有沟槽型超级结中P型柱的体积较小的区域的结构示意图；
图2B是现有沟槽型超级结中P型柱的体积较大的区域的结构示意图；
图3是现有沟槽型超级结的工艺失配引起的击穿电压偏移的曲线示意图；
图4A是本发明实施例沟槽型超级结中P型柱的体积较小的区域的结构示意图；
图4B是本发明实施例沟槽型超级结中P型柱的体积较大的区域的结构示意图；
图5A是本发明实施例沟槽型超级结中P型柱的体积较小的区域的仿真图；
图5B是本发明实施例沟槽型超级结中P型柱的体积较大的区域的仿真图；
图6是图5A和图5B中的超级结的掺杂浓度分布仿真图；
图7是本发明实施例沟槽型超级结的工艺失配引起的击穿电压偏移的曲线示意图。
具体实施方式
在说明本发明实施例之前，先介绍一下现有沟槽型超级结器件的工艺失配对击穿电压的影响：
如图1所示，是现有沟槽型超级结的结构示意图；在N型半导体衬底如硅衬底101的表面形成有N型外延层102，在N型外延层102中形成有多个沟槽并在各沟槽中填充有P型外延层103，由填充于各沟槽中的P型外延层103组成P型薄层即P型柱103，由各P型薄层103之间的N型外延层102组成N型薄层。图1所示结构中表示了超级结由多个交替排列的N型薄层和P型薄层103组成。图1中显示了多个N型薄层和P型薄层103的交替排列结构。
在通过深沟槽刻蚀及填充工艺方案来制作超级结器件时，由于器件反向击穿电压对于P型区即P型薄层103和N型区即N型薄层的总掺杂量匹配非常敏感，所以精确控制两个区域的掺杂总量是非常关键的。但是在实际工艺中，由于光刻以及刻蚀带来的沟槽开口尺寸和角度总是存在面内差异，所以P型区域和N型区域总是难以在面内同时达到最佳匹配，从而导致较差的反向击穿电压面内分布。也即，在实际工艺中，P型薄层103的沟槽是通过光刻刻蚀工艺形成，光刻刻蚀工艺具有一定的误差，使得同一半导体衬底101的不同区域处的沟槽的尺寸会不同如沟槽的宽度和侧面倾角会不同，从而会使得各P型薄层103的体积不同。如图2A所示，是现有沟槽型超级结中P型柱的体积较小的区域的结构示意图；如图2B所示，是现有沟槽型超级结中P型柱的体积较大的区域的结构示意图；比较图2A和图2B所示可知，P型薄层103a的体积小于P型薄层103b的体积。
为方便起见，这里将CD即光刻工艺定义的沟槽开口尺寸即宽度和角度引起的P型柱的体积变化统一在CD变化中进行分析。在一般工艺中，由于深沟槽开口尺寸以及深沟槽倾斜角度带来的P型区域体积差异10％是比较常见的表现，归一化为CD的影响后，例如对于4μm CD的深沟槽，面内差异在约0.4μm。
当同一片晶圆(wafer)即呈圆片结构的硅衬底101上的深沟槽存在如上所述10％差异时，对于PN匹配来说，PN匹配即为P型薄层和N型薄层的P型和N型杂质的匹配，由于P区域体积增大10％的同时N区域体积会缩小10％，所以带来的匹配差异在约为20％。假设外延填充(EPI Filling)面内均匀性控制较好，那么根据匹配二次曲线，如图3所示，两个区域即P型柱体积较大和较小的区域的反向击穿电压存在非常大的差异，现说明如下：
图3中的横坐标为归一化到CD尺寸的工艺失配，纵坐标为击穿电压，曲线201、202和203分别对应于不同掺杂浓度的N型外延层102的击穿电压随工艺失配变化的曲线，由于N型外延层102的掺杂浓度和电阻率相对应，现以电阻率说明掺杂浓度，曲线201的电阻率为1.5ohm·cm，曲线202的电阻率为1.2ohm·cm，曲线203的电阻率为1.0ohm·cm，可以看出曲线201、202和203具有相似的结构。现以N型外延层102的掺杂浓度为1.2ohm-cm即曲线202,步进(Pitch)为9μm为例说明,步进为沟槽的宽度和间距的和，当较大沟槽区域处于最佳匹配时BV约为750V，而此时较小沟槽区域BV尚处于约400V，面内Range超过300V，也即标记204所对应的圆圈处为较大沟槽且将该处设置为最佳匹配，标记205所对应的圆圈处为较小沟槽，由于较大沟槽处为最佳匹配，故较小沟槽处会有约-20％的工艺失配，所以击穿电压会降低。而如果将标记204所对应的圆圈处设置为较小沟槽区域且将较小沟槽区域设置为最佳匹配并使其击穿电压达到750V，这时较大沟槽区域的会约有+20％的工艺失配，较大沟槽区域的P型掺杂总量会过浓，BV已经掉到约500V。所以现有沟槽型超级结的击穿电压的面内均匀性难以改善，基本不具备可生产性。为了提高面内均匀性，申请人做过如下改进：首先研究深沟槽形貌的面内分布差异，然后通过主动控制光刻CD补偿来改善深沟槽体积面内均匀性，从而达到改善器件击穿电压面内均匀性的目的。但是该方法的适用范围有限，仅在区域分布简单时能取得较好效果；对于面内分布较复杂的情况，则需要精确掌握面内分布，主动补偿非常难以精确实现，改善不仅难以控制，而且难以稳定，对于击穿电压的面内均匀性改善效果不明显。
本发明实施例器件：
如图4A所示，是本发明实施例沟槽型超级结中P型柱的体积较小的区域的结构示意图；如图4B所示，是本发明实施例沟槽型超级结中P型柱的体积较大的区域的结构示意图；本发明实施例沟槽型超级结包括：
多个形成于第一导电类型的第一外延层2中的沟槽，所述第一外延层2形成于半导体衬底1表面，各所述沟槽采用相同的光刻刻蚀工艺形成，各所述沟槽的开口尺寸和侧面倾斜角度存在有所述光刻刻蚀工艺引起的误差，各所述沟槽的开口尺寸和侧面倾斜角度的误差使得同一所述半导体衬底1面内的各所述沟槽之间存在体积差异。图4A中以标记3a表示体积最小的沟槽，图4B中以标记3b表示体积较大的沟槽。
各所述沟槽中填充有第二导电类型的第二外延层4a，各所述沟槽的所述第二外延层4a同时形成，所述第二外延层4a未将各所述沟槽完全填充而在各所述沟槽中留下有空隙；在各所述沟槽中填充有第一导电类型的第三外延层4b且所述第三外延层4b自对准将各所述沟槽的空隙填满。
由填充于各所述沟槽中的所述第二外延层4a和所述第三外延层4b组成第二导电类型薄层，由各所述沟槽之间的所述第一外延层2组成第一导电类型薄层，由所述第一导电类型薄层和所述第二导电类型薄层交替排列组成超级结。
超级结单元由一个所述第一导电类型薄层和对应相邻的一个所述第二导电类型薄层组成。
对于各所述超级结单元，由各所述沟槽中的空隙大小根据对应沟槽的体积自对准变化，会使得各所述沟槽对应的所述第三外延层4b和相邻的组成所述第一导电类型薄层的所述第一外延层2的总体积保持不变，从而使得各所述超级结单元中的所述第一外延层2的第一导电类型掺杂总量和所述第三外延层4b的第一导电类型掺杂总量的和与所述第二外延层4a的第二导电类型掺杂总量相匹配。
本发明实施例中，所述半导体衬底1为硅衬底，所述第一外延层2、所述第二外延层4a和所述第三外延层4b都为硅外延层。
各所述沟槽的开口尺寸和侧面倾斜角度的误差使得同一所述半导体衬底1面内的各所述沟槽之间存在体积差异且体积差异最大值为1％～20％。
所述第三外延层4b的掺杂浓度根据所述第一外延层2的掺杂浓度进行设置，例如能将所述第三外延层4b的掺杂浓度设置为和所述第一外延层2的掺杂浓度相等或趋于相等，使各所述超级结单元中的所述第一外延层的第一导电类型掺杂总量和所述第三外延层的第一导电类型掺杂总量的和与所述第二外延层的第二导电类型掺杂总量相匹配。
所述第一外延层2为均匀掺杂或渐变掺杂结构，所述第二外延层4a为均匀掺杂或渐变掺杂结构。
第一导电类型为N型，第二导电类型为P型；所述半导体衬底1为N型重掺杂。在其它实施例中也能为：第一导电类型为P型，第二导电类型为N型。
本发明实施例针对沟槽型超级结中的沟槽的体积容易受到光刻定义造成的CD即光刻工艺定义的沟槽开口尺寸偏差以及刻蚀造成的沟槽的侧面倾角的偏差的影响而出现波动的问题，对沟槽的填充工艺进行了特别的设定，将对形成于第一导电类型的第一外延层2中的沟槽的填充设定为两次填充且第一次填充具有第二导电类型的第二外延层4a，第二外延层4a不将各沟槽填满而使各沟槽具有空隙，由于第二外延层4a不将各沟槽完全填满，这样能保证各沟槽中的第二外延层4a的厚度都相同且体积不变，消除了现有技术中第二外延层4a将沟槽完全填满时第二外延层4a的体积会受到沟槽的体积波动而影响的缺陷。
同时，第二外延层4a填充后的空隙将会随着沟槽的体积自对准变化，也就体积大的沟槽中的空隙也会大，体积小的沟槽中的空隙也会小；之后在通过第一导电类型的第三外延层4b将各沟槽的空隙完全填充，这样第三外延层4b的体积就是各沟槽的空隙的容积，所以第三外延层4b的体积也会自对准的随着各沟槽的体积变化，但是，对于各超级结单元来说，各沟槽中的第三外延层4b的体积和相邻的沟槽之间的第一外延层2的体积的和将会保存不变，这是由于当沟槽的体积大时相邻的第一外延层2的体积会变小而沟槽中的第三外延层4b的体积会变大，而当沟槽的体积小时相邻的第一外延层2的体积会变大而沟槽中的第三外延层4b的体积会变小，这种沟槽之间的第一外延层2的体积随沟槽的变化会和沟槽中的第三外延层4b的体积随沟槽的变化的规律相反且正好互相抵消。
由上可知，本发明实施例的各超级结单元中，第二外延层4a的体积都相同，第一外延层2和第三外延层4b的体积和也相同，这样能使第二外延层4a的第二导电类型掺杂总量和第一外延层2和第三外延层4b的总的第一导电类型掺杂总量相匹配，从而能消除沟槽的体积波动对各超级结单元的掺杂匹配的影响，能自对准实现各超级结单元的电荷匹配，也即本发明实施例能使所有的超级结单元的电荷都匹配，不会出现现有技术中出现的体积不同的沟槽对应的超级结单元的电荷不同同时匹配的技术问题，最后本发明实施例能提高超级结器件的反向击穿电压的面内均匀性。
另外，本发明实施例仅需对沟槽的外延填充工艺进行特别的设定即可实现，不需要对沟槽的光刻工艺和刻蚀工艺进行复杂的设计，所以本发明的工艺简单，对超级结工艺平台的量产化有着重要的意义。
另外，本发明实施例的沟槽的外延生长厚度和沟槽的体积分布无关，本发明能够实现精确控制且工艺简单并且稳定。
本发明实施例方法：
本发明实施例沟槽型超级结的制造方法包括如下步骤：
步骤一、提供一半导体衬底1，在所述半导体衬底1表面形成有第一外延层2。
较佳为，所述半导体衬底1为硅衬底，所述第一外延层2、所述第二外延层4a和所述第三外延层4b都为硅外延层。
步骤二、采用光刻刻蚀工艺对所述第一外延层2进行刻蚀形成多个沟槽；各所述沟槽的开口尺寸和侧面倾斜角度存在有所述光刻刻蚀工艺引起的误差，各所述沟槽的开口尺寸和侧面倾斜角度的误差使得同一所述半导体衬底1面内的各所述沟槽之间存在体积差异。
本发明实施例方法中，各所述沟槽的开口尺寸和侧面倾斜角度的误差使得同一所述半导体衬底1面内的各所述沟槽之间存在体积差异且体积差异最大值为1％～20％。
步骤三、对所述沟槽进行外延层填充，所述外延层填充工艺包括：
步骤31、进行第一次外延填充在各所述沟槽中填充第二导电类型的第二外延层4a，所述第二外延层4a未将各所述沟槽完全填充而在各所述沟槽中留下有空隙。
步骤32、进行第二次外延填充在各所述沟槽中填充第一导电类型的第三外延层4b，所述第三外延层4b自对准将各所述沟槽的空隙填满。
本发明实施例中，所述第三外延层4b的掺杂浓度根据所述第一外延层2的掺杂浓度进行设置，例如能将所述第三外延层4b的掺杂浓度设置为和所述第一外延层2的掺杂浓度相等或趋于相等，使各所述超级结单元中的所述第一外延层的第一导电类型掺杂总量和所述第三外延层的第一导电类型掺杂总量的和与所述第二外延层的第二导电类型掺杂总量相匹配。所述第一外延层2为均匀掺杂或渐变掺杂结构，所述第二外延层4a为均匀掺杂或渐变掺杂结构。
在填充所述第二外延层4a之前还包括在所述沟槽之间的所述第一外延层2形成氧化层5的步骤，使得步骤31的第一次外延和步骤32的第二次外延都选择性的形成于所述沟槽中，在所述氧化层5的表面不直接生长外延，但是在沟槽中生长的延迟层会部分延伸到沟槽外。
由填充于各所述沟槽中的所述第二外延层4a和所述第三外延层4b组成第二导电类型薄层，由各所述沟槽之间的所述第一外延层2组成第一导电类型薄层，由所述第一导电类型薄层和所述第二导电类型薄层交替排列组成超级结。
超级结单元由一个所述第一导电类型薄层和对应相邻的一个所述第二导电类型薄层组成。
对于各所述超级结单元，由各所述沟槽中的空隙大小根据对应沟槽的体积自对准变化，会使得各所述沟槽对应的所述第三外延层4b和相邻的组成所述第一导电类型薄层的所述第一外延层2的总体积保持不变，从而使得各所述超级结单元中的所述第一外延层2的第一导电类型掺杂总量和所述第三外延层4b的第一导电类型掺杂总量的和与所述第二外延层4a的第二导电类型掺杂总量相匹配。
步骤32完成之后还包括进行化学机械研磨工艺，所述化学机械研磨工艺将各所述沟槽外的所述第一外延层2表面的所述第三外延层4b和所述第二外延层4a都去除。
第一导电类型为N型，第二导电类型为P型；所述半导体衬底1为N型重掺杂。或者，第一导电类型为P型，第二导电类型为N型。
如图5A所示，是本发明实施例沟槽型超级结中P型柱的体积较小的区域的仿真图；如图5B所示，是本发明实施例沟槽型超级结中P型柱的体积较大的区域的仿真图；图5A中模拟沟槽宽度减小的区域，图5A中的沟槽宽度CD1为3.8微米，比正常设定值4微米偏小；图5B中模拟沟槽宽度减小的区域，图5B中的沟槽宽度CD2为4.2微米，比正常设定值4微米偏大。
图6是图5A和图5B中的超级结的掺杂浓度分布仿真图；图6中是对图5A和图5B的纵坐标为-48微米处沿横坐标的掺杂分布进行仿真的，曲线401对应于图5A中的-48微米处沿横坐标即X的掺杂分布，曲线402对应于图5B中的-48微米处的掺杂分布；可以看出，曲线401和402对应的所述第二外延层4a的掺杂分布的宽度相同；曲线401的第一外延层2的掺杂分布对应的宽度比曲线402的大，曲线401的第三外延层4b的掺杂分布对应的宽度比曲线402的小，但是总体上看，曲线401和402都分别实现了P型掺杂总量和N型掺杂总量的匹配。最后进行击穿电压的仿真可以看出，图5A对应的超级结单元的击穿电压达到769V，而图5B对应的超级结单元的击穿电压达到773.5V，二者的击穿电压相差不大且都达到了较高的击穿电压。
如图7所示，是本发明实施例沟槽型超级结的工艺失配引起的击穿电压偏移的曲线示意图；和图3中一样，图5中的横坐标为归一化到CD尺寸的工艺失配，纵坐标为击穿电压，曲线301、302和303分别对应于不同掺杂浓度的N型外延层2的击穿电压随工艺失配变化的曲线，由于N型外延层2的掺杂浓度和电阻率相对应，现以电阻率说明掺杂浓度，曲线301的电阻率为1.5ohm·cm，曲线302的电阻率为1.2ohm·cm，曲线303的电阻率为1.0ohm·cm，可以看出曲线301、302和303具有相似的结构。现以N型外延层2的掺杂浓度为1.2ohm-cm即曲线302对应的掺杂浓度，步进(Pitch)为9μm为例说明：由于本发明实施例中能同时实现所有的超级结单元的P型掺杂总量和N型掺杂总量的匹配，故各超级结单元能同时达到较高的击穿电压，击穿电压工艺失配范围很小，图7中虚线框304圈出来工艺失配的范围，也即所有超级结的击穿电压的范围都能同时调节到虚线圈304对应的范围。可见，本发明实施例对于反向击穿电压BV的改善有着非常显著的作用。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种沟槽型超级结，其特征在于，包括：
多个形成于第一导电类型的第一外延层中的沟槽，所述第一外延层形成于半导体衬底表面，各所述沟槽采用相同的光刻刻蚀工艺形成，各所述沟槽的开口尺寸和侧面倾斜角度存在有所述光刻刻蚀工艺引起的误差，各所述沟槽的开口尺寸和侧面倾斜角度的误差使得同一所述半导体衬底面内的各所述沟槽之间存在体积差异；
各所述沟槽中填充有第二导电类型的第二外延层，各所述沟槽的所述第二外延层同时形成，所述第二外延层未将各所述沟槽完全填充而在各所述沟槽中留下有空隙；在各所述沟槽中填充有第一导电类型的第三外延层且所述第三外延层自对准将各所述沟槽的空隙填满；
由填充于各所述沟槽中的所述第二外延层组成第二导电类型薄层，由各所述沟槽之间的所述第一外延层和所述第三外延层组成第一导电类型薄层，由所述第一导电类型薄层和所述第二导电类型薄层交替排列组成超级结；
超级结单元由一个所述第一导电类型薄层和对应相邻的一个所述第二导电类型薄层组成；
对于各所述超级结单元，由各所述沟槽中的空隙大小根据对应沟槽的体积自对准变化，会使得各所述沟槽对应的所述第三外延层和相邻的组成所述第一导电类型薄层的所述第一外延层的总体积保持不变，从而使得各所述超级结单元中的所述第一外延层的第一导电类型掺杂总量和所述第三外延层的第一导电类型掺杂总量的和与所述第二外延层的第二导电类型掺杂总量相匹配。
2.如权利要求1所述的沟槽型超级结，其特征在于：所述半导体衬底为硅衬底，所述第一外延层、所述第二外延层和所述第三外延层都为硅外延层。
3.如权利要求1或2所述的沟槽型超级结，其特征在于：各所述沟槽的开口尺寸和侧面倾斜角度的误差使得同一所述半导体衬底面内的各所述沟槽之间存在体积差异且体积差异最大值为1％～20％。
4.如权利要求1所述的沟槽型超级结，其特征在于：所述第三外延层的掺杂浓度根据所述第一外延层的掺杂浓度进行设置，使各所述超级结单元中的所述第一外延层的第一导电类型掺杂总量和所述第三外延层的第一导电类型掺杂总量的和与所述第二外延层的第二导电类型掺杂总量相匹配。
5.如权利要求4所述的沟槽型超级结，其特征在于：所述第一外延层为均匀掺杂或渐变掺杂结构，所述第二外延层为均匀掺杂或渐变掺杂结构。
6.如权利要求1或2所述的沟槽型超级结，其特征在于：第一导电类型为N型，第二导电类型为P型；所述半导体衬底为N型重掺杂。
7.如权利要求1或2所述的沟槽型超级结，其特征在于：第一导电类型为P型，第二导电类型为N型。
8.一种沟槽型超级结的制造方法，其特征在于，包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底表面形成有第一外延层；
步骤二、采用光刻刻蚀工艺对所述第一外延层进行刻蚀形成多个沟槽；各所述沟槽的开口尺寸和侧面倾斜角度存在有所述光刻刻蚀工艺引起的误差，各所述沟槽的开口尺寸和侧面倾斜角度的误差使得同一所述半导体衬底面内的各所述沟槽之间存在体积差异；
步骤三、对所述沟槽进行外延层填充，所述外延层填充工艺包括：
步骤31、进行第一次外延填充在各所述沟槽中填充第二导电类型的第二外延层，所述第二外延层未将各所述沟槽完全填充而在各所述沟槽中留下有空隙；
步骤32、进行第二次外延填充在各所述沟槽中填充第一导电类型的第三外延层，所述第三外延层自对准将各所述沟槽的空隙填满；
由填充于各所述沟槽中的所述第二外延层组成第二导电类型薄层，由各所述沟槽之间的所述第一外延层和所述第三外延层组成第一导电类型薄层，由所述第一导电类型薄层和所述第二导电类型薄层交替排列组成超级结；
超级结单元由一个所述第一导电类型薄层和对应相邻的一个所述第二导电类型薄层组成；
对于各所述超级结单元，由各所述沟槽中的空隙大小根据对应沟槽的体积自对准变化，会使得各所述沟槽对应的所述第三外延层和相邻的组成所述第一导电类型薄层的所述第一外延层的总体积保持不变，从而使得各所述超级结单元中的所述第一外延层的第一导电类型掺杂总量和所述第三外延层的第一导电类型掺杂总量的和与所述第二外延层的第二导电类型掺杂总量相匹配。
9.如权利要求8所述的沟槽型超级结的制造方法，其特征在于：所述半导体衬底为硅衬底，所述第一外延层、所述第二外延层和所述第三外延层都为硅外延层。
10.如权利要求8或9所述的沟槽型超级结的制造方法，其特征在于：各所述沟槽的开口尺寸和侧面倾斜角度的误差使得同一所述半导体衬底面内的各所述沟槽之间存在体积差异且体积差异最大值为1％～20％。
11.如权利要求8所述的沟槽型超级结的制造方法，其特征在于：所述第三外延层的掺杂浓度根据所述第一外延层的掺杂浓度进行设置，使各所述超级结单元中的所述第一外延层的第一导电类型掺杂总量和所述第三外延层的第一导电类型掺杂总量的和与所述第二外延层的第二导电类型掺杂总量相匹配。
12.如权利要求11所述的沟槽型超级结的制造方法，其特征在于：所述第一外延层为均匀掺杂或渐变掺杂结构，所述第二外延层为均匀掺杂或渐变掺杂结构。
13.如权利要求8或9所述的沟槽型超级结的制造方法，其特征在于：步骤32完成之后还包括进行化学机械研磨工艺，所述化学机械研磨工艺将各所述沟槽外的所述第一外延层表面的所述第三外延层和所述第二外延层都去除。
14.如权利要求8或9所述的沟槽型超级结的制造方法，其特征在于：第一导电类型为N型，第二导电类型为P型；所述半导体衬底为N型重掺杂。
15.如权利要求8或9所述的沟槽型超级结的制造方法，其特征在于：第一导电类型为P型，第二导电类型为N型。
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