JP5556335B2

JP5556335B2 - 超接合半導体装置の製造方法

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Publication number: JP5556335B2
Application number: JP2010101944A
Authority: JP
Inventors: 光明桐沢
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2010-04-27
Filing date: 2010-04-27
Publication date: 2014-07-23
Anticipated expiration: 2030-04-27
Also published as: JP2011233670A

Description

本発明は電力用半導体装置に関する。さらに詳しくは超接合（スーパージャンクション：ＳＪと略記することがある）半導体装置の製造方法に関する。なお、以下の説明においてはドリフト層に並列ｐｎ層を含む超接合構造を有する半導体装置を超接合半導体装置としている。

前記超接合構造を利用して従来の特性限界を破るような半導体装置、具体的には図３、４の断面図に示すようなＳＪ−ＭＯＳＦＥＴが開発されている。ドリフト層に前記並列ｐｎ層を形成する方法として、ｎ^＋Ｓｉ−Ｓｕｂｓｔｒａｔｅ（図３、４ではｎ^＋Ｓｉ−ＳｕｂＷａｆｅｒと表記）上にエピタキシャル層を何回かに分けて成長させ、各成長段階の前にパターニングおよびイオン注入によってｐ型イオン注入領域およびｎ型イオン注入領域（以降、ｐ型領域およびｎ型領域と略記）を形成する。この工程を一ステップとして、パターンアライメントしながら前記工程を繰り返して前記ｐ型領域およびｎ型領域を含むエピタキシャル層を基板の主面に垂直方向に積み重ねる。前記ｐ型領域およびｎ型領域を含むエピタキシャル層の厚さが設計耐圧に必要な厚さに達した後、未だステップ毎に相互に分離されている前記ｐ型領域およびｎ型領域を、高温熱拡散処理によって連続する不純物拡散領域にした並列ｐｎ層をドリフト層として形成するという製造方法が一般的である。この製造方法を以降、多段エピ方式ということにする。

図２は、この多段エピ方式によるＳＪ−ＭＯＳＦＥＴを製造するためのＳＪ−半導体基板（ウエハと記すこともある）の主要な製造工程を示す断面図である。ｎ型Ｓｕｂウエハ（ｎ^＋Ｓｉ−Ｓｕｂｓｔｒａｔｅと同義）５１上に（図２（ａ））、バッファ層と呼ばれる中濃度（１×１０^１５〜１×１０^１６ｃｍ^−３程度）のｎ^＋型エピタキシャル層５２を厚さ２０μｍ程度成長させる（図２（ｂ））。ついで、全面に矢印で示すリンイオン（Ｐ^＋）注入を行ってｎ型イオン注入領域５４ａを形成し（図２（ｃ））、続いてレジストでイオン注入マスク５６となるパターンを形成し、選択的に矢印で示すボロンイオン（Ｂ^＋）注入を行ってｐ型イオン注入領域５５ａを形成する（図２（ｄ））。レジストマスク５６を取り除いた後、７μｍ厚さのノンドープエピタキシャル層５３を成長させる(図２（ｅ）)。６００ＶクラスＳＪ−ＭＯＳＦＥＴ用ウエハの場合、前記全面リンイオン注入からノンドープエピタキシャル層５３の７μｍ成長までの工程を一ステップとして、この工程の繰り返しを６回程度実施すると、ドリフト層として耐圧に必要な厚さになる（図２（ｆ））。ついで、数μｍの厚さのキャップ層（図示せず）のエピタキシャル成長と１１００℃程度の熱拡散処理を行うと、分離していたリンとボロンの各イオン注入領域５４ａ、５５ａが基板の主面に垂直方向に連続し、平行方向には隣接する不純物拡散領域である並列ｐｎ層５７となる。リンの不純物拡散領域をｎカラム５４、ボロンの不純物拡散領域をｐカラム５５と言うこともあるので、並列ｐｎ層５７をＳＪカラムと言うこともある（図２（ｇ））。

従来は前述のように、ｎ型不純物にリンを用い、ｐ型不純物にはボロンを用いていた。熱拡散処理温度が１１００℃の場合、Ｓｉ結晶へのリンの拡散係数は１．０７×１０^−１３ｃｍ^２／ｓｅｃであるので、エピタキシャル層厚７μｍの半分相当の３．５μｍの深さで上下方向にそれぞれイオン注入したリンを熱拡散させることにより、７μｍのエピタキシャル層５３厚さ全体にリンが拡がる。そのために要する時間は約５．５時間となる。一方、ボロンの１１００℃の拡散係数は２．５×１０^−１３ｃｍ^２／ｓｅｃであるので、同様にしてボロンを前記エピタキシャル層５３厚さ全体に拡げるために要する時間は２．４時間となる。リンとボロンは工程を短縮して効率化するために同時熱拡散処理をする関係から、リンに必要な拡散時間が熱拡散処理工程の時間を決めていた。

このような技術に係わる公知文献として、高耐圧半導体素子の周縁端部にｎ型ドーパントとして、シリコン単結晶に対する拡散係数の大きいセレンを打ち込むことに関する記述が見られるものがある（特許文献１）。

特許第３９４２８９３号公報

しかしながら、前述のように、多段エピ方式によるＳＪ−ＭＯＳＦＥＴの製造では、ドリフト層となる並列ｐｎ層として、所要の耐圧に必要な厚さを確保するためにエピタキシャル成長とパターニングおよびイオン注入を一ステップとする工程を多数回繰り返す必要がある。その結果、製造コストが高くならざるを得ないことが解決すべき課題である。また、相互に分離して配置されている各ｐｎイオン注入領域を、連続する不純物拡散領域である並列ｐｎ層とするための熱拡散に長時間を要するので、生産効率を落としているという問題もある。

本発明は以上説明した点に鑑みてなされたものであり、ドリフト層となる並列ｐｎ層を連続する不純物拡散領域とするために必要な工程回数および熱拡散時間を削減して生産効率を改善し、低コストで製造できる並列ｐｎ層を含む超接合構造を有する超接合半導体装置の製造方法を提供することを目的とする。

前記本発明の目的を達成するために、本発明では、高濃度第一導電型半導体基板上に、エピタキシャル層を成長させる第一工程と、該エピタキシャル層に、シリコン結晶への拡散係数がボロンより大きい第一導電型元素のイオン注入によるイオン注入層の形成と、異なる加速電圧による２回以上の前記ボロンのイオン注入によるイオン注入層を選択的に形成する第二工程と、前記第一および第二工程を１回以上繰り返して前記エピタキシャル層を所定の積層厚さにする第三工程と、イオン注入された不純物を熱拡散温度による不純物拡散によって、前記半導体基板の主面に垂直な方向では前記不純物が前記エピタキシャル層内にそれぞれ連続し、前記主面に平行な方向では相互に隣接する第一導電型領域と第二導電型領域からなる並列ｐｎ層を形成してドリフト層とする第四工程を有する超接合半導体装置の製造方法とする。

前記第二工程において、前記第一導電型不純物元素がセレンまたは硫黄であることが好ましい。また、前記第二工程において、異なる加速電圧とともに複数のドーズ量を組み合わせてボロンをイオン注入することにより、第二導電型領域に不純物濃度勾配を設けることも好ましい。さらに、前記第二工程において、異なる加速電圧によるボロンのイオン注入が７回行われることも好ましい。さらにまた、超接合半導体装置が超接合ＭＯＳＦＥＴであることも好ましい。

本発明によれば、ドリフト層となる並列ｐｎ層を連続する不純物拡散領域とするために必要な工程回数および熱拡散時間を削減して生産効率を改善し、低コストで製造できる並列ｐｎ層を含む超接合構造を有する超接合半導体装置の製造方法を提供することができる。

本発明にかかる、セレンをｎ型不純物とするＳＪ−ウエハの主要な製造工程を示すウエハの断面図である。従来のＳＪ−ウエハの主要な製造工程を示すウエハの断面図である。ＳＪ−ＭＯＳＦＥＴの周縁耐圧構造部の模式的断面図である。ＳＪ−ＭＯＳＦＥＴの素子活性部の模式的断面図である。加速電圧を変えて複数回ボロンイオン注入後の不純物深さと濃度プロファイル（その１）図である。加速電圧とドーズ量を変えて複数回ボロンイオン注入後の不純物深さと濃度プロファイル（その２）図である。ボロンイオン注入の加速電圧と飛程（Ｒｐ）の関係図である。

以下、本発明にかかる超接合半導体装置の製造方法の実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。

従来は図２で説明したように、ｎ型不純物にリンイオン（Ｐ^＋）を用い、ｐ型不純物にはボロンイオン（Ｂ^＋）を用いていた。熱拡散処理温度が１１００℃の場合、Ｓｉ結晶へのリンの拡散係数は１．０７×１０^−１３ｃｍ^２／ｓｅｃであり、ボロンの拡散係数は２．５×１０^−１３ｃｍ^２／ｓｅｃであるので、リンとボロンの工程を短縮して効率化するために同時熱拡散処理をする関係から、リンに必要な拡散時間で熱拡散処理工程の時間を決めていた。

本発明で特徴とする、ｎ型不純物としてセレンイオン（Ｓｅ^＋）を適用した場合のＳＪ−ウエハの主要な半導体工程を図１に示す。前述の図２と同様に、図１（ａ）に示すｎ型Ｓｕｂウエハ１上に、バッファ層と呼ばれる中濃度（１×１０^１５ｃｍ^−３〜１×１０^１６ｃｍ^−３程度）のｎ^＋型エピタキシャル層２を２０μｍ程度成長させる（図１（ｂ））。エピタキシャル成長後にｎ型不純物としてセレンの全面イオン注入を行い（図１（ｃ））、ｐ型不純物としてボロンをレジストマスクによる選択イオン注入を行い、それぞれｎ型、ｐ型イオン注入領域４ａ、５ａを形成し（図１（ｄ））、さらに不純物を拡散させるための熱拡散処理を実施する。しかし、この場合、そのまま熱拡散処理をすると、セレンはリンやボロンより３桁拡散係数が高いため、１１００℃では１０μｍ程度の厚さのエピタキシャル層３では層内に数分で拡散し拡がる。さらに１１００℃で数十分の熱拡散処理を加えると、ボロンでは１μｍ程度しか拡散が進まないが、セレンは横方向にも拡散が進み、選択的なボロンのイオン注入領域の下までセレンが拡散するので、ボロンの不純物領域であるｐカラム５が形成できないという問題が生じる。

そこで、本発明では、ｎ型不純物としてセレンを適用する場合、１回のセレンのイオン注入に対して、ボロンは加速電圧を変えて複数回のそれぞれ深さの異なるイオン注入を連続実施する技術を合わせて適用するところに特徴がある。たとえば、図５のように、エピタキシャル層３厚さが１０μｍの場合、１回目（飛程Ｒｐ１）のボロンイオン注入時の加速電圧は８ＭｅＶ、２回目（飛程Ｒｐ２）は６．５ＭｅＶ、３回目（飛程Ｒｐ３）は５ＭｅＶ、４回目（飛程Ｒｐ４）は３．５ＭｅＶ、５回目（飛程Ｒｐ５）は２ＭｅＶ、６回目（飛程Ｒｐ６）は８００ＫｅＶ、７回目（飛程Ｒｐ７）は２００ＫｅＶと７回のボロンイオン注入を連続で行い、それぞれ深さの異なるｐ型イオン注入領域５ａを形成する。このようにしてイオン注入されたボロンは、各段階のｐカラム５の全域に熱拡散させることなく既に入っているので、ボロンをさらに熱拡散させることは不要となり、１１００℃で数分程度の活性化処理のみで、有効なｐカラム５を形成することができる。一方、ｎカラム４はボロンより拡散係数の高いセレンを用いるので、たとえば１０μｍ程度のエピタキシャル層厚さであれば１１００℃で数分の熱拡散処理でｎカラム４内すべてに拡散される。さらに熱処理を追加することで、セレンは不純物導入したエピタキシャル層の界面付近と中心部の濃度が均一となり、濃度勾配の無いフラットなｎカラム４を形成することができる。このように一ステップのエピタキシャル層３に対し、ｎ型不純物にセレンを用い、ボロンは複数回によるイオン注入技術を適用することにより、一層当たりの、ドリフト層のエピタキシャル層３厚が１０μｍの場合、４回のエピタキシャル成長とイオン注入の繰り返しにより、前述の従来方法で６回のエピタキシャル成長をさせる場合と同等の４０μｍ厚さの並列ｐｎ層１０を形成することができる（図１（ｅ）、（ｆ））。前述の説明では、ｐカラム５を複数回のボロンイオン注入によって形成する方法として、２００ＫｅＶ〜８ＭｅＶまでの加速電圧を順に７回選んでイオン注入することにより、熱拡散をしなくても充分な深さを得るようにしたが、７回に限られる方法とするものではなく、少ない回数とすることができる。たとえば、耐圧などの特性に応じては２回以上の加速電圧の異なるイオン注入であれば、本発明の効果を得ることができる。

これに対して、従来方法では、リンを用いて４０μｍの並列ｐｎ層５７厚を得る場合には、図２のように６回のエピタキシャル成長とイオン注入の繰り返しを要するので、エピタキシャル成長の回数は２回、イオン注入の回数は６回、パターニングの回数は３回低減できることになる。また、各カラム５４、５５を形成するための熱拡散処理は従来の１１００℃、５．５時間から１１００℃数十分となるので、約５時間の大幅短縮が可能となる。

さらに、ＳＪ−ＭＯＳＦＥＴのアバランシェ耐量を向上させるためにも本発明は有効である。特許第４３０４４３３号公報の記載では、ｎ型不純物濃度を深さ方向に対し一定にして、ｐ型不純物濃度を深さ方向に対して不純物濃度勾配を有する並列ｐｎ層にすると、アバランシェ耐量が向上するとある。従来の製造方法では、ｐ型不純物濃度は１回のエピタキシャル層の形成ごとにイオン注入ドーズ量を変えることで、ｐカラムに濃度勾配を設けることは可能であるが、ｎカラム、ｐカラムとも１回のエピタキシャル層内の不純物濃度は中心部が薄く、エピタキシャル層界面付近の不純物濃度が濃くなっている。ｎ型不純物濃度の理想である１回のエピタキシャル層内の不純物濃度をフラットにするためには、不純物の拡散時間をさらに長くすれば良さそうだが、前述のとおり拡散時間を長くすることにはいくつかの問題がある。また、前述の本発明の実施例で説明した並列ｐｎ層１０のｐカラム５の形成方法のように、１回のエピタキシャル層３内の深さ方向に対し、イオン注入深さを変えてリニアな不純物濃度勾配を可能にする方法は、１回のエピタキシャル層３ごとに同条件のイオン注入によって不純物導入をしなければならない従来方法では不可能であった。従来方法でリニアな任意の不純物濃度勾配を得ようとするには、１回のエピタキシャル層厚さをさらにいっそう薄くし、イオン注入回数を大幅に増やす必要があるが、大幅にＳＪ−ウエハの製造コストが増加する課題がある。

本発明の場合、たとえば、図６のようにｐカラム形成時の最初のボロンイオン注入（Ｒｐ１）は、加速電圧８ＭｅＶでドーズ量は１×１０^１１ｃｍ^−２、次のＲｐ２は６．５ＭｅＶで１．５×１０^１１ｃｍ^−２、次のＲｐ３は５ＭｅＶで２×１０^１１ｃｍ^−２、次のＲｐ４は３．５ＭｅＶで２．５×１０^１１ｃｍ^−２、次のＲｐ５は２ＭｅＶで３×１０^１１ｃｍ^−２、次のＲｐ６は８００ＫｅＶで３．５×１０^１１ｃｍ^−２、次のＲｐ７は２００ＫｅＶで４×１０^１１ｃｍ^−２のように、表面側のドーズ量を順々に多くする。導入されたボロンは形成したいｐカラム５の全般に入っているので、ボロンを熱拡散させることは不要となり、１１００℃数分程度の活性化処理のみでリニアな濃度勾配がついたｐカラム５が形成できる。また、前記ドーズ量を変えることにより不純物濃度勾配を任意にコントロールできる。

一方、ｎカラム４は拡散係数の高いセレンを用いるので、たとえば１０μｍ程度のエピタキシャル層３厚さであれば１１００℃で数分の熱拡散処理で十分に厚さ分拡散される。さらに熱処理を追加することで、セレンは不純物導入したエピタキシャル層３界面付近と中心部の濃度が均一となり、濃度勾配の無いフラットなｎカラム４の形成ができる。当然ながら、１回のエピタキシャル層３内に実施する複数回のボロンイオン注入の加速電圧、ドーズ量および熱拡散処理条件はシミュレーションによって計算され、所望する濃度勾配を得るために最適な条件を適用する。図７に、そのようなボロンイオン注入の際に利用される加速電圧と飛程（Ｒｐ）の関係図を示す。

その後、通常のＭＯＳＦＥＴの製造プロセスと同様に、図３、４などに示すように、素子活性部１００内には、ｐベース領域１３、ｎエミッタ領域１４、ゲート絶縁膜１５、ゲート電極１６、エミッタ電極１７、周縁耐圧構造部２００内に、ガードリング７、フィールド絶縁膜８、ｎ⁻領域９などを形成すれば、超接合ＭＯＳＦＥＴができる。

本発明によれば、前述したように従来のリン不純物を用いてｎカラムを形成する方法より、工程回数を大幅に低減して同一仕様、性能のＳＪ−ＭＯＳＦＥＴ用ウエハを製造することができ、低コストでのＳＪ−ＭＯＳＦＥＴを提供することが可能になる。また、ＳＪ−ＭＯＳＦＥＴはＳＪ−カラムのピッチを２μｍ程度に微細化していくと損失が低減するが、本発明によれば、従来のＳＪ−カラム形成時の熱拡散処理時間を大幅に短縮することが可能で不純物の横方向拡散を抑えることができるため、前述の２μｍ程度のパターンの微細化が容易に実現でき性能向上が図れる。

多段エピ方式の１回で成長させるエピタキシャル層３厚さは、ｐ型不純物を選択的に導入するためのパターニングによる開口寸法と、導入する不純物の拡散係数と熱拡散処理時間によって決まる。ＳＪ−ＭＯＳＦＥＴの特性上の観点から、ＳＪ−カラムのピッチ寸法を１０μｍ程度とした場合、ｐカラム５及びｎカラム４のでき上がりの基板表面での幅はそれぞれ５μｍ程度となる。たとえばｐカラム５用のパターニングによる開口寸法を１μｍとした場合、この開口には直接ボロンがイオン注入され、幅５μｍにするために熱拡散処理によって片側２μｍづつ不純物拡散領域が拡大される。一般的に基板の主面に平行な横方向の熱拡散により拡がる距離は、基板の主面に垂直な縦方向の拡散深さの２／３程度である。よって横方向に２μｍ熱拡散させた場合、不純物は縦方向に３μｍ熱拡散する。多段エピ方式の場合、不純物は上下両方のエピタキシャル層３に拡散されるため、縦方向の拡散深さは倍の６μｍとなり、この６μｍが１層エピタキシャル層厚さの最大値となる。同様に、ｐカラム５用のパターニングによる開口寸法を０．１μｍとした場合、横方向へ必要な拡散の長さ（幅）は約２．５μｍとなり、縦方向の拡散深さは３．８μｍとなる。よって、最大の１回のエピタキシャル層３厚さは７．６μｍ程度となる。このように開口幅が狭いほうが１回のエピタキシャル層３厚さを大きくすることができる。

１回のエピタキシャル層３厚さが拡散深さに対して大き過ぎて、縦方向にｐ型不純物拡散層同志が連結されないと、ｐ型不純物拡散層は電気的に浮遊状態となり、繰り返しスイッチング時の電荷残存による過渡オン抵抗上昇などの不具合が発生する。また同じく縦方向に隣り合うｎ型不純物拡散層同志が連結されないと、部分的に高抵抗領域ができるためにオン抵抗が上昇するといった問題がある。これらの問題を防ぐために拡散時間をさらに長くすれば良さそうだが、実際はｐ型不純物拡散層が横に広がりすぎてｎ型不純物拡散層幅が狭くなりオン抵抗が上昇する。またｐカラム５とｎカラム４のドーパントが交じり合ってしまい、実効的なドーピング濃度が低下してオン抵抗が上昇する。従って、１回のエピタキシャル層３厚さをむやみに大きくすることはできない。次にエピタキシャル層３に導入するｎ型不純物とｐ型不純物の導入する不純物の拡散係数について、ｎ型不純物であるリンの拡散係数は、ｐ不純物であるボロンの約半分程度であり、リンの拡散深さによってエピタキシャル層３厚さが律速されていた。つまり、縦方向に分離して隣り合うリンの不純物拡散層同志を連結してリンの連続層とするために、１回のエピタキシャル層３厚さを薄くする必要があった。このため、少なくともボロン以上の拡散係数を持つ、ｎ型不純物元素を適用することにより、同じ熱拡散処理条件であっても縦方向に隣り合うｎ型不純物拡散層同志が容易に連結されることができる。その結果、１回でのエピタキシャル層３を厚くして繰り返しステップ回数を減らすことができるので、生産効率が向上する。さらに、各ｐイオン注入領域５ａとｎイオン注入領域４ａとをそれぞれ連続する不純物拡散領域（ｐカラム５、ｎカラム４）とするための熱拡散時間を大幅に短縮することが可能となる。以上、説明した実施例では、ボロン以上の拡散係数を持つｎ型不純物元素として、セレンを採用して説明したが、セレンに限らず、硫黄などを用いたイオン注入とすることもできる。

なお、上記実施例では、ノンドープエピタキシャル層３を用いて説明したが、低不純物濃度のｎ型のエピタキシャル層を用いて各層を形成するようにしてもよい。
以上説明した本発明の実施例によれば、熱拡散時間とエピタキシャル成長の回数を削減し、生産効率を改善できるので、低コストで並列ｐｎ層を形成することができる超接合半導体装置を安価に製造することができる。

１ｎ型Ｓｕｂウエハ
２ｎ^＋型エピタキシャル層
３ノンドープエピタキシャル層
４ｎカラム
４ａｎ型イオン注入領域
５ｐカラム
５ａｐ型イオン注入領域
６レジストマスク
７ガードリング
８フィールド絶縁膜
１０並列ｐｎ層
１３ｐベース領域
１４ｎ^＋ソース領域
１５ゲート絶縁膜
１６ゲート電極
１７エミッタ電極
１００素子活性部
２００周縁耐圧構造部

Claims

高濃度第一導電型半導体基板上に、エピタキシャル層を成長させる第一工程と、該エピタキシャル層に、シリコン結晶への拡散係数がボロンより大きい第一導電型不純物元素のイオン注入によるイオン注入層の形成と、異なる加速電圧による２回以上の前記ボロンのイオン注入によるイオン注入層を選択的に形成する第二工程と、前記第一および第二工程を１回以上繰り返して前記エピタキシャル層を所定の積層厚さにする第三工程と、イオン注入された不純物を熱拡散温度による不純物拡散によって、前記半導体基板の主面に垂直な方向では前記不純物が前記エピタキシャル層内にそれぞれ連続し、前記主面に平行な方向では相互に隣接する第一導電型領域と第二導電型領域からなる並列ｐｎ層を形成してドリフト層とする第四工程を有することを特徴とする超接合半導体装置の製造方法。
前記第二工程において、前記第一導電型不純物元素がセレンまたは硫黄であることを特徴とする請求項１記載の超接合半導体装置の製造方法。
前記第二工程において、異なる加速電圧とともに複数のドーズ量を組み合わせてボロンをイオン注入することにより、第二導電型領域に不純物濃度勾配を設けることを特徴とする請求項１または２記載の超接合半導体装置の製造方法。
前記第二工程において、異なる加速電圧によるボロンのイオン注入が７回行われることを特徴とする請求項３記載の超接合半導体装置の製造方法。
前記超接合半導体装置が超接合ＭＯＳＦＥＴであることを特徴とする請求項１乃至４のいずれか一項に記載の超接合半導体装置の製造方法。