JP4764003B2 - 半導体装置 - Google Patents

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Description

本発明は、ショットキ障壁とPIN構造による整流部を複合した半導体装置に関するものである。

従来、ジャンクション・バリア・コントロールド・ショットキ(Junction Barrier Controlled Schottky以下JBSと呼ぶ) と呼ばれる半導体装置が知られている。この半導体装置では、逆バイアス時に隣接し離間配置されPN接合群から伸びる空間電荷層(空乏層)が一体となって結合し、ショットキ接合界面の電界を緩和し、ショットキ障壁のバリア高さが低下するのを抑制して逆方向漏洩電流を低減する。
また、順バイアス時には同じ電流密度に対しPN接合よりも順電圧降下が小さいショットキ障壁が、PN接合と並列接続した構造をとっている為に特に、順方向電流密度の小さい領域においてPINダイオードに比べ順電圧降下を低減できる。JBSは、このように逆方向漏洩電流と順電圧降下のトレードオフ関係を改善した有用なデバイスである。

このようなJBS構造の半導体装置に関しては以下のような先行文献が知られている。

特許文献1には、図16に示されるように基材101をSiCとしたJBS構造の半導体装置のアクティブエリアにおいて隣接し離間配置されたP型領域群の構成が相対的に間隔が広く深さの深いP型領域140と140の間に、相対的に間隔が狭く深さの浅いP型領域141を挟んで配置されたものが開示されている(特許文献1-図3参照)。
そして、この組み合わせによる効果は以下のとおりである。
即ち、逆バイアス時の低い印加電圧に対しては、ショットキ・バリアメタル及び、相対的に間隔が広く深さの深いP型領域140と、相対的に間隔が狭く深さの浅いP型領域141からN型層103へ広がる空間電荷層(空乏層)がショットキバリア面から相対的に浅い位置で一体となって結合しピンチオフする。
この場合ピンチオフする深さ(チャンネル長)は、浅いP型領域141によって短いのでショットキ・バリア面の電界緩和効果は相対的に深い場合より小さいが印加電圧が低い為にショットキ・バリア面の電界はそれ程高まっていないので充分抑制できる。
逆バイアス時の相対的に高い印加電圧に対しては、空間電荷層(空乏層)は更に広がり相対的に間隔が広く深さの深いP型領域104,140どうしがショットキ接合面から相対的に深い位置まで一体となって結合しピンチオフする。
そして、高い印加電圧の為に大きさが増しているショットキ・バリア面の電界と浅いP型領域141のPN接合に印加された電界をこの追加的なピンチオフにより更に緩和する効果を発揮する。
これにより、500keVという高加速エネルギーを要するイオン注入による1μm程度の深い打ち込み層を狭い間隔で選択的に形成する為の、厚い膜厚でかつ間隔の狭い注入マスクを形成するフォトリソグラフィー技術上の困難さを回避し、逆方向漏れ電流の低減が図れる構造を提供できると述べている。

特許文献2には、図17に示されるようにトレンチJBSにおいて、トレンチの少なくとも底部に形成する第1の逆導電型半導体領域201と、凸部上面のショットキ接触面に接して形成された第2の逆導電型半導体領域202があり、第2の逆導電型半導体領域202が挟む間隔を第1の逆導電型半導体領域201が挟む間隔より小ならしめたものが開示されている(特許文献2-図2参照)。
この構造により逆方向電圧の印加が大であってもショットキ接触面の電界強度をほぼ0に抑え、逆漏れ電流の大幅な低減を為し得る効果を有すると述べている。

特許文献3には、一般的なトレンチJBSの優位性として[発明が解決しようとする課題]の欄にエピタキシャル層表面からの選択的不純物拡散によるアクティブエリアの隣接し離間配置されたP型領域の形成(いわゆるプレーナ型JBS)よりも、凹部を形成しその内壁からの拡散によるP型領域の形成(いわゆるトレンチJBS)の方がP型領域のアスペクト比が高められることが述べられている。
そして、その結果逆バイアス時の漏れ電流を低減しつつ、ショットキ面積比率を大きくし、順電圧降下を低減できる効果を有することが述べられている。

特許文献4には、図18に示されるようにJBS構造の半導体装置においてショットキ・バリア電極下のN型シリコン基板の表面に露出したP型領域露出面の最適配置が述べられている。
即ち、 P型領域露出面間の相互間隔203が降伏電圧時におけるPN接合の外側に広がる空間電荷層(空乏層)の長さの2倍より短くなるように配置されているものに対し、 P型領域露出面の形状が、相互に稠密に敷き詰められた正三角形の各頂点にそれぞれ中心をもつ正六角形であって、かつそれぞれの正六角形の各頂点には降伏電圧印加時の空間電荷層(空乏層)がショットキ・バリア領域を残りくまなく覆うような突起を備えるショットキ・バリア・ダイオードが開示されている(特許文献4-第1図、第3図参照)。
その結果、ショットキ・バリア電極下のN型シリコン基板の表面に露出したP型領域露出面積を最小に抑えつつ、降伏電圧印加時にはショットキ・バリア領域を空間電荷層(空乏層)が残りくまなく覆うので低い順電圧降下と高い逆阻止電圧のショットキ・バリア・ダイオードを得ることができると述べている。
即ち、エピタキシャル層中に形成したアクティブエリアのP型領域を逆バイアス時に空乏層のピンチオフが均一に起きるように配置することによりP型領域のエピタキシャル層表面露出部の面積を最小化し順電圧降下を小さくすると共に逆方向漏れ電流を低減して逆阻止電圧の高いJBSを得ることができると述べている。
特開2000-252478 図3 特開平5-90565 図2 特許3357793 特公平3-70908 第1図、第3図

しかし以上の従来技術にあっては次のような問題があった。
第1に、特許文献3に述べられているようにトレンチJBSは、アクティブエリアのP型領域のアスペクト比を高める製法としては優れた手法であると言えるがエピタキシャル層の表面からプレーナ製法によって形成するP型領域に比較するとP型領域の形成位置及び形状のバラツキが大きくなり易いという欠点を有する。
その理由は、ドライエッチングによりトレンチを形成する段階で既にトレンチの深さ及び幅に士10%のバラツキを生じることに加え、例えば気相熱拡散法でP型領域を形成すると狭いトレンチ内部へ不純物が移動する際のバラツキ等もあり士15%の拡散のバラツキを生じる為である。これらのバラツキ要因はプレーナ製法にはないものである。

ところで、低い逆バイアス印加電圧では、空間電荷層(空乏層)の伸びも小さい。N型エピタキシャル層の濃度を低下させれば空間電荷層(空乏層)は伸びやすくなるが今度は、順方向電圧降下が大きくなってしまう。
従って、この印加電圧の低い段階でピンチオフを起こし、いわゆる初期リーク電流を低減する為にはアクティブエリアの隣接して離間配置された多数のP型領域間の幅(以下チャンネル幅と言う)を狭くする必要があるが、上述した理由によりトレンチの内壁からP型領域を形成する製法を用いるとチャンネル幅がバラツク為に所望する電気特性の歩留まりに影響を与えてしまう。
特に、チャンネル幅が狭い場合、バラツキがチャンネル幅に及ぼす影響は無視できない。

第2に、この構造ではトレンチによりアクティブエリアのP型領域が形成されP型領域がショットキ金属膜とオーミック接合している場合には、トレンチの内壁から導入した不純物量はチャンネル長を決めるP型領域の深さのパラメータを考慮して決めなくてはならず、その量に依存して伝導度変調の為のホールの注入量が決まってしまう。
従って、この構造では所望の順電圧降下を得る為に、適度に伝導度変調を起こさせる目的でP型領域の不純物総量を決めることは困難である。

そこで、特許文献1に開示されているように、JBS構造の半導体装置のアクティブエリアにおいて隣接し離間配置されたP型領域群を相対的に間隔が広く深さの深いP型領域140と140の間に相対的に間隔が狭く深さの浅いP型領域141を挟んだ構造とする。そして相対的に間隔が狭く深さの浅いP型領域141は、プレーナ製法によって形成するようにすれば、浅いP型領域は、精度よく間隔を狭く形成できる。
これにより、上述した特許文献3の初期リーク電流に関する第1の問題点は解決できる。
JBSのピンチオフによる電界の緩和はP型領域の深さ(以下チャンネル長という)が深いほど大きくなる。その理由は、チャンネル長が長いほど深さ方向にピンチオフする長さが長くなり電位を長い距離で担う為に電界がより緩和された領域がショットキ・バリア界面の半導体側にできる為である。
しかし、逆バイアス時の印加電圧の低い領域では、ショットキ・バリア界面の電界の大きさは通常あまり高まらない。その為、この領域ではチャンネル長を長くするよりむしろ特許文献1に開示されているような構造を用いることにより精度よく狭いチャンネル幅を微細加工する事の方が重要である。

一方、逆バイアス時の印加電圧の高い領域では、ショットキ・バリア界面の電界の大きさは大きくなる。従がってこれを緩和するには長いチャンネル長が必要となる。これに対し特許文献1では相対的に間隔が広く深さの深いP型領域104,140どうしがショットキ接合面から相対的に深い位置まで一体となって結合し、ピンチオフして高い印加電圧の為に大きさが増しているショットキ・バリア面の電界と浅いP型領域のPN接合に印加された電界をこの追加的なピンチオフにより更に緩和する効果を発揮させ解決している。

しかし、この製法では以下の問題点が発生する。一般にパワー半導体素子の分野では、1.5μm以上のP型領域の深さが望まれるレベルとして頻繁に使用されている。
特許文献1では、SiC基材で1.0μmの P型領域を形成するのに500keVの加速エネルギーが必要であると述べている。
これは、基材をシリコンに代えても大幅には変わらないのでシリコン半導体の場合でも装置が大掛かりとなり高額になってしまう。また、イオン注入後押し込み拡散をするとなると、特に深い拡散ではP型領域のアスペクト比が小さくなりショットキ面積比が減少してしまう。
更に、P型不純物総量の増加も招く。その結果、順電圧降下特性、逆回復時間特性を悪化させる。また、 P型領域はN型エピタキシャル層とのショットキ接触面に対しほぼ垂直に伸びているのがピンチオフを深さ方向に長く行なう上で望ましい。
しかし、押し込み拡散は下方向に1進むと、横方向にマスクの開口幅に加えて、左右に0.8の比率で進むため、イオン注入による射影飛程に比べ下方向への拡散させる距離が長いとP型領域の下方のPN接合が傾きピンチオフが一様に出来ないという問題点をなお有する。

特許文献2では、上述した特許文献1の問題点を、トレンチ内壁を通して不純物導入し深い第1の逆導電型半導体領域を形成することにより解決し、第1の逆導電型半導体領域201の間に、第1の逆導電型半導体領域201よりも浅い第2の逆導電型半導体領域202を形成し、第2の逆導電型半導体領域202の挟むチャンネル間隔を第1の逆導電型半導体領域が挟むチャンネル間隔より小ならしめた構造をとっている。
この構造だと第1の逆導電型半導体領域201を高アスペクト比でほぼ垂直に深く形成しやすくピンチオフを深さ方向に長く行なう上では特許文献1に比べ望ましい。
しかし、この構造でもなお以下の問題点がある。即ち、N型高抵抗シリコンのショットキ接合面で第1の逆導電型半導体領域201の間にある浅い第2の逆導電型半導体領域202は第1の逆導電型半導体領域201と図17に示されるように接している為、逆バイアス時にPN接合から空間電荷層(空乏層)を伸ばすチャンネル領域を第2の逆導電型半導体領域202間にしか有さない。
従がって、 N型高抵抗シリコンのショットキ接合面での第1の逆導電型半導体領域201の間にN型高抵抗シリコン表面からプレーナ技術によって不純物導入し浅い第2の逆導電型半導体領域202を形成する場合、N型高抵抗シリコンの表面露出面積を広く維持しつつ、即ちショットキ面積比率を広くしつつ(チャンネル幅)/(チャンネル長)の比を高め電界緩和効果を引き出すことが、図16のように深いP型領域表面露出部と浅いP型領域表面露出部との間にチャンネル領域を有しているものに比べ不利であるという問題点がある。
例えば、深いP型領域201表面露出部間の間隔が20μmであり、浅いP型領域202表面露出部の幅が4μmの場合、図17のように深いP型領域202表面露出部の端にそれぞれ幅4μmの浅いP型領域202表面露出部を接して設けると浅いP型領域202表面露出部間には12μmのN型高抵抗シリコンの露出部が1つ出来るのに対し、深いP型領域104表面露出部間に図16のようにチャンネル領域有して均等に幅4μmの浅いP型領域141表面露出部を2つ設けるとP型領域表面露出部間には幅4μmのN型高抵抗シリコンの露出部が3つ出来る。同一のP型領域表面露出部の面積をもってチャンネル幅を3分の1にできる。
これは、JBSのようにピンチオフ効果を用いるデバイスにおいては重要な問題である。

更に、特許文献4では、P型領域露出面間の相互間隔203が降伏電圧時におけるPN接合の外側に広がる空間電荷層(空乏層)の長さの2倍より短くなるように配置されているものに対し、 P型領域露出面の形状が、相互に稠密に敷き詰められた正三角形の各頂点にそれぞれ中心をもつ正六角形であって、かつそれぞれの正六角形の各頂点には降伏電圧印加時の空間電荷層(空乏層)がショットキ・バリア領域を残りくまなく覆うような突起を備えるショットキバリア・ダイオードが開示されている。この特許文献4のように空間電荷層(空乏層)がショットキ・バリア領域を残りくまなく覆うようなアクティブエリアのN型高抵抗率シリコン層表面に露出したP型領域露出部の最適配置においてもなお次のような問題点が残っている。
即ち、N型高抵抗率シリコン層表面から不純物導入するプレーナ製法によりアクティブエリアのP型領域を形成した場合には、初期リーク電流を抑える為にチャンネル幅を狭くしたとき、アクティブエリアのショットキ比率を高めることとチャンネル長を長くすることのトレードオフの改善ができない。従って、特に低電流密度における順電圧降下を低減することと、逆バイアス時にショットキ接触面の電界を緩和し逆方向漏れ電流の低減することのトレードオフの改善ができない。理由は、チャンネル長を長くする為にP型領域を深く拡散すると横方向にも拡散しP型領域露出面が広がってショットキ接合が減少する為である。
また、トレンチを形成し溝の内壁から不純物導入する製法によってアクティブエリアのP型領域を形成した場合には、初期リーク電流を抑える為にチャンネル幅を狭くするとP型領域の形成位置及び形状のバラツキが大きくなり易いという欠点を有する為に所望する電気特性の歩留まりに影響を与えてしまうという問題がある。

本発明は、以上の従来技術に鑑みてなされたものであって逆バイアス時の印加電圧の低い領域から漏れ電流の低減を図ったJBS構造の半導体装置を歩留まりよく製造できる構造を提供することを課題とする。また、逆バイアス時の少数キャリアの注入量を適度に調節し、所望の逆回復時間と順電圧降下の低減のバランスをとったJBS構造の半導体装置を歩留まりよく製造できる構造を提供することを課題とする。
特に、上記構造において、逆バイアス時にアクティブエリアのP型領域と接する高抵抗N半導体層中に広がる空間電荷層(空乏層)がくまなく均一に広がるいくつかのP型領域の配置を取り入れ、印加電圧の低い領域において浅い位置で印加電圧の高い領域において深い位置でも均一なピンチオフを行い初期からの逆方向漏れ電流低減とショットキ面積比率の増大による順電圧降下および逆回復時間を低減した構造を提供することを課題とする。

以上の課題を解決するための請求項1記載の発明は、第1導電型の半導体基板と、
前記半導体基板上に前記半導体基板より低不純物濃度の第1導電型で形成された半導体層と、
前記半導体層の表面に掘られた複数の凹部と、
前記凹部に接し前記半導体層の前記表面から前記半導体基板に達しない所定の深さまで形成された第2導電型半導体領域と、
対峙する2つの前記第2導電型半導体領域間の当該2つの第2導電型半導体領域から離間された位置に、前記半導体層の前記表面から前記第2導電型半導体領域より浅い所定の深さまで形成された第2導電型の半導体領域(以下「第2導電型表面層」という。)と、
前記半導体層上に形成されたショットキ障壁金属膜と、
前記半導体基板の前記半導体層と反対側の面に形成された電極金属膜とを備え、
前記ショットキ障壁金属膜は、前記半導体層の第1導電型領域と第1導電型のショットキ接触をし、第2導電型表面層とオーミック接触し、前記第2導電型半導体領域とオーミック接触し、
前記電極金属膜は前記半導体基板とオーミック接触し、
前記半導体層の第1導電型領域は、前記第2導電型半導体領域及び第2導電型表面層のそれぞれとPN接合を構成してなることを特徴とする半導体装置である。

請求項2記載の発明は、第1導電型の半導体基板と、
前記半導体基板上に前記半導体基板より低不純物濃度の第1導電型で形成された半導体層と、
前記半導体層の表面に掘られた複数の凹部と、
前記凹部に接し前記半導体層の前記表面から前記半導体基板に達しない所定の深さまで形成された第2導電型半導体領域と、
対峙する2つの前記第2導電型半導体領域間の当該2つの第2導電型半導体領域から離間された位置に、前記半導体層の前記表面から前記第2導電型半導体領域より浅い所定の深さまで形成された第2導電型の半導体領域(以下「第2導電型表面層」という。)と、
前記半導体層上に形成されたショットキ障壁金属膜と、
前記半導体基板の前記半導体層と反対側の面に形成された電極金属膜とを備え、
前記ショットキ障壁金属膜は、前記半導体層の第1導電型領域と第1導電型のショットキ接触をし、第2導電型表面層とオーミック接触し、前記第2導電型半導体領域と第2導電型のショットキ接触をし、
前記電極金属膜は前記半導体基板とオーミック接触し、
前記半導体層の第1導電型領域は、前記第2導電型半導体領域及び第2導電型表面層のそれぞれとPN接合を構成してなることを特徴とする半導体装置である。

請求項3記載の発明は、前記半導体層の表面に露出した前記第2導電型半導体領域の露出面及び第2導電型表面層の露出面の個々の形状は円形又は多角形状であり、
前記半導体層の表面に露出した前記第2導電型半導体領域の露出面らは、相互に稠密に敷き詰められた略正三角形の各頂点に1つずつ配置され、
前記半導体層の表面に露出した第2導電型表面層の露出面らは、前記略正三角形の各辺の中点に1つずつ配置され、
前記第2導電型半導体領域の露出面と第2導電型表面層の露出面の間隔、及び第2導電型表面層の露出面相互間の間隔は、零バイアス時に拡散電位で前記半導体層の第1導電型領域側に広がる空間電荷層の幅の2倍より広く、降伏電圧時に想定される前記半導体層の第1導電型領域側に広がる空間電荷層の幅の2倍より狭い間隔であることを特徴とする請求項1又は請求項2記載の半導体装置できる。

請求項4記載の発明は、前記半導体層の表面に露出した前記第2導電型半導体領域の露出面及び第2導電型表面層の露出面の個々の形状は円形又は多角形状であり、
前記半導体層の表面に露出した前記第2導電型半導体領域の露出面らは、相互に稠密に敷き詰められた略正三角形の各頂点に1つずつ配置され、
前記半導体層の表面に露出した第2導電型表面層の露出面らは、前記略正三角形の各中心に1つずつ配置され、
前記第2導電型半導体領域の露出面と第2導電型表面層の露出面の間隔、及び第2導電型表面層の露出面相互間の間隔は、零バイアス時に拡散電位で前記半導体層の第1導電型領域側に広がる空間電荷層の幅の2倍より広く、降伏電圧時に想定される前記半導体層の第1導電型領域側に広がる空間電荷層の幅の2倍より狭い間隔であることを特徴とする請求項1又は請求項2記載の半導体装置である。

請求項5記載の発明は、前記半導体層の表面に露出した前記第2導電型半導体領域の露出面及び第2導電型表面層の露出面により前記半導体層の表面に等間隔のストライプが構成され、
前記第2導電型半導体領域の露出面と第2導電型表面層の露出面の間隔、及び第2導電型表面層の露出面相互間の間隔は、零バイアス時に拡散電位で前記半導体層の第1導電型領域側に広がる空間電荷層の幅の2倍より広く、降伏電圧時に想定される前記半導体層の第1導電型領域側に広がる空間電荷層の幅の2倍より狭い間隔であることを特徴とする請求項1又は請求項2記載の半導体装置である。

請求項1の発明によれば、相対的に浅い第2導電型表面層が、対峙する2つの第2導電型半導体領域間の当該2つの第2導電型半導体領域から離間された位置に配置されているので、逆バイアス時の相対的に低い印加電圧に対しては、対峙する2つの第2導電型半導体領域から第1導電型領域へ互いに近づくように広がる空間電荷層(空乏層)は、直接結合せず、第2導電型表面層から第1導電型領域へ広がる空間電荷層(空乏層)を介して結合し、これらの空間電荷層(空乏層)は第2導電型表面層が存する浅い範囲で一体となって結合しピンチオフする。
この場合ピンチオフする深さ(チャンネル長)は浅い第2導電型表面層が設けられてことによって浅くなるのでショットキ・バリア面の電界緩和効果は相対的に深い場合より小さいが印加電圧が低い為にショットキ・バリア面の電界はそれ程高まっていないので抑制でき、初期リーク電流を低減できる。
逆バイアス時の相対的に高い印加電圧に対しては、空間電荷層(空乏層)は更に広がり第2導電型表面層よりも深い位置で対峙する2つの第2導電型半導体領域の間の領域まで一体となって結合しピンチオフする。高い印加電圧の為に大きさが増しているショットキ・バリア面の電界と浅い第2導電型表面層のPN接合に印加された電界を、この追加的なピンチオフによって緩和する効果を発揮する。
従って、相対的に高い印加電圧に対してもリーク電流を低減できる。
更に、半導体層の表面からプレーナ製法によって形成される第2導電型表面層は、凹部内面から不純物導入し第2導電型領域の形成を行なうトレンチ製法に比べ位置及び形状のバラツキが小さくできるので、隣接する第2導電型半導体領域と第2導電型表面層の間隔及び、隣接する第2導電型表面層相互間の間隔を精度よく形成できる。
また、本発明は第2導電型半導体領域と第2導電型表面層によって最狭のチャネル幅を形成しているので、凹部に形成する第2導電型半導体領域の形成位置及び形状にバラツキが生じても、第2導電型表面層より深層で前記最狭のチャネル幅より大きなチャネル幅を形成する第2導電型半導体領域相互間の寸法誤差の比率は、第2導電型半導体領域のみで前記最狭のチャネル幅に相当するチャネル幅を形成する構造に比べ軽微になる為、特性に与える影響は少ない。
しかも、第2導電型半導体領域を凹部内面からの不純物導入により形成することができ、これにより半導体層表面からのイオン注入に比べて容易に深い第2導電型半導体領域を形成でき、さらに第2導電型半導体領域のアスペクト比を高くできるので第2導電型半導体領域を深くすることによってショットキ面積が大幅に減少することもない。

請求項2記載の発明によれば、上記請求項1の発明の効果に加えて次の効果がある。
請求項2記載のJBS半導体装置の回路構成は、図19に示すアノード−カソード間に構成された並列回路に等価できる(但し、図19では第1導電型をN型、第2導電型をP型としている。)。この場合、半導体層の第1導電型領域とショットキ障壁金属とが構成する第1導電型ショットキ接合は図19のNSDに相当し、第2導電型半導体領域とショットキ障壁金属とが構成する第2導電型ショットキ接合は図19のPSDに相当し、半導体層の第1導電型領域と第2導電型半導体領域とが構成するPN接合は図19のPND1に相当し、半導体層の第1導電型領域と第2導電型表面層とが構成するPN接合は図19のPND2に相当する
すなわち、相対的に深さの深い第2導電型半導体領域がショットキ障壁金属とショットキ接合(図19のPSD)を構成しており、第2導電型半導体領域と半導体層の第1導電型領域とが構成するPN接合(図19のPND1)は、第2導電型ショットキ・バリア・ダイオード(図19のPSD)と直列接続している。図19におけるアノードに+電位、カソードに−電位を印加して本JBS半導体装置を順バイアスした時には、第2導電型ショットキ(図19のPSD)のみ逆バイアスされ、第2導電型半導体領域には第2導電型ショットキ(図19のPSD)の逆方向漏電流分しか電流が流れず少数キャリア(図19では正孔)の注入量が制限される。
このような図19のPSDの作用により、順バイアス時に第2導電型半導体領域から第1導電型領域への少数キャリアの注入量が制限される為、順バイアス時に伝導度変調を起こすための少数キャリアの注入量を決定する第2導電型不純物総量は、第2導電型表面層の方に大きく依存する。従って、順バイアス時に伝導度変調を起こすための少数キャリアの注入量を決定する第2導電型不純物総量は、第2導電型表面層をトレンチ製法に比して高精度なプレーナ製法により形成することによって精度良く決定できる。
所望の伝導度変調を起こさせる目的であれば、トレンチ製法の第2導電型半導体領域のチャンネル長を決める深さのパラメータをあまり考慮することなく、第2導電型表面層の濃度と第2導電型表面層形成面に不純物導入するときのマスクの開口幅等を制御して順バイアス時に伝導度変調を起こすための不純物総量を精度良く決めることができる。

請求項3記載の発明によれば、アクティブエリアの半導体表面は、図13に示されるように第2導電型半導体領域の露出面と第2導電型表面層の露出面とを含めた第2導電型領域の露出面が等間隔に均等分散配置される。その間隔は、零バイアス時に拡散電位で前記半導体層の第1導電型領域側に広がる空間電荷層の幅の2倍より広く、降伏電圧時に想定される前記半導体層の第1導電型領域側に広がる空間電荷層の幅の2倍より狭い間隔である。隣接する第2導電型半導体領域相互間の間隔はその2倍となる。
従って、逆バイアス時の印加電圧の低い領域においては、第2導電型半導体領域と第2導電型表面層に挟まれた狭いチャンネル幅で、第2導電型表面層の深さ相当のチャンネル長の浅いチャンネル領域がピンチオフしてショットキ接合面の電界を緩和し逆方向漏れ電流を低減する。
また、相対的に印加電圧の高い領域では第2導電型表面層より深く形成された隣接する第2導電型半導体領域相互間の広いチャンネル幅で、第2導電型半導体領域の深さ相当のチャンネル長の長いチャンネル領域が、更なるピンチオフを起こしてショットキ接合面の電界を緩和して逆方向漏れ電流を低減する。
そして、以上のピンチオフが略均一にくまなくアクティブエリアの全面で起こる為逆方向漏れ電流の低減は局所的な増大をともなわず効率的に達成できる。
このような半導体層層表面での第2導電型領域露出面の配置並びに第2導電型半導体領域と第2導電型表面層の配置をとると、第2導電型領域露出面の面積を小さく押さえながら、逆バイアス電圧印加時には効率的に均一なピンチオフを、印加電圧に応じた2段のチャンネル長をもって起こすことが出来る。
相対的に印加電圧の低い領域で、第2導電型表面層と均一なビンチオフを起こす第2導電型半導体領域が第2導電型表面層より深く形成されており、第2導電型表面層よりも深い位置で第2導電型半導体領域相互が均一なビンチオフを起こす為である。
その為、逆方向印加電圧の低い領域から逆方向漏れ電流の低減をはかりつつもショットキ面積比率を高めることができ、ショットキ面積比率が高いことにより、特に、低電流密度の領域における順電圧降下の低減を図ることができる。

請求項4記載の発明によれば、アクティブエリアの半導体表面は、図14に示されるように第2導電型半導体領域の露出面と第2導電型表面層の露出面とを含めた第2導電型領域の露出面が等間隔に均等分散配置される。その間隔は、零バイアス時に拡散電位で前記半導体層の第1導電型領域側に広がる空間電荷層の幅の2倍より広く、降伏電圧時に想定される前記半導体層の第1導電型領域側に広がる空間電荷層の幅の2倍より狭い間隔である。隣接する第2導電型半導体領域相互間の間隔はその3の平方根倍となる。
従って、請求項3記載の発明と同様にして、逆方向印加電圧の低い領域から逆方向漏れ電流の低減をはかりつつもショットキ面積比率を高めることができ、特に、低電流密度の領域における順電圧降下の低減を図ることができる。

請求項5記載の発明によっても、図15に示されるように第2導電型半導体領域の露出面と第2導電型表面層の露出面とを含めた第2導電型領域の露出面を等間隔に配置できる。その間隔は、零バイアス時に拡散電位で前記半導体層の第1導電型領域側に広がる空間電荷層の幅の2倍より広く、降伏電圧時に想定される前記半導体層の第1導電型領域側に広がる空間電荷層の幅の2倍より狭い間隔である。隣接する第2導電型半導体領域相互間の間隔はその2倍以上となる(第2導電型半導体領域間に介在する第2導電型表面層の本数による)。
したがって、請求項3記載の発明と同様にして、逆方向印加電圧の低い領域から逆方向漏れ電流の低減をはかりつつもショットキ面積比率を高めることができ、特に、低電流密度の領域における順電圧降下の低減を図ることができる。

以下に本発明の実施の一形態につき図面を参照して説明する。以下は、本発明の一実施形態であって本発明を限定するものではない。以下実施形態においては、第1導電型はN型に対応し、第2導電型はP型に対応する。例えば、第1導電型のショットキ障壁とはN型ショットキ障壁に対応し第2導電型のショットキ障壁とはP型ショットキ障壁に対応する。
また、図示しないが、アクティブエリアの外周のチップ周縁には酸化膜や、周知の耐圧維持構造、例えば、ガードリング構造、或いはフィールドプレート構造等が設けられ、これによってチィップ周辺の電界を緩和して耐圧の維持に寄与する。

〔第1実施形態〕
まず、本発明第1実施形態のJBS半導体装置につき説明する。図1は、本発明第1実施形態のJBS半導体装置の断面を模式的に表した図である。
図1に示すように、本実施形態のJBS半導体装置は、N型半導体基板1と、N型半導体基板1上にN型で形成された半導体層2と、半導体層2の表面に掘られた複数の凹部3と、各凹部3の周壁部から底部にかけて連続して形成された各P型半導体領域4と、各P型半導体領域4より浅く形成された各P型表面層5と、ショットキ障壁金属膜6と、電極金属膜7とを備える。
ショットキ障壁金属膜6が半導体層2のN型半導体領域8とN型のショットキ接触をし、N型ショットキ接合が構成されている。
ショットキ障壁金属膜6がP型表面層5とオーミック接触し、オーミック接合が構成されている。
ショットキ障壁金属膜6がP型半導体領域4とオーミック接触し、オーミック接合が構成されている。
電極金属膜7が、N型半導体基板1とオーミック接触しオーミック接合が構成されている。
型半導体領域8がP型半導体領域4とPN接合を構成している。N型半導体領域8がP型表面層5とPN接合を構成している。

結果的に、P型半導体領域4内に凹部3が掘られた構造を有する。
P型半導体領域4相互間、P型表面層5相互間、P型半導体領域4とP型表面層5との間は、N型半導体領域8の介在により分離されている。P型半導体領域4及びP型表面層5とN型半導体基板1との間にN型半導体領域8が介在し、P型半導体領域4又はP型表面層5とN型半導体領域8とN型半導体基板1とでPIN構造が構成されている。

以下に図3から図8を参照して製造方法につき説明する。
(工程1)まず、図3(a)に示すようにシリコンバルク結晶に砒素やアンチモン等のN型不純物を高濃度に不純物導入したN型半導体基板1上に、エピタキシャル成長によりNエピタキシャル層を成長させてN型の半導体層2を形成する。例えば、半導体層2に添加する不純物としてはリン(P)を用いる。

(工程2)次に、図3(b)に示すように熱酸化法又は、CVD(chemical vapor deposition)法を用いて半導体層2の表面上にシリコン酸化膜(SiO膜)9を形成する。シリコン酸化膜9の厚みは引き続き行なわれる選択的なドライエッチング及び、イオン注入のマスクとして十分な厚みに適宜選択すればよい。例えば、シリコン酸化膜9の厚みを1μmとする。

(工程3)次に、図4(c)に示すようにシリコン酸化膜9の上にフォトレジスト膜10を形成し周知のフォトリソグラフィー技術を用いて図4(d)に示すようにフォトレジスト膜10に開口部10aを形成する。そして、開口部10aを有したフォトレジスト膜10をマスクにしてドライエッチングし、図5(e)に示すように、シリコン酸化膜9に開口部9aを形成する。

(工程4)次に、図5(f)に示すようにフォトレジスト膜10及びシリコン酸化膜9をマスクとしてドライエッチングし、半導体層2に凹部3を形成する。凹部3、いわゆるトレンチは異方性エッチングされ側壁が略垂直に切立った凹状に形成される。凹部3の形成パターンは図13、図14のように半導体層2の表面に凹部3の開口部が稠密に敷き詰められた略正三角形の頂点に位置するように形成してもよいし図15のように等間隔のストライプ状に形成してもよい。
例えば、パターンをストライプ状に形成し、凹部3相互間の距離は10μm、凹部3の開口部の幅を1μm、凹部3の深さを1μmとする。
これらの寸法については、素子設計上の要求特性に応じて適宜選択されればよい。
なお、図13、図14及び図15は、半導体層2表面のレイアウトを示した部分平面図であり、これらの図において、17はP型半導体領域4の露出面、18はP型表面層5の露出面、19はN型半導体領域の露出面、20は凹部上端面であり、図15において21はガードリング部である。

(工程5)次に、図6(g)に示すように弗酸(HF)系のエッチング液を用いてフォトレジスト膜開口部10a近傍のシリコン酸化膜9をアンダーエッチしてその開口部9aを拡幅し、凹部3開口周縁の半導体層2表面を所定間隔露出させる。
(工程6)次に、図6(h)に示すようにフォトレジスト膜10を剥離し、ボロン(B)をパターンエッチしたシリコン酸化膜9をマスクとして垂直方向を支配的としたイオン注入を行なう。このとき、凹部3の底部と上端縁部に拡散源(ボロン(B))が高濃度に仕込まれる。
(工程7) 次に、図7(i)に示すようにドライブインを行いイオン注入したボロン(B)を凹部3周辺に拡散させP型半導体領域4を形成する。このとき、凹部3の底部と上端縁部の両方を拡散源の中心として不純物拡散が起こる。
このように、イオン注入を行なうとP型不純物は、底部のみイオン注入し、同じ拡散領域を形成した場合に比べ、拡散領域全体の濃度を均一に近づけられる。ドーズ量を増やせば拡散領域全体を高濃度領域にすることができ、P型半導体領域4と接するショットキ障壁金属膜6をオーミック接触させる構造を形成する上で好ましい。工程6では、P型半導体領域4とショットキ障壁金属膜6がオーミック接触するようにショットキ障壁金属膜6と接するP型半導体領域4の濃度を1×1018/cm3〜1×1019/cm3となるドーズ量に調整しイオン注入を行なった。但し、凹部3周辺のP型半導体領域4の形成方法については、上述した方法にとらわれることなく気相熱拡散法によって行なってもよい。
本工程のドライブインにおける初期の比較的低温の段階で、シリコン酸化膜9を酸化成長させるとともに、開口部9a内に露出するシリコンを酸化させて新たなシリコン酸化膜11を形成する。このシリコン酸化膜11は、凹部3内面及び凹部3上端開口周縁の所定間隔露出した半導体層2の表面に比較的薄い酸化膜を有し、元のシリコン酸化膜9のあった部分に比較的厚い酸化膜を有するものとなる。

(工程8) 次に、図7(j)に示すように周知のフォトリソグラフィー法を用いてシリコン酸化膜11をパターンエッチングして開口部11aを形成した後、このシリコン酸化膜11をマスクとして半導体層2の表面にボロン(B)をイオン注入し、さらにその後、図8(k)に示すようにドライブインを行い、P型表面層5を周知のプレーナ製法により形成する。これと同時に最終的なN型半導体領域8が決定する。
ここで、半導体層2の表面に露出したP型表面層5の露出面の位置は、隣接するいずれのP型領域(P型表面層5又はP型半導体領域4)の露出面に対しても等間隔となるように設定する。なお、図1〜図8ではP型半導体領域4の間にP型表面層5が一つあるように記載したが、図15に示されるように2つあってもよいし、また所定の複数個形成してもよい。従って、2つのP型表面層5同士が隣接する場合がある。
また、P型半導体領域4の露出面17を図13又は図14のように稠密に敷き詰められた略正三角形の頂点に位置するように形成した場合、P型表面層5の露出面18は図13のごとく略正三角形の各辺の中点に1つずつ配置してもよいし、図14のごとく略正三角形の各中心に1つずつ配置してもよい。
ここで、重要なことは半導体層2表面のP型領域露出面どうしが等間隔でありP型半導体領域4どうしがP型表面層5より深い範囲で等間隔である均等分散配置を実現することであり、これにより逆方向印加電圧が相対的に低い領域と高い領域とで2段階の均一なピンチオフを起こし、逆方向漏れ電流が局所集中しないようにすることである。

(工程9) 次に、図8(l)に示すように半導体層2表面上のシリコン酸化膜11を弗酸(HF)系のエッチング液で除去する。
(工程10) 次に、図1に示すように半導体層2の表面及び凹部3内面にショットキ障壁金属膜6を被着形成した。ショットキ障壁金属膜6は、要求特性に応じて適宜選択されればよいが、ここでは、ショットキ障壁金属膜6としてモリブデン(Mo)を用いた。
また、N型半導体基板1の裏面に電極金属膜7を被着形成した。電極金属膜7としては、金(Au)等からなる多層電極金属膜を用いた。以上で図1に示す本実施形態のJBS半導体装置が完成する。
なお、以上の実施形態では、P型半導体領域4を形成するためのイオン注入(図6(h))及びドライブイン(図7(i))とP型表面層5を形成するためのイオン注入(図7(j))及びドライブイン(図8(k))を別工程で実施し、イオン注入とドライブインをそれぞれ計2回行ったが、P型半導体領域4を形成するためのイオン注入及びドライブインとP型表面層5を形成するためのイオン注入及びドライブインを一括して行いイオン注入とドライブインをそれぞれ計1回だけで実施しても良い。例えば後者の場合、図6(g)に示す工程に続いてP型表面層5を形成するための酸化膜開口パターンをエッチングし、P型半導体領域4及びP型表面層5の両者の形成のための開口が形成されたシリコン酸化膜をマスクとしてイオン注入することによって実施することができる。その後ドライブインを行い、続いて工程9,10を実施する。前者の場合、P型半導体領域4とP型表面層5とでイオン注入及びドライブインの条件を独立に設定でき、後者の場合、イオン注入及びドライブインの工程を簡略化できる。

〔第2実施形態〕
次に、図2に示す本発明第2実施形態につき説明する。図2は、本発明第2実施形態のJBS半導体装置の断面を模式的に表した図である。
図2に示すように本実施形態のJBS半導体装置は、上記第1実施形態と異なり、凹部3の内面に絶縁層12が形成されており、絶縁層12が形成された凹部3内の隙間にポリシリコン16が充填されている。また、本実施形態のJBS半導体装置は上記第1実施形態と異なり、P型半導体領域4とショットキ障壁金属膜6とは、凹部3内面では接触せず、かつ、絶縁層12により電気的に絶縁され、凹部3開口周縁で接触してP型ショットキ接合のみを構成している。P型ショットキ接合を構成するために、P型半導体領域4の表面濃度は、上記第1実施形態のようにオーミック接触する場合に比較して低濃度にされP型ショットキを構成する程度に低濃度にさている。
その他の構成は上記第1実施形態と同様であり、同一の部分に同一の符号を付した。但し、P型半導体領域4は上記第1実施形態のものとは不純物濃度分布が異なる。製造方法は以下に説明する通りである。

以下に図3から図5(e)、続いて図9から図12を参照して製造方法につき説明する。
(工程1〜3)まず、図3(a)から図5(e)に示すように上述した第1実施形態の工程1〜3を実施する。
以上より半導体層2のエピタキシャル成長法による形成からシリコン酸化膜9のパターニングまで終了する。

(工程4)次に、フォトレジスト膜10を剥離し図9(a)に示すようにドライエッチングにより半導体層2に凹部3を形成する。凹部3、いわゆるトレンチは異方性エッチングされ側壁が略垂直に切立った凹状に形成される。凹部3の形成パターンは図13、図14のように半導体層2の表面に凹部3の開口部が稠密に敷き詰められた略正三角形の頂点に位置するように形成してもよいし図15のように等間隔のストライプ状に形成してもよい。
例えば、パターンをストライプ状に形成し、凹部3相互間の距離は10μm、凹部3の開口部の幅を1μm、凹部3の深さを1μmとする。
これらの寸法については、素子設計上の要求特性に応じて適宜選択されればよい。

(工程5)次に、図9(b)に示すようにボロン(B)を垂直方向を支配的としたイオン注入を行なう。この結果、凹部3の底部への注入量は凹部3の側壁部への注入量に比較し相対的に多くなる。すなわち、凹部3の底部に拡散源(ボロン(B))が高濃度に仕込まれる。

(工程6)次に、図10(c)に示すように再び熱酸化法又はCVD法により凹部3内面に絶縁層12となる部分を含んだシリコン酸化膜14を形成する。例えば、シリコン酸化膜14の厚みを0.1μm〜0.2μmとする。次図10(d)においては、これらのシリコン酸化膜9,14を併せたシリコン酸化膜15を記載する。

(工程7)次に、図10(d)に示すようにシリコン酸化膜15が形成された凹部3内の隙間に減圧CVD法によりポリシリコン16を充填する。

(工程8)次に、図11(e)に示すように主表面上のポリシリコン16をエッチバックしドライブインを行い、ボロンを熱拡散させてP型半導体領域4を形成する。
このとき、凹部3の底部に拡散源の中心をおいて、ボロンは深い方向や浅い方向を含め全方向に半導体内を拡散する。浅い方向への拡散は凹部3側壁部に進行し凹部3開口周縁の半導体層2表面に到達する。深い方向への拡散によりボロンは半導体基板1に近づくが半導体基板1には達しない。
形成されたP型半導体領域4内のP型不純物は、凹部3底部の拡散源の中心から離れるに従いその濃度が低下するように分布する。従って、凹部3底部の拡散源の中心位置が最も高濃度となる。凹部3底部の拡散源の中心から離れた半導体層2表面や半導体基板1に望むP型半導体領域4下端は低濃度となる。
このとき重要なことは、このP型半導体領域4内の半導体層2表面を含む低濃度表層部を、ショットキ障壁金属膜6とP型ショットキ接合を形成するほどの低濃度にすることである。このP型半導体領域4の低濃度表層部の不純物濃度は、イオン注入のドーズ量と凹部3の深さを選択することにより調整することができる。
P型ショットキ接合を形成する為のP型半導体領域4内の半導体層2表面濃度(キャリア濃度)の値は2×1017/cm3以下であり、好ましくは5×1016/cm3以下である。

(工程9)次に、図11(f)に示すように周知のフォトリソグラフィー法を用いて再びシリコン酸化膜15をパターンエッチングして開口部15aを形成した後、このシリコン酸化膜15をマスクとして半導体層2表面にボロン(B)をイオン注入し、さらにその後、図12(g)に示すようにドライブインを行い、P型表面層5をプレーナ製法により形成する。これと同時に最終的なN型半導体領域8が決定する。
ここで、半導体層2の表面に露出したP型表面層5の露出面の位置は、隣接するいずれのP型領域(P型表面層5又はP型半導体領域4)の露出面に対しても等間隔となるように設定する。なお、図2〜図5、図9〜12ではP型半導体領域4の間にP型表面層5が一つあるように記載したが、図15に示されるように2つあってもよいし、また所定の複数個形成してもよい。従って、2つのP型表面層5同士が隣接する場合がある。
また、P型半導体領域4の露出面17を図13又は図14のように稠密に敷き詰められた略正三角形の頂点に位置するように形成した場合、P型表面層5の露出面18は図13のごとく略正三角形の各辺の中点に1つずつ配置してもよいし、図14のごとく略正三角形の各中心に1つずつ配置してもよい。
ここで、重要なことは半導体層2表面のP型領域露出面どうしが等間隔でありP型半導体領域4どうしがP型表面層5より深い範囲で等間隔である均等分散配置を実現することであり、これにより逆方向印加電圧が相対的に低い領域と、高い領域の2段階の均一なピンチオフを起こし、逆方向漏れ電流が局所集中しないようにすることである。

(工程10)次に、図12(h)に示すように半導体層2表面上のシリコン酸化膜を弗酸(HF)系のエッチング液で除去する。凹部3内面のシリコン酸化膜を残し、絶縁層12とする。

(工程11) 次に、 図2に示すように半導体層2の表面にショットキ障壁金属膜6を被着形成した。ショットキ障壁金属膜6は、要求特性に応じて適宜選択されればよいが、ここでは、ショットキ障壁金属膜6としてモリブデン(Mo)を用いた。
また、N型半導体基板1の裏面に電極金属膜7を被着形成した。電極金属膜7としては、金(Au)等からなる多層電極金属膜を用いた。以上で図1に示す本実施形態のJBS半導体装置が完成する。

本発明第1実施形態のJBS半導体装置の断面を模式的に表した図である。 本発明第2実施形態のJBS半導体装置の断面を模式的に表した図である。 本発明第1実施形態の主要製造工程における断面図である。 図3に続く、本発明第1実施形態の主要製造工程における断面図である。 図4に続く、本発明第1実施形態の主要製造工程における断面図である。 図5に続く、本発明第1実施形態の主要製造工程における断面図である。 図6に続く、本発明第1実施形態の主要製造工程における断面図である。 図7に続く、本発明第1実施形態の主要製造工程における断面図である。 本発明第2実施形態の主要製造工程における断面図である。 図9に続く、本発明第2実施形態の主要製造工程における断面図である。 図10に続く、本発明第2実施形態の主要製造工程における断面図である。 図11に続く、本発明第2実施形態の主要製造工程における断面図である。 本発明の半導体層表面のレイアウトを示した部分平面図である。 本発明の半導体層表面のレイアウトを示した部分平面図である。 本発明の半導体層表面のレイアウトを示した部分平面図である。 従来のJBS半導体装置の断面図である。 従来のJBS半導体装置の断面図である。 従来のJBS半導体装置の半導体層表面を示した平面図である。 本発明第2実施形態のJBS半導体装置の等価回路図である。

符号の説明

1 N型半導体基板
2 半導体層
3 凹部
4 P型半導体領域
5 P型表面層
6 ショットキ障壁金属膜
7 電極金属膜
8 N型半導体領域
12 絶縁層
16 ポリシリコン

Claims (5)

  1. 第1導電型の半導体基板と、
    前記半導体基板上に前記半導体基板より低不純物濃度の第1導電型で形成された半導体層と、
    前記半導体層の表面に掘られた複数の凹部と、
    前記凹部に接し前記半導体層の前記表面から前記半導体基板に達しない所定の深さまで形成された第2導電型半導体領域と、
    対峙する2つの前記第2導電型半導体領域間の当該2つの第2導電型半導体領域から離間された位置に、前記半導体層の前記表面から前記第2導電型半導体領域より浅い所定の深さまで形成された第2導電型の半導体領域(以下「第2導電型表面層」という。)と、
    前記半導体層上に形成されたショットキ障壁金属膜と、
    前記半導体基板の前記半導体層と反対側の面に形成された電極金属膜とを備え、
    前記ショットキ障壁金属膜は、前記半導体層の第1導電型領域と第1導電型のショットキ接触をし、第2導電型表面層とオーミック接触し、前記第2導電型半導体領域とオーミック接触し、
    前記電極金属膜は前記半導体基板とオーミック接触し、
    前記半導体層の第1導電型領域は、前記第2導電型半導体領域及び第2導電型表面層のそれぞれとPN接合を構成してなることを特徴とする半導体装置。
  2. 第1導電型の半導体基板と、
    前記半導体基板上に前記半導体基板より低不純物濃度の第1導電型で形成された半導体層と、
    前記半導体層の表面に掘られた複数の凹部と、
    前記凹部に接し前記半導体層の前記表面から前記半導体基板に達しない所定の深さまで形成された第2導電型半導体領域と、
    対峙する2つの前記第2導電型半導体領域間の当該2つの第2導電型半導体領域から離間された位置に、前記半導体層の前記表面から前記第2導電型半導体領域より浅い所定の深さまで形成された第2導電型の半導体領域(以下「第2導電型表面層」という。)と、
    前記半導体層上に形成されたショットキ障壁金属膜と、
    前記半導体基板の前記半導体層と反対側の面に形成された電極金属膜とを備え、
    前記ショットキ障壁金属膜は、前記半導体層の第1導電型領域と第1導電型のショットキ接触をし、第2導電型表面層とオーミック接触し、前記第2導電型半導体領域と第2導電型のショットキ接触をし、
    前記電極金属膜は前記半導体基板とオーミック接触し、
    前記半導体層の第1導電型領域は、前記第2導電型半導体領域及び第2導電型表面層のそれぞれとPN接合を構成してなることを特徴とする半導体装置。
  3. 前記半導体層の表面に露出した前記第2導電型半導体領域の露出面及び第2導電型表面層の露出面の個々の形状は円形又は多角形状であり、
    前記半導体層の表面に露出した前記第2導電型半導体領域の露出面らは、相互に稠密に敷き詰められた略正三角形の各頂点に1つずつ配置され、
    前記半導体層の表面に露出した第2導電型表面層の露出面らは、前記略正三角形の各辺の中点に1つずつ配置され、
    前記第2導電型半導体領域の露出面と第2導電型表面層の露出面の間隔、及び第2導電型表面層の露出面相互間の間隔は、零バイアス時に拡散電位で前記半導体層の第1導電型領域側に広がる空間電荷層の幅の2倍より広く、降伏電圧時に想定される前記半導体層の第1導電型領域側に広がる空間電荷層の幅の2倍より狭い間隔であることを特徴とする請求項1又は請求項2記載の半導体装置。
  4. 前記半導体層の表面に露出した前記第2導電型半導体領域の露出面及び第2導電型表面層の露出面の個々の形状は円形又は多角形状であり、
    前記半導体層の表面に露出した前記第2導電型半導体領域の露出面らは、相互に稠密に敷き詰められた略正三角形の各頂点に1つずつ配置され、
    前記半導体層の表面に露出した第2導電型表面層の露出面らは、前記略正三角形の各中心に1つずつ配置され、
    前記第2導電型半導体領域の露出面と第2導電型表面層の露出面の間隔、及び第2導電型表面層の露出面相互間の間隔は、零バイアス時に拡散電位で前記半導体層の第1導電型領域側に広がる空間電荷層の幅の2倍より広く、降伏電圧時に想定される前記半導体層の第1導電型領域側に広がる空間電荷層の幅の2倍より狭い間隔であることを特徴とする請求項1又は請求項2記載の半導体装置。
  5. 前記半導体層の表面に露出した前記第2導電型半導体領域の露出面及び第2導電型表面層の露出面により前記半導体層の表面に等間隔のストライプが構成され、
    前記第2導電型半導体領域の露出面と第2導電型表面層の露出面の間隔、及び第2導電型表面層の露出面相互間の間隔は、零バイアス時に拡散電位で前記半導体層の第1導電型領域側に広がる空間電荷層の幅の2倍より広く、降伏電圧時に想定される前記半導体層の第1導電型領域側に広がる空間電荷層の幅の2倍より狭い間隔であることを特徴とする請求項1又は請求項2記載の半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101846879B1 (ko) 2016-07-05 2018-04-09 현대자동차 주식회사 쇼트키 배리어 다이오드 및 그 제조 방법

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006352006A (ja) * 2005-06-20 2006-12-28 Sumitomo Electric Ind Ltd 整流素子およびその製造方法
US8232558B2 (en) * 2008-05-21 2012-07-31 Cree, Inc. Junction barrier Schottky diodes with current surge capability
JP5600411B2 (ja) * 2009-10-28 2014-10-01 三菱電機株式会社 炭化珪素半導体装置
US8680587B2 (en) 2011-09-11 2014-03-25 Cree, Inc. Schottky diode
JP6037664B2 (ja) * 2012-06-07 2016-12-07 株式会社 日立パワーデバイス 半導体装置およびその製造方法
US8952481B2 (en) * 2012-11-20 2015-02-10 Cree, Inc. Super surge diodes
US9318624B2 (en) 2012-11-27 2016-04-19 Cree, Inc. Schottky structure employing central implants between junction barrier elements
CN103545382A (zh) * 2013-11-12 2014-01-29 株洲南车时代电气股份有限公司 一种结势垒肖特基二极管及其制作方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0590565A (ja) * 1991-09-25 1993-04-09 Shindengen Electric Mfg Co Ltd 整流用半導体装置
JP2835544B2 (ja) * 1991-10-15 1998-12-14 新電元工業株式会社 整流用半導体装置
JP3420698B2 (ja) * 1998-03-24 2003-06-30 株式会社東芝 半導体装置及びその製造方法
JP3943749B2 (ja) * 1999-02-26 2007-07-11 株式会社日立製作所 ショットキーバリアダイオード
JP2000252479A (ja) * 1999-03-01 2000-09-14 Fuji Electric Co Ltd ショットキーバリアダイオードおよびその製造方法
JP2002314098A (ja) * 2001-04-13 2002-10-25 Sanken Electric Co Ltd 半導体装置
JP4153811B2 (ja) * 2002-03-25 2008-09-24 株式会社東芝 高耐圧半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101846879B1 (ko) 2016-07-05 2018-04-09 현대자동차 주식회사 쇼트키 배리어 다이오드 및 그 제조 방법

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