JP3914852B2 - ダイオード素子とトランジスタ素子 - Google Patents
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Description
【発明の属する技術分野】
本発明はダイオードやトランジスタ等の半導体装置に係り、特に、細溝内に半導体結晶がエピタキシャル成長された構造を有する半導体装置に関する。
【0002】
【従来の技術】
図17は、従来技術のダイオード101の平面図を示し、図18は、図17のP−P線断面図を示している。なお、簡単のため図17には、後述する熱酸化膜とPSG膜とアノード電極は図示していない。
【0003】
このダイオード101は、N型のシリコン基板111を有している。シリコン基板111の表面上にはN型のエピタキシャル層112が形成されている。
【0004】
このエピタキシャル層112の表面には、平面形状がリング状の孔と長方形状の孔とが設けられている。ここではリング状の孔と長方形状の孔が3個ずつ設けられている。各リング状の孔は所定間隔を開けて同心状に配置されており、最も内側に配置された孔のリング内周より内側に、各長方形状の孔が配置されている。
【0005】
各リング状の孔と各長方形状の孔との内部には、エピタキシャル成長法で形成され、P型不純物が含まれた半導体層がそれぞれ充填されており、長方形状の孔と半導体層とで耐圧部1251〜1253が構成され、各リング状の溝と半導体層とで、ガードリング部1271〜1273が形成されている。
【0006】
エピタキシャル層112の表面には、熱酸化膜114とPSG膜115とが順次形成されている。PSG膜115上には金属薄膜からなるアノード電極118が配置されている。熱酸化膜114とPSG膜115とには同じ位置に開口が形成されている。この開口の縁を図17の符号162aに示す。この開口の底部ではエピタキシャル層112と、耐圧部1251〜1253と、最内周のガードリング部1271とが露出しており、これらの露出した部分がアノード電極118の底部と接触している。このアノード電極118は、エピタキシャル層112と接触した部分でショットキー接合部131を形成し、耐圧部1251〜1253及び最内周のガードリング部1271とはオーミック接合部1301〜1303を形成する。
【0007】
かかる構成のダイオード101では、アノード電極118に対して負の電圧を、カソード電極119に印加すると、アノード電極118とエピタキシャル層112との間のショットキー接合部131が順バイアスされ、アノード電極118からカソード電極119に向けて電流が流れる。
【0008】
それとは逆に、アノード電極118に対して正の電圧を、カソード電極119に印加すると、アノード電極118とエピタキシャル層112との間のショットキー接合部131と、耐圧部1251〜1253及び最内周のガードリング部1271と、エピタキシャル層112との間の各PN接合とが逆バイアスされ、電流は流れなくなる。この状態で、各PN接合からエピタキシャル層112内に横方向に空乏層が広がる。
【0009】
空乏層が広がり、最内周に配置されたガードリング部1271と各耐圧部1251〜1253の間や、互いに隣接するガードリング部127n、127n+1間に位置するエピタキシャル層112が全部空乏化するとともに、各ガードリング部1271〜1273や各耐圧部1251〜1253内部が空乏化すると、最も外側に配置された最外周のガードリング部1273のリング内周よりも内側は全部空乏化し、空乏層が形成されない箇所に電界が集中することはないので、電界集中によりブレークダウンが生じることはなく、耐圧が向上する。
【0010】
しかしながら、従来のダイオード素子では、最も外側に配置された最外周のガードリング部1273のリング内周よりも内側が全部空乏化する前にブレークダウンが生じてしまっていた。
【0011】
【発明が解決しようとする課題】
本発明は上記従来技術の不都合を解決するために創作されたものであり、その目的は、高耐圧のダイオード素子を提供することにある。
【0012】
【課題を解決するための手段】
上記課題を解決するため、請求項1記載の発明は、第1導電型の半導体層と、前記半導体層に設けられた孔によって構成され、リング形状の孔と、該リング形状の孔の内周領域に配置された孔を含む複数の充填孔と、前記充填孔内部に充填された第2導電型の半導体からなる充填物と、前記半導体層とはショットキー接合を形成し、前記充填物とはオーミック接合を形成する材料で構成された電極膜とを有し、前記リング形状の孔のうち、同心状に配置された孔と、該孔内に充填された充填物とで複数のガードリング部が構成され、該リング形状の孔の内周領域に配置された孔と、該孔内に充填された充填物とで耐圧部が構成され、前記電極膜は、最も内側に配置された最内周のガードリング部のリング内周より内側に位置する半導体層の表面と、前記最内周のガードリング部のリング内周より内側に位置する耐圧部の充填物表面とに、少なくとも接触するように配置されたダイオード素子であって、前記各ガードリング部の間に位置する半導体層の表面には、第2導電型の不純物が拡散されて成り、前記充填物の底部よりも浅く、互いに隣接する各ガードリング部の両方には接触しない中継拡散層が設けられている。
請求項2記載の発明は、請求項1記載のダイオード素子であって、前記ガードリング部のリング幅方向における前記中継拡散層の長さは、互いに隣接する前記ガードリング部間の距離よりも短い。
請求項3記載の発明は、請求項1又は2のいずれか1項記載のダイオード素子であって、前記電極膜は、前記最内周のガードリング部と接触するように配置されている。
請求項4記載の発明は、請求項1又は2のいずれか1項記載のダイオード素子であって、前記電極膜は、前記最内周のガードリング部と接触しないように配置されている。
請求項5記載の発明は、請求項1乃至4のいずれか1項記載のダイオード素子であって、前記中継拡散層は、前記ガードリング部のリング内周又はリング外周のいずれか一方に接するように配置された請求項1乃至4のいずれか1項記載のダイオード素子である。
請求項6記載の発明は、前記中継拡散層は、前記各ガードリング部とは非接触にされた請求項1乃至4のいずれか1項記載のダイオード素子である。
請求項7記載の発明は、前記リング形状の孔は、前記ガードリング部を構成する孔以外の孔であって、前記最内周のガードリング部と前記耐圧部の間に位置する他の同心状の孔を含み、前記他の同心状の孔と、該他の同心状の孔内に充填された充填物とで中間リング部が構成され、互いに隣接する各中間リング部の間に位置する前期半導体層の表面には、絶縁膜を介して前記電極膜が配置された請求項1乃至6のいずれか1項記載のダイオード素子である。
請求項8記載の発明は、前記電極膜は、その端部が、少なくとも前記最内周のガードリング上まで延設された請求項7記載のダイオード素子である。
請求項9記載の発明は、請求項1乃至請求項8のいずれか1項記載のダイオード素子であって、最外周のガードリング部より内側に位置する半導体層内部の第1導電型の不純物量と、前記各ガードリング部内部及び前記各耐圧部内部の第2導電型の不純物量が等しくされたダイオード素子である。
請求項10記載の発明は、 第1導電型の半導体層と、前記半導体層の片面側に同心状に設けられ、内部が第2導電型の半導体充填物で充填された複数のリング形状の孔と、前記半導体層内部の前記片面側の表面近傍位置であって、最内周の前記リング形状の孔の内周領域に配置された第2導電型のベース領域と、前記ベース領域の内部に配置された第1導電型のソース領域と、前記ベース領域に接して配置されたゲート絶縁膜と、前記ゲート絶縁膜と接触するゲート電極とを有するトランジスタ素子であって、前記複数のリング形状の孔と、前記各リング形状の孔内に充填された前記第2導電型の半導体充填物とで複数のガードリング部が構成され、前記各ガードリング部は前記ベース領域とは非接触にされ、前記リング状の孔の底部よりも浅い第2導電型の中継拡散層が、隣接する前記リング形状の孔の間の位置であって、前記半導体層内部の表面近傍位置に、隣接する前記リング状の孔の少なくともいずれか一方に非接触な状態で配置されたトランジスタ素子である。
請求項11記載の発明は、請求項10記載のトランジスタ素子であって、前記中継拡散層が、最内周の前記リング形状の孔と前記ベース領域の間の位置に、最内周の前記リング形状の孔と前記ベース領域の少なくともいずれか一方には非接触な状態で配置されたトランジスタ素子である。
請求項12記載の発明は、請求項10又は請求項11のいずれか1項記載のトランジスタ素子であって、前記半導体層の前記ベース領域が配置された面とは反対側の面には、前記半導体層と同じ導電型であって前記半導体層よりも高濃度のオーミック層が配置され、前記オーミック層の表面には前記オーミック層とオーミック接合を形成するドレイン電極膜が配置されたトランジスタ素子である。
請求項13記載の発明は、請求項10又は請求項11のいずれか1項記載のトランジスタ素子であって、前記半導体層の前記ベース領域が配置された面とは反対側の面には、前記半導体層とは異なる導電型のコレクタ層が配置され、前記コレクタ層の表面には、前記コレクタ層とはオーミック接合を形成するコレクタ電極膜が配置されたトランジスタ素子である。
請求項14記載の発明は、請求項10又は請求項11のいずれか1項記載のトランジスタ素子であって、前記半導体層の前記ベース領域が配置された面とは反対側の面には、前記半導体層とはショットキー接合を形成するショットキー電極膜が配置され、前記ショットキー接合は、前記半導体層と前記ベース層との間に形成されるPN接合が逆バイアスされる極性の電圧で順バイアスされるように構成されたトランジスタ素子である。
請求項15記載の発明は、請求項10乃至請求項14のいずれか1項記載のトランジスタ素子であって、最内周の前記リング形状の孔の内側には、底面が前記半導体充填物と同じ深さであって、前記ベース領域の底面よりも深い位置にある第2導電型の直線状の半導体充填物が配置され、最内周の前記リング形状の孔の内側に位置する前記半導体層に含まれる前記第1導電型の不純物総量と、最内周の前記リング形状の孔内の前記半導体充填物と、前記直線状の半導体充填物に含まれる第2導電型の不純物総量は等しくされたトランジスタ素子である。
請求項16記載の発明は、請求項15記載のトランジスタ素子であって、前記各ガードリング部に含まれる第2導電型の不純物総量と、前記ガードリング間に位置する前記半導体層に含まれる第1導電型の不純物総量は等しくされたトランジスタ素子である。
【0013】
本発明のダイオード素子及びトランジスタ素子では、第1導電型をN型とした場合には、第2導電型はP型であり、その逆に、第1導電型をP型とした場合には、第2導電型はN型である。
【0014】
本発明のダイオード素子では、半導体層とオーミック接合する金属膜を、孔が設けられた表面と反対側の表面に形成し、半導体層を接地した状態で電極膜に対して負の電圧を金属膜に印加すると、電極膜と半導体層との間のショットキー接合が順バイアスされ、ショットキー接合を通って電極膜から金属膜へと電流が流れる。このとき、耐圧部内の充填物と半導体層との間のPN接合も順バイアスされるが、PN接合の障壁高さはショットキー接合の障壁高さよりも高いので、PN接合に流れる電流はショットキー接合を介して流れる電流よりもはるかに小さい。
【0015】
また、本発明のトランジスタ素子では、半導体領域がドレイン領域となっており、ベース領域とドレイン領域との間に形成されるPN接合を逆バイアスする極性の電圧をソース領域とドレイン領域の間に印加し、その状態でゲート電極膜に閾電圧以上の電圧を印加するとゲート絶縁膜に接触しているベース領域の部分に第1導電型の反転層を形成され、その反転層によってソース領域とドレイン領域とが接続され、ソース領域とドレイン領域の間に電流が流れる。
【0016】
半導体層の、ベース領域が配置された面とは逆側の面に、半導体層と同じ導電型のドレイン層が配置されていれば、ソース領域と半導体層(ドレイン領域)の間に電流が流れるときに、半導体層の中には少数キャリアは注入されず、本発明のトランジスタ素子は、多数キャリアで動作するMOSFETになる。
【0017】
半導体層と同じ導電型のドレイン層に換え、半導体層とは異なる導電型のコレクタ層が配置されている場合は、半導体層の中に少数キャリアが注入され、IGBTとなる。この場合は、半導体層の伝導度変調により、ソース領域とコレクタ層の間は低抵抗になる。
【0018】
また、半導体層とショットキー接合を形成するショットキー電極膜が配置されており、半導体層とショットキー電極膜の間でショットキーダイオードが形成されており、そのショットキーダイオードが、半導体層とベース層との間に形成されるPN接合ダイオードが逆バイアスされる極性の電圧が印加されたときに、順バイアスされるように構成しておくと、半導体層の中、IGBTの場合よりも少量の少数キャリアが注入され、伝導度変調による低抵抗化と高速なスイッチングが両立する。
【0019】
半導体層とベース層との間に形成されるPN接合が逆バイアスされている状態でゲート電極の電位が閾電圧を下回ると、電流は流れなくなる。
【0020】
この状態では、ベース領域と半導体層の間のPN接合やガードリング部と半導体層との間のPN接合は逆バイアスされベース領域やガードリング部から半導体層内部に向けて空乏層が広がる。
【0021】
ダイオード素子の場合は、電極膜に対して正の電圧を金属膜に印加すると、電極膜と半導体層との間のショットキー接合と、耐圧部と半導体層との間のPN接合と、最内周のガードリング部との両方が逆バイアスされ、各PN接合から空乏層が広がる。
【0022】
本発明のダイオード素子とトランジスタ素子では、互いに隣接するガードリング部の間に位置する半導体層内部に中継拡散層が配置され、互いに隣接する各ガードリング部の間に位置する半導体層の幅は、中継拡散層が設けられた部分の方が、中継拡散層が設けられていない部分よりも短くなっている。各ガードリング部から空乏層が広がると、半導体層の幅が短い部分は、幅が長い部分よりも早く空乏化するので、中継拡散層が設けられた部分は、中継拡散層が設けられていない部分が空乏化する電圧よりも低い電圧で空乏化する。
【0023】
このため、本発明のダイオード素子とトランジスタ素子では、中継拡散層が設けられていない素子よりも低い電圧で、互いに隣接する各ガードリング部を空乏層で接続することができる。
【0024】
各ガードリング部のリング幅方向における中継拡散層の長さを長くすれば、長くした分だけ半導体層の幅が短くなるので、中継拡散層の長さが短い素子に比して、低電圧で全部のガードリング部を空乏層で接続し、最外周のガードリング部より内側に位置する半導体層を空乏化させることができる。
【0025】
中継拡散層が設けられていない従来の素子では、最外周のガードリング部のリング内周よりも内側に位置する半導体層が全部空乏化せずにブレークダウンが生じてしまっていたが、本発明のダイオード素子やトランジスタ素子では、半導体層は全部空乏化するので、従来素子と異なりブレークダウンは生じない。
【0026】
本発明のダイオード素子やトランジスタ素子において、例えば、最外周のガードリング部より内側に位置する半導体層内部の第1導電型不純物の量と、各ガードリング部内部及び各耐圧部内部の第2導電型不純物の量とが等しくなるようにしておくと、半導体層の内部が完全に空乏化したときに、最外周のガードリング部のリング内周よりも内側に位置する各ガードリング部の内部及び各耐圧部の内部も完全に空乏化し、最外周のガードリング部のリング内周よりも内側で空乏層が形成されない箇所はなくなるので、空乏層が形成されない箇所に電界が集中してブレークダウンが生じることはない。
【0027】
なお、本発明のダイオード素子とトランジスタ素子において、ガードリング部のリング幅方向における中継拡散層の長さは、互いに隣接するガードリング部間の距離よりも短くされており、中継拡散層が互いに隣接する各ガードリング部の両方に接触することはないので、互いに隣接する各ガードリング部が中継拡散層で接続されることはない。
【0028】
【発明の実施の形態】
以下で図面を参照し、本発明の実施形態について説明する。
最初に、本発明の一実施形態に係るダイオード素子の製造方法について説明する。
【0029】
図4を参照し、符号11は、N型のシリコンからなる半導体基板を示している。この半導体基板11の表面上には、本発明の半導体層の一例であるN型のエピタキシャル層12が形成されている。エピタキシャル層12の表面にはパターニングされた熱酸化膜13が成膜されている。この熱酸化膜13は、平面図を図11に示すように、パターニングにより平面形状が矩形リング状の開口471〜474と、平面形状が長方形状の開口461〜463とを複数ずつ有しており、矩形リング状の開口471〜474と、長方形状の開口461〜463との底部に、エピタキシャル層12が露出している。ここでは、矩形リング状の開口471〜474を4個有し、長方形状の開口461〜463を3個有している。なお、図4は図11のC−C線断面図に相当している。
【0030】
図11に示すように、各矩形リング状の開口471〜474は所定間隔を開けて同心状に配置されており、各長方形状の開口461〜463は、最も内側の矩形リング状の開口471のリング内周より内側に位置し、互いに平行に配置されている。
【0031】
この熱酸化膜13をマスクにし、熱酸化膜13の各矩形リング状の開口471〜474の底部と各長方形状の開口461〜463の底部にそれぞれ露出するエピタキシャル層12をエッチングで除去すると、熱酸化膜13の開口と同じ平面形状の孔が形成される。図5に示すように長方形状の開口461〜463と同じ位置には長方形状の細孔231〜233が形成され、矩形リング状の開口471〜474と同じ位置には矩形リング状の孔261〜264が形成される。
【0032】
これらの細孔231〜233と矩形リング状の孔261〜264は、本発明の充填孔の一例を構成しており、同じエッチング工程で同時に形成されるため、それぞれの深さは互いに等しくなっており、各細孔231〜233と矩形リング状の孔261〜264の底部は、いずれもエピタキシャル層12の内部に位置している。
【0033】
次いで、P型不純物であるボロンを含むガスを流しながら細孔231〜233と矩形リング状の孔261〜264との内部に、エピタキシャル層を成長させると、孔内部がP型のエピタキシャル層からなる充填物で埋められる。このとき、充填物は、エピタキシャル層12の表面まで充填されており、熱酸化膜13の開口461〜463、471〜474は充填物の表面より上方に位置しているので、各開口461〜463、471〜474は充填物で埋められずに残り、各開口461〜463、471〜474の底部に充填物は露出している。
【0034】
このうち、図6に示すように、各矩形リング状の孔261〜264の内部に充填された充填物をガードリング部271〜274と呼び、各細孔231〜233の内部に充填された充填物を耐圧部251〜253と呼ぶと、各ガードリング部271〜274は所定間隔を開けて同心状に配置され、各耐圧部251〜253は、ともに最も内側に配置された最内周ガードリング部271のリング内周よりも内側に位置している。
【0035】
上述したエピタキシャル成長の際には、各耐圧部251〜253及び各ガードリング部271〜274内部の不純物濃度が均一になるように、ガス流量や不純物濃度などを制御しながらガスを流しており、充填物内部の不純物濃度は均一になっている。
【0036】
次に、熱酸化膜13の、矩形リング状の開口471〜474のうち、最内周に配置された開口471を除く開口472〜474を構成する側壁部分のうち、リング内周側の側壁部分を部分的にエッチングして除去すると、除去された部分に新たな開口が形成される。新たな開口を図7、図12の符号511〜513に示すと、この新たな開口511〜513は、矩形リング状の開口472〜474のリング内周から内側へと突出している。この新たな開口511〜513は、平面形状が矩形であって、それぞれの底部には、エピタキシャル層12が露出している。なお、図7は図12のD−D線断面図に対応している。
【0037】
次いで、この熱酸化膜13をマスクにして基板表面に、P型不純物であるボロンイオンを照射すると、矩形リング状の開口471〜474の底部に露出する各ガードリング部271〜274と、新たな開口511〜513の底部に露出するエピタキシャル層12の表面に、それぞれP型不純物が注入される。
【0038】
その後熱処理すると、注入されたP型不純物は各ガードリング部272〜274内部と、エピタキシャル層12内部との両方にそれぞれ拡散する。各ガードリング部271〜274はP型の半導体層なので、P型不純物が拡散すると、ガードリング部271〜274表面近傍の不純物濃度は高くなるものの、導電型はP型のままで変化はない。これに対し、新たな開口511〜513の底部に露出するエピタキシャル層12にP型不純物が拡散すると、そのエピタキシャル層12の導電型がN型からP型に反転して、新たな開口511〜513の底部で露出するエピタキシャル層12表面に、新たにP型不純物拡散層が形成される(図8)。
【0039】
この新たなP型不純物拡散層を中継拡散層521〜523と呼ぶと、各中継拡散層521〜523は、最内周ガードリング部271を除く各ガードリング部272〜274のリング内周から内側に突出して配置されており、それぞれが各ガードリング部272〜274と接触している。各中継拡散層521〜523の深さは、0.8〜1μm程度であって、ごく浅く形成されている。この状態ではN型のエピタキシャル層12の表面には熱酸化膜13が位置している。
【0040】
次にエピタキシャル層12表面に位置する熱酸化膜13を全部除去した後、熱酸化処理してエピタキシャル層12の表面に新たな熱酸化膜を成膜し、CVD法等により熱酸化膜の表面にPSG膜を成膜し、熱酸化膜とPSG膜からなる保護膜を成膜する。その後、保護膜をパターニングして、縁が、最内周ガードリング部271をリング幅方向に二等分する線である最内周リング中心線上に位置する開口を形成する。すると、各耐圧部251〜253表面と、最内周リング中心線より内側に位置するエピタキシャル層12の表面と、最内周リング中心線より内側に位置する最内周ガードリング部271の表面とが、開口の底部に露出する。図9の符号14に熱酸化膜を示し、符号15にPSG膜を示し、符号60に、開口を示す。
【0041】
次に、金属をスパッタリングして、PSG膜15の表面と、開口60の底部に露出するエピタキシャル層12、各耐圧部251〜253、最内周ガードリング部271の各表面上とに金属膜を成膜した後、パターニングして、金属膜からなるアノード電極膜を形成する。図10の符号18にアノード電極膜を示す。この金属膜を構成する金属は、エピタキシャル層12とはショットキー接合を形成し、各耐圧部251〜253とはオーミック接合を形成する金属であって、ここではクロムを用いている。アノード電極膜18の底部は、開口60の底部に露出するエピタキシャル層12表面と、各耐圧部251〜253表面と、最内周ガードリング部271とに接触し、最内周ガードリング部271を除く他のガードリング部272〜274とは非接触の状態になっている。また、アノード電極膜18とエピタキシャル層12とで形成されるショットキー接合と、アノード電極膜18と各耐圧部251〜253とで形成されるオーミック接合とは、いずれも最内周ガードリング部271のリング内周より内側に位置している。
【0042】
その後、半導体基板11の、エピタキシャル層12が配置された側と反対側の一表面に、半導体基板11とオーミック接合する金属薄膜からなるカソード電極膜19を形成する。以上の工程を経て、図1、図2に示す本発明の一実施形態に係るダイオード1が完成する。図1は、ダイオード1の平面図であり、図2、図3は図1のA−A線断面、B−B線断面に相当する部分の断面図をそれぞれ示している。なお、簡単のため、図1では、アノード電極膜18と熱酸化膜14とPSG膜15は省略しており、また、符号60は、熱酸化膜14とPSG膜15の開口を示している。
【0043】
n番目のガードリング部を符号27nに示し、その外側に隣接して配置されたガードリング部を符号27n+1に示し、その間に配置された中継拡散層を符号52nに示すと、互いに隣接する各ガードリング部27n、27n+1の間に位置するエピタキシャル層12の幅は、一定値aにされており、中継拡散層52nが設けられた部分では、他の部分の幅aより短くなっている。ここでは、中継拡散層52nの幅がa/2であるから、残りのエピタキシャル層12の幅はa/2になっている。
【0044】
アノード電極膜18に対して負の電圧をカソード電極膜19に印加すると、アノード電極膜18とエピタキシャル層12との間のショットキー接合が順バイアスされ、アノード電極膜18からカソード電極膜19に向けて電流が流れる。
【0045】
このとき、各耐圧部251〜253とエピタキシャル層12との間のPN接合と、最内周ガードリング部271とエピタキシャル層12との間のPN接合とが順バイアスされるが、PN接合の障壁高さはショットキー接合の障壁高さよりも高いので、PN接合に流れる電流はショットキー接合を介して流れる電流よりもはるかに小さい。
【0046】
それとは逆に、アノード電極膜18に対して正の電圧をカソード電極膜19に印加すると、アノード電極膜18とエピタキシャル層12の間のショットキー接合と、耐圧部251〜253と最内周ガードリング部271と、エピタキシャル層12の間のPN接合とが逆バイアスされる。するとショットキー接合と各PN接合からそれぞれ空乏層が広がる。
【0047】
これらの空乏層のうち、ショットキー接合から広がる空乏層は、エピタキシャル層12内部に広がる。PN接合から広がる空乏層は、N型のエピタキシャル層12と、P型の耐圧部251〜253の内部とP型の最内周ガードリング部271の内部の両方に広がる。N型のエピタキシャル層12内に広がる空乏層のうち、最内周ガードリング部271のPN接合から広がる空乏層に着目し、その中でも最内周ガードリング部271のリング外周側のPN接合から外へ広がる空乏層に以下で着目する。
【0048】
最内周ガードリング部271のリング外周側のPN接合から空乏層が広がると、上述したように、最内周ガードリング部271と第2ガードリング部272の間では、中継拡散層521が設けられた部分のエピタキシャル層12の幅は、中継拡散層521が設けられていない部分の半分のa/2になっており、最内周ガードリング部271から空乏層がa/2だけ広がると、その空乏層が中継拡散層521に達し、中継拡散層521を介して最内周のガードリング部271と、第2ガードリング部272が空乏層で接続される。すると、最内周のガードリング部271から広がった空乏層と同じ距離a/2だけ、第2ガードリング部272から内向きと外向きに空乏層が広がる。
【0049】
第2ガードリング部272から内向きに広がる空乏層は、最内周のガードリング271に向けて広がるのに対し、最内周ガードリング部271から外向きに広がった空乏層は、第2ガードリング部272に向けて広がっている。
【0050】
それらの空乏層は、a/2ずつ広がるのに対し、互いに隣接する各ガードリング間の距離はaであるから、両方の空乏層の端部は互いの端部に到達し、結果として最内周及び第2ガードリング部271、272間に位置するエピタキシャル層12は空乏化する。
【0051】
他方、第2ガードリング部272から外向きに広がる空乏層も距離a/2だけ第3のガードリング部273に向けて広がるから、その空乏層の端部は中継拡散層522に達し、第3ガードリング部273と第2ガードリング部272とが空乏層で接続される。
【0052】
その結果、第3のガードリング部273から内向きと外向きにa/2ずつ空乏層が広がり、上述したのと同様に、第3のガードリング部273から内向きに広がった空乏層と、その内側に位置する第2のガードリング部272から外向きに広がった空乏層とで、それらのガードリング部272、273の間のエピタキシャル層が空乏化すると共に、第3のガードリング部273から外向きに広がった空乏層により、当該第3のガードリング部273の外周に位置する第4のガードリング274が、それよりも内側に位置する最内周〜第3のガードリング部271〜273と互いに接続される。
【0053】
本発明では、各ガードリング部間の間隔は互いに等しく、内側のガードリング部から空乏層が、ガードリング部間の距離の半分の距離だけ広がったときに、外側位置で隣接するガードリング部に達するから、結局、当該ガードリング部の内側に隣接するガードリング部から広がった空乏層が当該ガードリング部に到達すると、当該ガードリング部よりも内側に位置するガードリング部間のエピタキシャル領域は空乏化すると共に、当該ガードリングから外側に広がった空乏層は、更に1本外側位置に隣接するガードリングに到達する。
【0054】
従って、最内周と第2番目のガードリングの間が空乏化すると、その空乏化は最外周のガードリングまで伝達され、最外周のガードリングよりも内側に位置するガードリング間エピタキシャル領域が全部空乏化する。
【0055】
このとき、本発明では、最内周のガードリングよりも内側のエピタキシャル領域も全部空乏化しており、且つ、任意のガードリング部を選び、そのガードリング部の中心線よりも内側のP型不純物とN型不純物の総量が等しくなるように設定されているから、最外周のガードリングよりも内側に位置するP型領域も全部空乏化している。
【0056】
従来のダイオード素子では、中継拡散層が設けられていなかったので、最外周のガードリング部まで空乏層が達する前にブレークダウンが生じてしまっていたが、本発明のダイオード素子1では、最外周のガードリング部274のリング中心線よりも内側に位置するN型のエピタキシャル層12は全部空乏化するので、P型の各ガードリング部271〜274の内部及び各耐圧部251〜253の内部も全部空乏化する。
【0057】
従って、最外周のガードリング部274よりも内側で空乏層が形成されない箇所はなくなるので、空乏層が形成されない箇所に電界が集中してブレークダウンが生じることはなく、耐圧が向上する。
【0058】
なお、本実施形態のダイオード1では互いに隣接する各ガードリング部27n、27n+1間の距離を全てaとし、中継拡散層が設けられた部分のエピタキシャル層12の長さを全てa/2としたが、本発明はこれに限られるものではなく、中継拡散層が設けられることで、最外周のガードリング部274より内側に位置するエピタキシャル層12が全部空乏化するように構成されていればよい。
【0059】
また、本実施形態のダイオード1にはガードリング部271〜274が4本設けられたものとしたが、本発明のガードリング部の本数はこれに限られるものではなく、何本設けられていてもよい。
【0060】
また、上述したダイオード1では、各中継拡散層521〜523が、最内周ガードリング部271以外の各ガードリング部272〜274のリング内周から内側に突出するように配置されているが、本発明のダイオード素子1はこれに限られるものではなく、例えば、図13、図14に示すダイオード素子2のように、最外周のガードリング部274を除くガードリング部271〜273のリング外周からそれぞれ外側に突出するように、中継拡散層521〜523を配置してもよい。
【0061】
このように構成しても、互いに隣接する各ガードリング部27n、27n+1の間にはそれぞれ中継拡散層52nが配置されるので、図1乃至図3に示すダイオード素子1と同様に、最外周のガードリング部274のリング内周より内側に位置するエピタキシャル層12を全て空乏化させることができる。
【0062】
また、図15、図16に示すダイオード素子3のように、中継拡散層521〜523が、互いに隣接する各ガードリング部27n、27n+1のいずれにも接しないように配置してもよい。このように構成しても、互いに隣接する各ガードリング部27n、27n+1の間にはそれぞれ中継拡散層52nが配置されることになり、図1乃至図3に示すダイオード素子1と同様に、低電圧を印加しても、最外周のガードリング部274のリング内周より内側に位置するエピタキシャル層12の全部を空乏化させることができる。
【0063】
また、各中継拡散層521〜523は、各ガードリング部272〜274のリング内周に部分的に配置されているが、本発明はこれに限られるものではなく、例えば各ガードリング部272〜274のリング内周の全周や、リング外周の全周に中継拡散層521〜523を配置するように構成してもよい。
【0064】
また、各ガードリング部271〜274のリング幅方向における中継拡散層521〜523の長さは、ともに互いに隣接する各ガードリング部27n、27n+1間の距離の略半分にされているが、本発明はこれに限られるものではなく、各ガードリング部271〜274のリング幅方向における中継拡散層の長さを長くすれば、長くした分だけ半導体層の幅が短くなるので、中継拡散層521〜523の長さが長い素子は、短い素子に比して低電圧を印加しても、全部のガードリング部271〜274を空乏層で接続することができる。
【0065】
ガードリング部27間に中継拡散層52が配置されていない場合に、隣接するガードリング部27n、27n+1間が空乏層で接続される最小の大きさの電圧を空乏化電圧と呼ぶとすると、上述したように、本発明では、その空乏化電圧よりも低い電圧が印加されたときに、全部のガードリング部271〜274が空乏層で接続されるように構成することが可能である。特に、中継拡散層のリング幅方向の長さを調節することで、各ガードリング部271〜274が接続される電圧の大きさを変えることができる。
【0066】
次に、本発明の他の例を説明すると、本発明のダイオードは、図19の符号5に示したように、上述したダイオード1の最内周のガードリング部271と各耐圧部251〜253の間のエピタキシャル層12に、中間リング部2271〜2272を設けてもよい。この中間リング部2271〜2272は、各ガードリング部271〜274と深さが同じ孔であって、各ガ−ドリング部271〜274と所定間隔を開けて同心状に配置されたリング状の孔内に、P型のエピタキシャル層からなる充填物が充填されてなるものである。互いに隣接する各中間リング部2271〜2272の間のエピタキシャル層12には、各ガードリング部271〜274間と異なり中継拡散層が設けられていない。
【0067】
ダイオード5は、熱酸化膜14と、その上に形成されたPSG膜15とからなる二層構造の絶縁膜を有している。アノード電極膜18は、二層構造の絶縁膜に設けられた開口によって、エピタキシャル層12や耐圧部251〜253に接続されている。
【0068】
ここでは最内周のガードリング部271は、二層構造の絶縁膜によってアノード電極膜18と絶縁されており、最内周に位置する中間リング部2271の表面を含み、その中間リング部2271よりも外側の領域は、二層構造の絶縁膜によって覆われている。
【0069】
アノード電極膜18は、最外周の中間リング部2272よりも外側まで延設されており、その端部は、少なくとも最内周のガードリング部271の上方よりも外側に配置されている。
【0070】
従って、各中間リング部2271〜2272の上部と、中間リング部2271〜2272の間、又は中間リング部2272とガードリング部271の間のエピタキシャル層12の上部には、アノード電極膜18が位置している。
【0071】
エピタキシャル層12上に、二層構造の絶縁膜を介してアノード電極膜18が位置する部分はMOS構造となり、ショットキー接合を逆バイアスする極性の電圧がアノード電極膜18に印加されたときに、MOS構造を構成する部分のエピタキシャル層12の表面のキャリア濃度を減少させ、更に、逆バイアスの電圧が大きいときには、MOS構造を構成する部分のエピタキシャル層12表面に、反対の導電型のキャリアを誘起させ、反転層を形成する。
【0072】
この場合、アノード電極膜18に印加される逆バイアスの電圧が、上記の空乏化電圧以下の大きさであっても、MOS構造を構成する部分のエピタキシャル層12の少なくとも表面付近が空乏化する。
【0073】
各中間リング部2271〜2272と各ガードリング部271〜274はアノード電極膜18とは非接触の状態になっており、フローティング電位に置かれているが、MOS構造を構成する部分のエピタキシャル層12の表面付近が空乏化すると、中間リング部2271〜2272同士、又は最外周の中間リング部2272と最内周のガードリング部271とが空乏層で接続され、電位が安定する。
【0074】
なお、上記各例では、第1導電型をN型とし、第2導電型をP型としたが、それとは逆に第1導電型をP型とし、第2導電型をN型としてもよい。
【0075】
また、アノード電極膜18は最内周ガードリング部271に接触しており、アノード電極膜18と同電位になっているが、本発明はこれに限られるものではなく、例えばアノード電極膜18が最内周ガードリング部271に接触しないように配置してもよい。
【0076】
また、上述した実施形態では、各中継拡散層521〜523の、エピタキシャル層12表面からの深さを0.8〜1μmとし、ごく浅くしているが、本発明の中継拡散層の深さはこれに限られるものではなく、各中継拡散層521〜523の底部が、各ガードリング部271〜274の底部よりも上方に位置していればよい。
【0077】
以上は、本発明のダイオード素子について説明したが、本発明にはトランジスタ素子も含まれる。
【0078】
図20は、本発明の一例のトランジスタ素子201の拡散構造を説明するための平面図であり、図21は図20のC−C線切断面図に相当し、図22は図20のD−D線切断面図に相当する。
【0079】
このトランジスタ201は、上記ダイオード素子1と同様に、エピタキシャル成長されたシリコン単結晶から成る第1導電型の半導体層212の片面に、所定間隔を開けて同心状に配置され、表面高さまで第2導電型の半導体充填物216で充填された複数本のリング状の溝2271〜2273を有しており、複数のリング状の溝2271〜2273と、各リング状の溝2271〜2273内部に充填された半導体充填物216とで複数のガードリング部が構成されている。各ガードリング部は互いに電気的に接続されておらず、後述するソース電極膜やゲート電極にも接続されていないので、浮遊電位に置かれている。
【0080】
そのリング状の溝2271〜2273のうち、最内周の溝2271よりも内側には、リング形状であって、底部だけが半導体充填物216で充填された溝226bと、その溝226bの内側の領域に、互いに平行に配置され、底部が半導体充填物216で充填された複数の直線状の活性溝226aを有している。この図20では、活性溝226aは4本表されている。
【0081】
各リング状の溝2271〜2273内の半導体充填物216と、直線状及びリング状の溝226a、226b底部の半導体充填物216は半導体層212と接触しており、PN接合が形成されている。
【0082】
各溝2271〜2273、226a、226bは同じ製造工程で同時に形成されており、その深さは互いに等しくなっている。
【0083】
底部が半導体充填物216で充填された溝226a、226bの上部は、第2導電型のベース領域233が拡散工程によって形成されている。
【0084】
このベース領域233の拡散深さは、半導体充填物216の上端には達しておらず、溝226a、226bの半導体充填物216よりも上方の側面の上部には、ベース領域233が露出しており、それよりも下方位置では、半導体層212が露出されている。
【0085】
溝226a、226b内の半導体充填物216の上部表面と、その上部表面よりも上の部分の溝226a、226bの側面には、ゲート絶縁膜(シリコン酸化膜)257が形成されている。
【0086】
ゲート絶縁膜257で囲まれた空間内部は、不純物が添加された低抵抗のポリシリコンが形成されており、そのポリシリコンの充填物により、直線状の溝226a内部には、直線状のゲート電極255aが形成されており、リング状の溝226bの内部には、リング状のゲート電極255bが形成されている。
【0087】
ベース領域233内部の表面近傍には、ゲート絶縁膜257と接触する位置に第1導電型のソース領域266が形成されている。
【0088】
ソース領域266はベース領域233の内部に位置し、半導体層212とは接触しないように構成されており、ソース領域266の深さはベース領域233よりも浅くされている。
【0089】
従って、ゲート絶縁膜257は、上部から、ソース領域266、ベース領域233、半導体層212、半導体充填物216に接触している。
【0090】
ベース領域233内部の表面近傍位置の、ソース領域266とソース領域266の間に位置する部分は、ベース領域233よりも高濃度の第2導電型のオーミック領域265が形成されている。
【0091】
ゲート電極255と、ガードリング部の半導体充填物216の上部には、層間絶縁膜267が形成されており、オーミック領域265表面とソース領域266の表面が露出された状態で、ソース電極膜267が形成されている。
【0092】
このソース電極膜267は、層間絶縁膜263によってゲート電極255a、255bと半導体層212と、リング状の溝2271〜2273内の半導体充填物216から絶縁されており、他方、ソース領域266とオーミック領域265にはオーミック接触している。
【0093】
従って、ベース領域233は、オーミック領域265を介してソース電極膜267に電気的に接続されているので、ソース電極膜267に印加された電圧は、ベース領域233とソース領域266に印加される。
【0094】
ソース電極膜267を構成する金属膜から、ソース電極膜267をパターニングによって形成する際に、不図示のゲートパッドがソース電極膜267と同時形成されており、各溝226a、226b内のゲート電極255a、255bはゲートパッドに接続されており、同じ電圧を一斉に印加できるように構成されている。
【0095】
半導体層212は半導体基板211表面にエピタキシャル成長されて形成されており、半導体基板211と半導体層212とで1枚のウェハ210が構成されている。
【0096】
半導体基板211が半導体層212と同じ導電型であり、高濃度である場合は、半導体基板212は、その表面に形成された電極270に対してオーミック接合を形成するため、電極270に対するオーミック層として機能する。この場合は、トランジスタ素子201はMOSFETとなる。この場合、半導体基板211の裏面に形成された電極270はドレイン電極となる。
【0097】
第1導電型をN型、第2導電型をP型とすると、ソース電極膜267を接地させ、電極270に正電圧を印加してベース領域233と半導体層212の間のPN接合を逆バイアス状態に置き、その状態でゲート電極255a、255bに閾電圧以上の正電圧を印加すると、ベース領域233のゲート絶縁膜257に接触した部分に第1導電型の反転層が形成され、反転層によってソース領域266が半導体層212に接続され、導通状態になって電流が流れる。
【0098】
ゲート電極226a、226bに印加される電圧が閾電圧を下回ると反転層は消滅し、遮断状態になって電流は流れなくなる。
【0099】
遮断状態にあるとき、ベース領域233と半導体層212間は、大きな逆バイアス状態になり、ベース領域233から空乏層が広がる。その空乏層が、溝226a、226b底部に存する半導体充填物216に達すると、その半導体充填物216からも空乏層が広がり始め、リング状の溝226bよりも内側に位置し、溝226a、226bの深さと同じ深さの部分の半導体層212が空乏化する。
【0100】
リング状の溝226bよりも内側に位置し、溝226a、226bの深さと同じ深さの部分の半導体層212に含まれる第1導電型の不純物総量と、溝226a、226bの底部に存する半導体充填物216に含まれる第2導電型の不純物量とが等しい場合、リング状の溝226bよりも内側に位置し、溝226a、226bの深さと同じ深さの部分が全部空乏層化すると、溝226a、226bの底部に存する半導体充填物216の内部も全部空乏層化する。
【0101】
この状態では、ベース領域233の下方位置での電界は均一になっており、ベース領域233が配置された領域の耐圧は高くなっている。
このとき、空乏層は溝226a、226bの外側に位置するガードリング部に向けても広がる。
【0102】
本発明のトランジスタ素子201のガードリング部は、ダイオード素子1と同様に複数のリング状の溝2271〜2273の内部には、少なくとも半導体層212の表面高さと同じ高さ以上に第2導電型の半導体充填物216が充填されており、その内周部分と外周部分の少なくとも一方又は両方には、第2導電型の中継拡散層が接続されている。図20と図22の符号252aは、最内周のガードリング部の内周側に接続された中継拡散層を示しており、符号252bは各ガードリング部の外周側に接続された中継拡散層を示しており、符号252cは、最内周のガードリング部以外のガードリング部の内周側に配置された中継拡散層を示している。
【0103】
これらの中継拡散層252a、252b、252cはベース領域233を拡散で形成するときに同時に形成されており、ベース領域233と同じ深さ、同じ濃度になっている。
【0104】
ガードリング部間に存する中継拡散層252b、252cは、2個以上のガードリング部には接触しないように配置されており、また、最内周のガードリング部の内周側に配置された中継拡散層252aは、ベース領域233とは非接触になっており、各ガードリング部同士やガードリング部とベース領域233とは中継拡散層252a、252b、252cによって短絡しないようにされている。
【0105】
このような構成により、ガードリング部に向けて広がった空乏層は最内周のガードリング部の内周側に接続された中継拡散層252aに到達すると、先ず、最内周のガードリング部から、リング内側と外側の両方に向けて空乏層が広がり始める。
【0106】
隣接する二本のガードリング部の内側のガードリング部の外周側に接続された中継拡散層252bと、外側のガードリング部の内周側に接続された中継拡散層252cは、互いに隣接する位置に配置されており、内側のガードリング部と中継拡散層252bとで構成される第2導電型の領域と、その外側のガードリング部と中継拡散層252cとで構成される第2導電型の領域との間の距離は、隣接する中継拡散層252b、252c間が最も短距離であり、ガードリング部を構成する半導体充填物216間の距離の半分、即ち、ガードリング部間の距離の半分にされている。
【0107】
従って、内側のガードリング部から広がった空乏層は、ガードリング部間の距離の半分の距離だけ広がると、外側のガードリング部に達し、外側のガードリング部から、更にその外側のガードリング部に向けて空乏層が広がる。
【0108】
このように、内側のガードリング部から外側のガードリング部に向けて次々と空乏層が達し、耐圧が高くなる。特に、各ガードリング部間の距離を等しくし、且つ、各ガードリング部に含まれる第2導電型の不純物総量と、各ガードリング部間に位置し、表面からガードリング部と同じ深さまでの半導体層212に含まれる第1導電型の不純物総量とを等しくしておくと、ガードリング部間に位置する半導体層212が全部空乏層化したときに、各ガードリング部の半導体充填物216内部も全部空乏層化するため、耐圧が一層高くなる。
【0109】
上記のようなトランジスタ201において、半導体基板211の導電型の相違による導通時の動作の相違を説明すると、半導体基板211が半導体層212と同じ導電型の場合は半導体層212内に少数キャリアは注入されず、導通状態から遮断状態に転じるときに要する時間が短い。
【0110】
半導体基板211が半導体層212とは異なる導電型(第2導電型)である場合は、半導体基板211がコレクタ層であり、トランジスタ素子201はIGBTになる。この場合、トランジスタ201が導通するときにはコレクタ層から半導体層212に少数キャリアが注入され、導通抵抗が小さくなる。但し、少数キャリアの消滅に要する時間の分、導通状態から遮断状態に転じる遮断時間はMOSFETよりも長くなる。
【0111】
更に、図23(a)、(b)のトランジスタ素子202のように、半導体基板211を有さず、半導体層212とショットキー接合を形成するショットキー電極271が半導体層212表面に形成されており、且つ、ベース領域233と半導体層212の間に形成されたPN接合が逆バイアスされる電圧が印加されたときに、ショットキー接合が順バイアスされる場合には、トランジスタ素子202が導通するときにショットキー接合が順バイアスされ、IGBTの場合のように、ショットキー電極271から半導体層212内に少数キャリアが注入される。
【0112】
この少数キャリアの量はIGBTよりも少ないので、低い導通抵抗と早い遮断時間の両方を得ることができる。
【0113】
上記IGBTとショットキー接合のトランジスタのガードリング部は、MOSFETと同じ構造であり、複数のリング状の溝部2271〜2273に第2導電型の半導体充填物216が充填されており、それらには、符号252a〜252cで示した中継拡散層が接触しており、空乏層が内側のガードリング部から外側のガードリング部に向けて広がったときに接触しやすいようになっている。
【0114】
【発明の効果】
電界集中が生じず、高耐圧の半導体装置が得られる。
【図面の簡単な説明】
【図1】本発明の一実施形態のダイオード素子を説明する平面図
【図2】図1のA−A線断面図
【図3】図1のB−B線断面図
【図4】本発明の一実施形態のダイオード素子の製造工程を説明する第1の断面図
【図5】本発明の一実施形態のダイオード素子の製造工程を説明する第2の断面図
【図6】本発明の一実施形態のダイオード素子の製造工程を説明する第3の断面図
【図7】本発明の一実施形態のダイオード素子の製造工程を説明する第4の断面図
【図8】本発明の一実施形態のダイオード素子の製造工程を説明する第5の断面図
【図9】本発明の一実施形態のダイオード素子の製造工程を説明する第6の断面図
【図10】本発明の一実施形態のダイオード素子の製造工程を説明する第7の断面図
【図11】本発明の一実施形態のダイオード素子の製造工程を説明する第1の平面図
【図12】本発明の一実施形態のダイオード素子の製造工程を説明する第2の平面図
【図13】本発明の他の実施形態のダイオード素子を説明する平面図
【図14】図13のE−E線断面図
【図15】本発明のその他の実施形態のダイオード素子を説明する平面図
【図16】図15のG−G線断面図
【図17】従来のダイオード素子を説明する平面図
【図18】図17のP−P線断面図
【図19】本発明の一実施形態のダイオード素子において、エピタキシャル層上に位置するアノード電極膜の面積が大きい素子を説明する断面図
【図20】本発明の一例のトランジスタ素子の拡散構造を説明するための平面図
【図21】図20のC−C線切断面図に相当する図面
【図22】図20のD−D線切断面図に相当する図面
【図23】(a)、(b):本発明の他の構造のトランジスタ素子
【符号の説明】
1……ダイオード素子
11……半導体基板
12、212……エピタキシャル層(半導体層)
18……アノード電極膜(電極膜)
251〜253……耐圧部
271〜274……ガードリング部
201、202……トランジスタ素子
211……半導体基板
216……半導体充填物
2271〜2273……リング状の溝部
233……ベース領域
252a〜252c……中継拡散層
257……ゲート絶縁膜
266……ソース領域
271……ショットキー電極膜
Claims (16)
- 第1導電型の半導体層と、
前記半導体層に設けられた孔によって構成され、リング形状の孔と、該リング形状の孔の内周領域に配置された孔を含む複数の充填孔と、
前記充填孔内部に充填された第2導電型の半導体からなる充填物と、
前記半導体層とはショットキー接合を形成し、前記充填物とはオーミック接合を形成する材料で構成された電極膜とを有し、
前記リング形状の孔のうち、同心状に配置された孔と、該孔内に充填された充填物とで複数のガードリング部が構成され、
該リング形状の孔の内周領域に配置された孔と、該孔内に充填された充填物とで耐圧部が構成され、
前記電極膜は、最も内側に配置された最内周のガードリング部のリング内周より内側に位置する半導体層の表面と、前記最内周のガードリング部のリング内周より内側に位置する耐圧部の充填物表面とに、少なくとも接触するように配置されたダイオード素子であって、
前記各ガードリング部の間に位置する半導体層の表面には、第2導電型の不純物が拡散されて成り、前記充填物の底部よりも浅く、互いに隣接する各ガードリング部の両方には接触しない中継拡散層が設けられたダイオード素子。 - 前記ガードリング部のリング幅方向における前記中継拡散層の長さは、互いに隣接する前記ガードリング部間の距離よりも短い請求項1記載のダイオード素子。
- 前記電極膜は、前記最内周のガードリング部と接触するように配置された請求項1又は2のいずれか1項記載のダイオード素子。
- 前記電極膜は、前記最内周のガードリング部と接触しないように配置された請求項1又は2のいずれか1項記載のダイオード素子。
- 前記中継拡散層は、前記ガードリング部のリング内周又はリング外周のいずれか一方に接するように配置された請求項1乃至4のいずれか1項記載のダイオード素子。
- 前記中継拡散層は、前記各ガードリング部とは非接触にされた請求項1乃至4のいずれか1項記載のダイオード素子。
- 前記リング形状の孔は、前記ガードリング部を構成する孔以外の孔であって、前記最内周のガードリング部と前記耐圧部の間に位置する他の同心状の孔を含み、
前記他の同心状の孔と、該他の同心状の孔内に充填された充填物とで中間リング部が構成され、
互いに隣接する各中間リング部の間に位置する前期半導体層の表面には、絶縁膜を介して前記電極膜が配置された請求項1乃至6のいずれか1項記載のダイオード素子。 - 前記電極膜は、その端部が、少なくとも前記最内周のガードリング上まで延設された請求項7記載のダイオード素子。
- 最外周のガードリング部より内側に位置する半導体層内部の第1導電型の不純物量と、前記各ガードリング部内部及び前記各耐圧部内部の第2導電型の不純物量が等しくされた請求項1乃至請求項8のいずれか1項記載のダイオード素子。
- 第1導電型の半導体層と、
前記半導体層の片面側に同心状に設けられ、内部が第2導電型の半導体充填物で充填された複数のリング形状の孔と、
前記半導体層内部の前記片面側の表面近傍位置であって、最内周の前記リング形状の孔の内周領域に配置された第2導電型のベース領域と、
前記ベース領域の内部に配置された第1導電型のソース領域と、
前記ベース領域に接して配置されたゲート絶縁膜と、
前記ゲート絶縁膜と接触するゲート電極とを有するトランジスタ素子であって、
前記複数のリング形状の孔と、前記各リング形状の孔内に充填された前記第2導電型の半導体充填物とで複数のガードリング部が構成され、
前記各ガードリング部は前記ベース領域とは非接触にされ、
前記リング状の孔の底部よりも浅い第2導電型の中継拡散層が、隣接する前記リング形状の孔の間の位置であって、前記半導体層内部の表面近傍位置に、隣接する前記リング状の孔の少なくともいずれか一方に非接触な状態で配置されたトランジスタ素子。 - 前記中継拡散層が、最内周の前記リング形状の孔と前記ベース領域の間の位置に、最内周の前記リング形状の孔と前記ベース領域の少なくともいずれか一方には非接触な状態で配置された請求項10記載のトランジスタ素子。
- 前記半導体層の前記ベース領域が配置された面とは反対側の面には、前記半導体層と同じ導電型であって前記半導体層よりも高濃度のオーミック層が配置され、前記オーミック層の表面には前記オーミック層とオーミック接合を形成するドレイン電極膜が配置された請求項10又は請求項11のいずれか1項記載のトランジスタ素子。
- 前記半導体層の前記ベース領域が配置された面とは反対側の面には、前記半導体層とは異なる導電型のコレクタ層が配置され、
前記コレクタ層の表面には、前記コレクタ層とはオーミック接合を形成するコレクタ電極膜が配置された請求項10又は請求項11のいずれか1項記載のトランジスタ素子。 - 前記半導体層の前記ベース領域が配置された面とは反対側の面には、前記半導体層とはショットキー接合を形成するショットキー電極膜が配置され、前記ショットキー接合は、前記半導体層と前記ベース層との間に形成されるPN接合が逆バイアスされる極性の電圧で順バイアスされるように構成された請求項10又は請求項11のいずれか1項記載のトランジスタ素子。
- 最内周の前記リング形状の孔の内側には、底面が前記半導体充填物と同じ深さであって、前記ベース領域の底面よりも深い位置にある第2導電型の直線状の半導体充填物が配置され、
最内周の前記リング形状の孔の内側に位置する前記半導体層に含まれる前記第1導電型の不純物総量と、最内周の前記リング形状の孔内の前記半導体充填物と、前記直線状の半導体充填物に含まれる第2導電型の不純物総量は等しくされた請求項10乃至請求項14のいずれか1項記載のトランジスタ素子。 - 前記各ガードリング部に含まれる第2導電型の不純物総量と、前記ガードリング間に位置する前記半導体層に含まれる第1導電型の不純物総量は等しくされた請求項15記載のトランジスタ素子。
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