JP2006190837A - フルアイソレーションダイオード - Google Patents

Abstract

【課題】逆方向ＥＳＤへの耐性を向上する構造を備えたフルアイソレーションダイオードを得ること。
【解決手段】埋め込みＮ拡散領域２１上に埋め込みＰ拡散領域２４を形成し、その上にカソードとなるＮ拡散領域２７とアノードとなるＰ拡散領域２９とを形成し、アノードとなるＰ拡散領域２９の外周囲を埋め込みＮ拡散領域２１の最外周上に配置されるエピタキシャルＮ拡散領域２５で取り囲んだ構造のフルアイソレーションダイオードにおいて、ガードリングとして機能するＮ拡散領域２およびＰ拡散領域３を、アノードとなるＰ拡散領域２９とエピタキシャルＮ拡散領域２５との間に介在させ、縦方向のＮＰＮトランジスタ５の動作が支配的となるようにした。
【選択図】 図１

Description

この発明は、大電流回生用ダイオードとして用いられるフルアイソレーションダイオードに関し、特にフルアイソレーションダイオードのＥＳＤ（静電気放電）対策に関するものである。

図１０は、従来のフルアイソレーションダイオードの構成例を示す断面図である。図１０において、Ｐ型基板２０上には、埋め込みＮ拡散領域２１とこの埋め込みＮ拡散領域２１を取り囲むＮ−拡散領域２２及びＰ拡散領域２３とが形成されている。埋め込みＮ拡散領域２１には、埋め込みＰ拡散領域２４とこの埋め込みＰ拡散領域２４を取り囲むエピタキシャルＮ拡散領域（Ｎウェル）２５と形成されている。そして、埋め込みＰ拡散領域２４上には、中央にカソード電極２６が設けられるＮ拡散領域２７が形成され、エピタキシャルＮ拡散領域２５と接する外周囲にアノード電極２８が設けられるＰ拡散領域２９が形成され、Ｎ拡散領域２７とＰ拡散領域２９との間にＮ−拡散領域３０が形成されている。最外周囲のＰ拡散領域２３は、接地（ＧＮＤ）に接続される。

非特許文献１では、ＬＬＤ（ローリークダイオード）と記されているが（ｆｉｇ．１．２６）、図１０に示すように、フルアイソレーションダイオード３１は、埋め込みＮ拡散領域２１上に埋め込みＰ拡散領域２４を形成し、その上にＰＮ接合ダイオード３２を形成し、アノードとなるＰ拡散領域２９の外周囲をエピタキシャルＮ拡散領域２５で取り囲む構造である。このフルアイソレーションダイオード３１は、カソードとなるＮ拡散領域２７がＰ型基板２０に接している通常のＰＮ接合ダイオードに比べて逆バイアス時のリーク電流を削減できる特徴があるので、ドライバ等のＰＷＭ再生用に大面積素子ダイオードとして用いられている。

Ｓｍａｒｔ Ｐｏｗｅｒ Ｉｃｓ：Ｔｅｃｈｎｏｌｏｇｉｅｓ ａｎｄ Ａｐｐｌｉｃａｔｉｏｎｓ（Ｂ．Ｍｕｒａｒｉ，Ｆ．Ｂｅｒｔｏｔｔｉ，Ｇ．Ａ．Ｖｉｇｎｏｌａ著、Ｓｐｒｉｎｇｅｒ−Ｖｅｒｌａｇ社発行、発行年月日：２００２／１１／０１（第２版））

しかし、フルアイソレーションダイオードでは、構造上、カソード電極２６にＥＳＤ等のインパルスが印加されると、図１０に示すように、カソード電極２６が設けられるＮ拡散領域２７をコレクタ電極とし、アノード電極２８が設けられるＰ拡散領域２９および埋め込みＰ拡散領域２４をベース電極とし、エピタキシャルＮ拡散領域２５をエミッタ電極とする横方向の寄生ＮＰＮトランジスタ３５が動作し易いので、逆方向ＥＳＤ耐性が劣るという問題がある。

すなわち、カソード電極２６が設けられるＮ拡散領域２７とアノード電極２８が設けられるＰ拡散領域２９とのＰＮ接合でアバランシェ降伏が発生し、寄生ＮＰＮトランジスタ３５が動作を開始すると、熱帰還が掛かるので、動作は加速される方向となる。印加エネルギーが大きい場合は、ホットスポットが形成され、最終的には破壊に至ることになる。

この発明は、上記に鑑みてなされたものであり、逆方向ＥＳＤへの耐性を向上する構造を備えたフルアイソレーションダイオードを得ることを目的とする。

また、この発明は、ＥＳＤ耐性を向上するとともに、順バイアス時の基板リーク電流を低減できる構造を備えたフルアイソレーションダイオードを得ることを目的とする。

上述した目的を達成するために、この発明は、埋め込みＮ拡散領域上に埋め込みＰ拡散領域を形成し、その上にカソードとなるＮ拡散領域とアノードとなるＰ拡散領域とを形成し、アノードとなるＰ拡散領域の外周囲を前記埋め込みＮ拡散領域の最外周上に配置されるエピタキシャルＮ拡散領域で取り囲んだ構造のフルアイソレーションダイオードにおいて、ガードリングとして機能するＮ拡散領域およびＰ拡散領域を、前記アノードとなるＰ拡散領域と前記エピタキシャルＮ拡散領域との間に介在させたことを特徴とする。

この発明によれば、カソード電極にＥＳＤが印加された場合に、横方向の寄生ＮＰＮトランジスタの動作を抑制し、縦方向のＮＰＮトランジスタの動作が支配的となるようにすることができる。その結果、逆方向ＥＳＤへの耐性を向上することができる。

この発明によれば、逆方向ＥＳＤへの耐性を向上する構造を備えたフルアイソレーションダイオードが得られるという効果を奏する。

以下に図面を参照して、この発明にかかるフルアイソレーションダイオードの好適な実施の形態を詳細に説明する。

実施の形態１．
図１は、この発明の実施の形態１によるフルアイソレーションダイオードの構成を示す断面図である。図２は、図１に示すフルアイソレーションダイオードの構成を示す平面図である。なお、図１では、図１０（従来例）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、この実施の形態１に関わる部分を中心に説明する。

図１および図２に示すように、この実施の形態１によるフルアイソレーションダイオード１では、アノードとなるＰ拡散領域２９とエピタキシャルＮ拡散領域２５との間に、ガードリングとして機能するＮ拡散領域２およびＰ拡散領域３を介在させてある。Ｎ拡散領域２には電極ＦＮが設けられ、Ｐ拡散領域３には電極ＦＰが設けられる。

この構成によれば、カソード電極２６にＥＳＤが印加されても、図１０に示した横方向の寄生ＮＰＮトランジスタ３５が動作し難くなり、代わりに、カソードとなるＮ拡散領域２７をコレクタ電極とし、埋め込みＰ拡散領域２４をベース電極とし、埋め込みＮ拡散領域２１をエミッタ電極とする縦方向の寄生ＮＰＮトランジスタ５の動作が支配的となるので、ＥＳＤ耐性が向上する。

次に、図３は、図１に示すフルアイソレーションダイオードを大面積素子化した場合の構成例を示す平面図である。大電流回生用に用いる場合は、大電流が印加されるので、素子のサイズを大きくして対処する（大面積素子化）。この場合、アノード／カソードのレイアウトパターンが繰り返されるいわゆる串構造が採用される。

しかし、図１に示したフルアイソレーションダイオード１では、ガードリングとして機能するＮ拡散領域２およびＰ拡散領域３を含んだ繰り返しパターンを採用した場合、これらはダイオードの順方向特性を決定するＰＮ接合とは関係ないので、面積当たりの効率を考えると、面積損失が大きい。

この点に関し、図１０に示した横方向の寄生ＮＰＮトランジスタ３５は、埋め込みＮ拡散領域２１の最外周に設けられるエピタキシャルＮ拡散領域２５に接するアノードとなるＰ拡散領域２９とカソードとなるＮ拡散領域２７とで形成される。

したがって、図１に示すフルアイソレーションダイオードを大サイズ化（大面積素子化）する場合は、図３に示すように、カソードとなるＮ拡散領域２７を複数個並置し、それらの外周囲をアノードとなるＰ拡散領域２９で取り囲むアノード／カソードの繰り返しパターンを形成し、ガードリングとして機能するＮ拡散領域２およびＰ拡散領域３は、エピタキシャルＮ拡散領域２５とそれに接するアノードとなるＰ拡散領域２９との間にのみ設ければよいことになる。

これによって、ガードリングとして機能するＮ拡散領域２およびＰ拡散領域３を追加したフルアイソレーションダイオードを大面積素子化する場合の面積損失を少なくすることができる。

実施の形態２．
図４は、この発明の実施の形態２によるフルアイソレーションダイオードの構成を示す断面図である。なお、図４では、図１（実施の形態１）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、この実施の形態２に関わる部分を中心に説明する。

図４に示すように、実施の形態２によるフルアイソレーションダイオード７では、図１（実施の形態１）に示した構成において、ガードリングとして機能するＮ拡散領域２およびＰ拡散領域３にそれぞれ設けた電極ＦＮ，ＦＰ同士が配線８で接続されている。

図１（実施の形態１）に示した構成においては、ガードリングとして機能するＮ拡散領域２およびＰ拡散領域３の電位は不定の場合である。したがって、アノードとなるＰ拡散領域２９からＮ拡散領域２に電流注入が生ずると、Ｎ拡散領域２をコレクタ電極とし、Ｐ拡散領域３をベース電極とし、最外周のエピタキシャルＮ拡散領域（Ｎウェル）２５をエミッタ電極とする新たな横方向寄生ＮＰＮトランジスタの動作が生じる可能性がある。

そのため、アノードとなるＰ拡散領域２９と埋め込みＰ拡散領域２４の双方に電気的に接続されているＮ拡散領域２およびＰ拡散領域３に設けてある電極ＦＰ，ＦＮを短絡し、電極ＦＰ，ＦＮとアノード電極２８とが同電位となるようにしている。

これによって、新たな横方向寄生ＮＰＮトランジスタの動作が防止できるので、図１に示した縦方向の寄生ＮＰＮトランジスタ５の動作が更に支配的となり、一層ＥＳＤ耐性が向上する。

次に、図５は、図４に示すフルアイソレーションダイオードを大面積素子化する場合の要部構成を示す平面図である。図４に示すフルアイソレーションダイオードを大面積素子化する場合、素子レイアウトにおいて、全体で上記した短絡措置を実施すると、局所的に発生した寄生動作をトリガとして、その寄生動作が全体に伝搬する可能性がある。

そこで、図４に示すフルアイソレーションダイオードを大面積素子化する場合には、図５に示すように、電極ＦＰ，ＦＮを部分的に設け、その部分的に設けた電極ＦＮ，ＦＰ同士を配線８でそれぞれ接続するとよい。

実施の形態３．
図６は、この発明の実施の形態３によるフルアイソレーションダイオードの構成を示す断面図である。図７は、図６に示すフルアイソレーションダイオードの構成を示す平面図である。なお、図６では、図１（実施の形態１）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、この実施の形態３に関わる部分を中心に説明する。

図６および図７に示すように、実施の形態３によるフルアイソレーションダイオード９では、図１（実施の形態１）に示した構成において、埋め込みＮ拡散領域２１上において最外周に設けられるエピタキシャルＮ拡散領域（Ｎウェル）２５に外接するＮ＋拡散領域１０が追加されている。このＮ＋拡散領域１０は、コレクタウォール（ＣＷ）やｓｉｎｋｅｒ Ｎ＋などの高濃度のＮ拡散をエピタキシャルＮ拡散領域（Ｎウェル）２５内に追加したものである。

図１（実施の形態１）に示したフルアイソレーションダイオード１では、順バイアス時に電流が増大すると、本来のアノード・カソード間ＰＮ接合動作だけでなく、エピタキシャルＮ拡散領域２５をコレクタ電極とし、アノードとなるＰ拡散領域２９と埋め込みＰ拡散領域２４とをベース電極とし、カソードとなるＮ拡散領域２７をエミッタ電極とする寄生ＮＰＮトランジスタが動作を行う。

この寄生ＮＰＮトランジスタのコレクタ電流が増加すると、エピタキシャルＮ拡散領域２５と埋め込みＮ拡散領域２１の電位は、アノードとなるＰ拡散領域２９と埋め込みＰ拡散領域２４の電位よりも降下するので、埋め込みＰ拡散領域２４をエミッタ電極とし、埋め込みＮ拡散領域２１をベース電極とし、Ｐ型基板２０をコレクタ電極とする縦方向寄生ＮＰＮトランジスタが動作を行い、アノード１８からグランドであるＰ型基板２０に向かうリーク電流が発生する。

そこで、図６、図７に示すＮ＋拡散領域１０を追加して、順バイアス時に発生する上記した縦方向寄生ＮＰＮトランジスタのコレクタ抵抗成分を低減し、Ｐ型基板２０に向かうリーク電流の発生を防止するようにしている。

実施の形態４．
図８は、この発明の実施の形態４によるフルアイソレーションダイオードの構成を示す断面図である。なお、図８では、図４（実施の形態２）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、この実施の形態４に関わる部分を中心に説明する。

図８に示すように、実施の形態４によるフルアイソレーションダイオード１２では、図４（実施の形態２）に示した構成において、埋め込みＮ拡散領域２１上において最外周に設けられるエピタキシャルＮ拡散領域（Ｎウェル）２５に外接するＮ＋拡散領域１３が追加されている。このＮ＋拡散領域１３は、コレクタウォール（ＣＷ）やｓｉｎｋｅｒ Ｎ＋などの高濃度のＮ拡散をエピタキシャルＮ拡散領域（Ｎウェル）２５内に追加したものである。

図４（実施の形態２）に示したフルアイソレーションダイオード７では、順バイアス時に電流が増大すると、本来のアノード・カソード間ＰＮ接合動作だけでなく、エピタキシャルＮ拡散領域２５をコレクタ電極とし、アノードとなるＰ拡散領域２９と埋め込みＰ拡散領域２４とをベース電極とし、カソードとなるＮ拡散領域２７をエミッタ電極とする寄生ＮＰＮトランジスタが動作を行う。

この寄生ＮＰＮトランジスタのコレクタ電流が増加すると、エピタキシャルＮ拡散領域２５と埋め込みＮ拡散領域２１の電位は、アノードとなるＰ拡散領域２９と埋め込みＰ拡散領域２４の電位よりも降下するので、埋め込みＰ拡散領域２４をエミッタ電極とし、埋め込みＮ拡散領域２１をベース電極とし、Ｐ型基板２０をコレクタ電極とする縦方向寄生ＮＰＮトランジスタが動作を行い、アノード１８からグランドであるＰ型基板２０に向かうリーク電流が発生する。

そこで、図８に示すＮ＋拡散領域１３を追加して、順バイアス時に発生する上記した縦方向寄生ＮＰＮトランジスタのコレクタ抵抗成分を低減し、Ｐ型基板２０に向かうリーク電流の発生を防止するようにしている。

次に、図９は、図８に示すフルアイソレーションダイオードを大面積素子化した場合の構成例を示す平面図である。図３にて説明した串構造の繰り返しパターンを形成する場合に、図８に示すフルアイソレーションダイオード１２では、追加したＮ＋拡散領域１３についても、アノード／カソードの１串毎に繰り返し、表面で電極ＦＮ，ＦＰを接続して短絡することにより、前述したエピタキシャルＮ拡散領域２５の電圧降下を抑えるのが理想的である。しかし、それだと図３にて説明したように、本来のダイオードＰＮ接合の実行面積が減少することになる。

そこで、図９に示すように、アノード／カソードの串数何本か毎にｓｉｎｋｅｒ Ｎ＋の拡散を繰り返し、実用上問題のないレベルまでエピタキシャルＮ拡散領域２５と埋め込みＮ拡散領域２１の抵抗成分を減少させるようにする。

このようにすれば、大面積素子化した場合でも、基板リーク電流の発生を抑え、かつ、実効面積の減少も抑えることができる。

以上のように、この発明にかかるフルアイソレーションダイオードは、逆方向ＥＳＤへの耐性を向上するのに有用であり、特に、大面積素子化して大電流回生用に用いる場合に適している。

この発明の実施の形態１によるフルアイソレーションダイオードの構成を示す断面図である。 図１に示すフルアイソレーションダイオードの構成を示す平面図である。 図１に示すフルアイソレーションダイオードを大面積素子化した場合の構成例を示す平面図である。 この発明の実施の形態２によるフルアイソレーションダイオードの構成を示す断面図である。 図４に示すフルアイソレーションダイオードを大面積素子化する場合の要部構成を示す平面図である。 この発明の実施の形態３によるフルアイソレーションダイオードの構成を示す断面図である。 図６に示すフルアイソレーションダイオードの構成を示す平面図である。 この発明の実施の形態４によるフルアイソレーションダイオードの構成を示す断面図である。 図８に示すフルアイソレーションダイオードを大面積素子化した場合の構成例を示す平面図である。 従来のフルアイソレーションダイオードの構成例を示す断面図である。

符号の説明

１，７，９，１２ フルアイソレーションダイオード
２ Ｎ拡散領域
３ Ｐ拡散領域
ＦＰ，ＦＮ 電極
５ 縦方向のＮＰＮトランジスタ
８ 配線
１０，１３ Ｎ＋拡散領域（コレクタウォール、ｓｉｎｋｅｒ Ｎ＋）
２０ Ｐ型基板
２１ 埋め込みＮ拡散領域
２２ Ｎ−拡散領域
２３ Ｐ拡散領域
２４ 埋め込みＰ拡散領域
２５ エピタキシャルＮ拡散領域（Ｎウェル）
２６ カソード電極
２７ Ｎ拡散領域
２８ アノード電極
２９ Ｐ拡散領域
３０ Ｎ−拡散領域
３２ ＰＮ接合ダイオード

Claims (7)

1. 埋め込みＮ拡散領域上に埋め込みＰ拡散領域を形成し、その上にカソードとなるＮ拡散領域とアノードとなるＰ拡散領域とを形成し、アノードとなるＰ拡散領域の外周囲を前記埋め込みＮ拡散領域の最外周上に配置されるエピタキシャルＮ拡散領域で取り囲んだ構造のフルアイソレーションダイオードにおいて、
   ガードリングとして機能するＮ拡散領域およびＰ拡散領域を、前記アノードとなるＰ拡散領域と前記エピタキシャルＮ拡散領域との間に介在させた、
   ことを特徴とするフルアイソレーションダイオード。
2. 前記ガードリングとして機能するＮ拡散領域およびＰ拡散領域にそれぞれ設けた電極同士が配線で接続されていることを特徴とする請求項１に記載のフルアイソレーションダイオード。
3. 前記カソードとなるＮ拡散領域と前記アノードとなるＰ拡散領域とは、所定数が交互に繰り返して形成されていることを特徴とする請求項１に記載のフルアイソレーションダイオード。
4. 前記ガードリングとして機能するＮ拡散領域およびＰ拡散領域のそれぞれに部分的に設けた電極同士が配線で接続されていることを特徴とする請求項３に記載のフルアイソレーションダイオード。
5. 前記埋め込みＮ拡散領域上において前記エピタキシャルＮ拡散領域内に高濃度のＮ拡散領域が追加されていることを特徴とする請求項１に記載のフルアイソレーションダイオード。
6. 前記ガードリングとして機能するＮ拡散領域およびＰ拡散領域にそれぞれ設けた電極同士が配線で接続されていることを特徴とする請求項５に記載のフルアイソレーションダイオード。
7. 前記カソードとなるＮ拡散領域と前記アノードとなるＰ拡散領域との所定数を交互に繰り返して形成し、その外周囲に前記ガードリングとして機能するＮ拡散領域およびＰ拡散領域と前記エピタキシャルＮ拡散領域とを順に配置した領域の所定数に対して前記高濃度のＮ拡散領域が設けられることを特徴とする請求項６に記載のフルアイソレーションダイオード。
   
   

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