JP2002198542A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JP2002198542A JP2002198542A JP2000392222A JP2000392222A JP2002198542A JP 2002198542 A JP2002198542 A JP 2002198542A JP 2000392222 A JP2000392222 A JP 2000392222A JP 2000392222 A JP2000392222 A JP 2000392222A JP 2002198542 A JP2002198542 A JP 2002198542A
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Abstract
(57)【要約】 （修正有）
【課題】 出力トランジスタ保護に適したスパークキラ
ーダイオードを内蔵した半導体集積回路装置において、
ダイオード素子がＯＦＦ時における耐圧を大幅に向上さ
せるダイオード素子を効率よく、集積化することを目的
とする。 【解決手段】 この半導体集積回路装置では、ダイオー
ド素子において、基板２４と第１のエピタキシャル層２
５との間にＮ＋型の第１の埋め込み層３４とＰ＋型の第
１の埋め込み層３５とを重畳して形成する。そして、第
１および第２のエピタキシャル層２５、２６間に形成さ
れているＰ＋型の第２の埋め込み層３６とＰ＋型の第１
の埋め込み層３５とを連結して形成することで、寄生Ｎ
ＰＮトランジスタＴＲ１のベース領域幅を広げ電流増幅
率を低減し、ダイオード素子のＯＦＦ時における耐圧を
大幅に向上させる。
ーダイオードを内蔵した半導体集積回路装置において、
ダイオード素子がＯＦＦ時における耐圧を大幅に向上さ
せるダイオード素子を効率よく、集積化することを目的
とする。 【解決手段】 この半導体集積回路装置では、ダイオー
ド素子において、基板２４と第１のエピタキシャル層２
５との間にＮ＋型の第１の埋め込み層３４とＰ＋型の第
１の埋め込み層３５とを重畳して形成する。そして、第
１および第２のエピタキシャル層２５、２６間に形成さ
れているＰ＋型の第２の埋め込み層３６とＰ＋型の第１
の埋め込み層３５とを連結して形成することで、寄生Ｎ
ＰＮトランジスタＴＲ１のベース領域幅を広げ電流増幅
率を低減し、ダイオード素子のＯＦＦ時における耐圧を
大幅に向上させる。
Description
【０００１】
【発明の属する技術分野】本発明は、出力トランジスタ
保護に適したスパークキラーダイオードを内蔵した半導
体集積回路装置に関する。
保護に適したスパークキラーダイオードを内蔵した半導
体集積回路装置に関する。
【０００２】
【従来の技術】例えば、３相モータドライバは、図１１
のように直流電源ＶＣＣ、ＧＮＤ間に直列接続されたト
ランジスタ（Ｔｒ１―Ｔｒ２、Ｔｒ３―Ｔｒ４、Ｔｒ５
―Ｔｒ６）が並列接続され、Ｔｒ１―Ｔｒ２、Ｔｒ３―
Ｔｒ４およびＴｒ５―Ｔｒ６の間から取り出された出力
端子をモータＭに接続した回路構成を採用する。
のように直流電源ＶＣＣ、ＧＮＤ間に直列接続されたト
ランジスタ（Ｔｒ１―Ｔｒ２、Ｔｒ３―Ｔｒ４、Ｔｒ５
―Ｔｒ６）が並列接続され、Ｔｒ１―Ｔｒ２、Ｔｒ３―
Ｔｒ４およびＴｒ５―Ｔｒ６の間から取り出された出力
端子をモータＭに接続した回路構成を採用する。
【０００３】このように負荷が誘導性負荷の場合、モー
タの回転／停止に伴う正／逆方向の起電力が発生する。
従来は、ＩＣ化された直列接続トランジスタのコレクタ
・エミッタ間に保護ダイオードを接続し、前記逆方向起
電力によって出力端子がＧＮＤ電位より低く又はＶＣＣ
電位より高くなった際にダイオード４がＯＮする事で前
記起電力を固定電位へ逃がし、直列接続されたトランジ
スタを含むＩＣの内部を保護していた。特にダイオード
４に数Ａもの大電流を流す場合は、ダイオード４として
個別部品を用いて構成していた。
タの回転／停止に伴う正／逆方向の起電力が発生する。
従来は、ＩＣ化された直列接続トランジスタのコレクタ
・エミッタ間に保護ダイオードを接続し、前記逆方向起
電力によって出力端子がＧＮＤ電位より低く又はＶＣＣ
電位より高くなった際にダイオード４がＯＮする事で前
記起電力を固定電位へ逃がし、直列接続されたトランジ
スタを含むＩＣの内部を保護していた。特にダイオード
４に数Ａもの大電流を流す場合は、ダイオード４として
個別部品を用いて構成していた。
【０００４】ここで、ユーザ側からすれば、機器の部品
点数を減らす為にダイオード４もＩＣ化したいとの要望
もある。しかし、数Ａもの大電流を流すダイオードを集
積化すると、集積回路内で不可避的に発生する寄生トラ
ンジスタ効果によって寄生電流が流れ、無効電流が流れ
るほか最悪の場合はラッチアップに至るという危険性を
はらんでいる。
点数を減らす為にダイオード４もＩＣ化したいとの要望
もある。しかし、数Ａもの大電流を流すダイオードを集
積化すると、集積回路内で不可避的に発生する寄生トラ
ンジスタ効果によって寄生電流が流れ、無効電流が流れ
るほか最悪の場合はラッチアップに至るという危険性を
はらんでいる。
【０００５】そこで、寄生電流を防止する構造として例
えば特開平６―１００４５９号公報に記載された構造が
提案された。
えば特開平６―１００４５９号公報に記載された構造が
提案された。
【０００６】図１２を参照して、Ｐ型半導体基板１とＮ
型半導体基板２との間にＮ＋型の埋め込み層３が設けら
れ、この埋め込み層３を囲むようにＰ＋型の分離領域４
が半導体層２表面から半導体基板１まで拡散され、１つ
のアイランド５を形成している。前記埋め込み層３の上
には一部重なるようにＰ＋型の埋め込み層６が形成され
ている。このＰ＋型の埋め込み層６を囲み、半導体層２
表面からＮ＋型の埋め込み層３に到達するＮ＋型の導出
領域７が設けられ、この囲まれた領域にはＮ＋型の拡散
領域８が形成されている。更には導出領域７で囲まれた
領域において、前記拡散領域８を囲み、半導体層２から
Ｐ＋型の埋め込み層６に到達するＰ＋型の導出領域９が
設けられている。更には、前記拡散領域８にはカソード
電極１０が、Ｐ＋型の導出領域９にはアノード電極１１
が設けられ、この電極はＮ＋型の導出領域７と電気的に
接続されている。
型半導体基板２との間にＮ＋型の埋め込み層３が設けら
れ、この埋め込み層３を囲むようにＰ＋型の分離領域４
が半導体層２表面から半導体基板１まで拡散され、１つ
のアイランド５を形成している。前記埋め込み層３の上
には一部重なるようにＰ＋型の埋め込み層６が形成され
ている。このＰ＋型の埋め込み層６を囲み、半導体層２
表面からＮ＋型の埋め込み層３に到達するＮ＋型の導出
領域７が設けられ、この囲まれた領域にはＮ＋型の拡散
領域８が形成されている。更には導出領域７で囲まれた
領域において、前記拡散領域８を囲み、半導体層２から
Ｐ＋型の埋め込み層６に到達するＰ＋型の導出領域９が
設けられている。更には、前記拡散領域８にはカソード
電極１０が、Ｐ＋型の導出領域９にはアノード電極１１
が設けられ、この電極はＮ＋型の導出領域７と電気的に
接続されている。
【０００７】つまりＰ＋型の導出領域９とＰ＋型の埋め
込み層６がアノード領域、Ｎ＋型の拡散領域８と導出領
域９で囲まれたＮ型の半導体領域がカソード領域とな
り、ダイオードが構成されている。
込み層６がアノード領域、Ｎ＋型の拡散領域８と導出領
域９で囲まれたＮ型の半導体領域がカソード領域とな
り、ダイオードが構成されている。
【０００８】斯かるダイオード素子においては、Ｎ＋型
の埋め込み層３をベース、Ｐ＋型の埋め込み層６をエミ
ッタ、Ｐ型の半導体基板１やＰ＋型の分離領域４をコレ
クタとするＰＮＰ型の寄生トランジスタＴｒ２が生じる
が、アノード電極の接続によりこの寄生トランジスタＴ
ｒ２のベースとエミッタ間が同電位となるので、寄生Ｐ
ＮＰトランジスタＴｒ２がＯＮ動作することを防止でき
る。
の埋め込み層３をベース、Ｐ＋型の埋め込み層６をエミ
ッタ、Ｐ型の半導体基板１やＰ＋型の分離領域４をコレ
クタとするＰＮＰ型の寄生トランジスタＴｒ２が生じる
が、アノード電極の接続によりこの寄生トランジスタＴ
ｒ２のベースとエミッタ間が同電位となるので、寄生Ｐ
ＮＰトランジスタＴｒ２がＯＮ動作することを防止でき
る。
【０００９】
【発明が解決しようとする課題】上記したように従来の
半導体集積回路装置では、図１１に示したように、負荷
が誘導性負荷の場合、モータの回転／停止に伴う正／逆
方向の起電力が発生するため、ＩＣ化された直列接続ト
ランジスタのコレクタ・エミッタ間に保護ダイオードを
接続し、前記逆方向起電力によって出力端子がＧＮＤ電
位より低く又はＶＣＣ電位より高くなった際にダイオー
ド４がＯＮする事で前記起電力を固定電位へ逃がし、直
列接続されたトランジスタを含むＩＣの内部を保護して
いた。特にダイオード４に数Ａもの大電流を流す場合
は、ダイオード４として個別部品を用いて構成してい
た。
半導体集積回路装置では、図１１に示したように、負荷
が誘導性負荷の場合、モータの回転／停止に伴う正／逆
方向の起電力が発生するため、ＩＣ化された直列接続ト
ランジスタのコレクタ・エミッタ間に保護ダイオードを
接続し、前記逆方向起電力によって出力端子がＧＮＤ電
位より低く又はＶＣＣ電位より高くなった際にダイオー
ド４がＯＮする事で前記起電力を固定電位へ逃がし、直
列接続されたトランジスタを含むＩＣの内部を保護して
いた。特にダイオード４に数Ａもの大電流を流す場合
は、ダイオード４として個別部品を用いて構成してい
た。
【００１０】そして、機器の部品点数を減らす為にダイ
オード４もＩＣ化したいとの要望等により、数Ａもの大
電流を流すダイオードを集積化したが、集積回路内で不
可避的に発生する寄生トランジスタ効果によって寄生電
流が流れ、無効電流が流れる等の問題より、図１２に示
すようなダイオードをＩＣの内部に取り入れた構造とし
た。
オード４もＩＣ化したいとの要望等により、数Ａもの大
電流を流すダイオードを集積化したが、集積回路内で不
可避的に発生する寄生トランジスタ効果によって寄生電
流が流れ、無効電流が流れる等の問題より、図１２に示
すようなダイオードをＩＣの内部に取り入れた構造とし
た。
【００１１】しかし、上記したように、ダイオード４を
ＩＣの内部に取り入れることはできたが、図１２に示す
構造において、ダイオード４がＯＦＦの場合、すなわち
カソード電極１０がアノード電極１１より高電圧となっ
た場合、寄生トランジスタＴＲ１のＰＮ接合面における
ブレークダウン電流による半導体素子の破壊に対応する
ための耐圧が必要となる。したがって、従来の構造では
寄生トランジスタＴＲ１のベース領域としてのＰ＋型埋
め込み層６の幅が狭く、電流増幅率ｈｆｅが抑制するこ
とが困難であり寄生トランジスタＴＲ１の耐圧が確保す
ることができないという課題が生じた。
ＩＣの内部に取り入れることはできたが、図１２に示す
構造において、ダイオード４がＯＦＦの場合、すなわち
カソード電極１０がアノード電極１１より高電圧となっ
た場合、寄生トランジスタＴＲ１のＰＮ接合面における
ブレークダウン電流による半導体素子の破壊に対応する
ための耐圧が必要となる。したがって、従来の構造では
寄生トランジスタＴＲ１のベース領域としてのＰ＋型埋
め込み層６の幅が狭く、電流増幅率ｈｆｅが抑制するこ
とが困難であり寄生トランジスタＴＲ１の耐圧が確保す
ることができないという課題が生じた。
【００１２】
【課題を解決するための手段】本発明は、上記した従来
の課題に鑑みてなされたもので、本発明である半導体集
積回路装置では、一導電型の半導体基板と、該基板表面
に積層されている逆導電型の第１のエピタキシャル層
と、前記基板と前記第１のエピタキシャルとの間に形成
されている高濃度不純物拡散層からなる第１の一導電型
の埋め込み層と重畳して形成されている高濃度不純物拡
散層からなる第１の逆導電型の埋め込み層と、前記第１
のエピタキシャル層表面に積層されている逆導電型の第
２のエピタキシャル層と、前記第１のエピタキシャル層
と前記第２のエピタキシャル層との間に高濃度不純物拡
散層からなる第２の一導電型の埋め込み層および高濃度
不純物拡散層からなる第２の逆導電型の埋め込み層と、
前記第２のエピタキシャル層表面から前記第２の一導電
型の埋め込み層まで拡散して形成されている高濃度不純
物拡散層からなる一導電型の拡散領域と、前記第２のエ
ピタキシャル層表面から前記第２の逆導電型の埋め込み
層まで拡散して形成されている高濃度不純物拡散層から
なる第１の逆導電型の拡散領域と、前記第２の一導電型
の埋め込み層と前記一導電型の拡散領域とで囲まれる前
記第２のエピタキシャルに形成されている逆導電型のウ
ェル領域と、前記ウェル領域に重畳して形成されている
高濃度不純物拡散層からなる第２の逆導電型の拡散領域
とを有する前記ダイオード素子において、前記第２の一
導電型の埋め込み層は、前記第１のエピタキシャル層の
深さ方向に幅広く形成されていることを特徴とする。
の課題に鑑みてなされたもので、本発明である半導体集
積回路装置では、一導電型の半導体基板と、該基板表面
に積層されている逆導電型の第１のエピタキシャル層
と、前記基板と前記第１のエピタキシャルとの間に形成
されている高濃度不純物拡散層からなる第１の一導電型
の埋め込み層と重畳して形成されている高濃度不純物拡
散層からなる第１の逆導電型の埋め込み層と、前記第１
のエピタキシャル層表面に積層されている逆導電型の第
２のエピタキシャル層と、前記第１のエピタキシャル層
と前記第２のエピタキシャル層との間に高濃度不純物拡
散層からなる第２の一導電型の埋め込み層および高濃度
不純物拡散層からなる第２の逆導電型の埋め込み層と、
前記第２のエピタキシャル層表面から前記第２の一導電
型の埋め込み層まで拡散して形成されている高濃度不純
物拡散層からなる一導電型の拡散領域と、前記第２のエ
ピタキシャル層表面から前記第２の逆導電型の埋め込み
層まで拡散して形成されている高濃度不純物拡散層から
なる第１の逆導電型の拡散領域と、前記第２の一導電型
の埋め込み層と前記一導電型の拡散領域とで囲まれる前
記第２のエピタキシャルに形成されている逆導電型のウ
ェル領域と、前記ウェル領域に重畳して形成されている
高濃度不純物拡散層からなる第２の逆導電型の拡散領域
とを有する前記ダイオード素子において、前記第２の一
導電型の埋め込み層は、前記第１のエピタキシャル層の
深さ方向に幅広く形成されていることを特徴とする。
【００１３】本発明の半導体集積回路装置は、好適に
は、前記ダイオード素子の前記第１の一導電型の埋め込
み層と前記第１の逆導電型の埋め込み層とを重畳して形
成し、前記第１の一導電型の埋め込み層と前記第２の一
導電型の埋め込み層とを連結した構造を有する。そのこ
とにより、前記ダイオード素子がＯＦＦの状態にある場
合、前記ダイオード素子内の寄生ＮＰＮトランジスタの
ベース領域として形成される前記第２の一導電型の埋め
込み層の幅が厚くなり電流増幅率ｈｆｅが抑制され寄生
ＮＰＮトランジスタの耐圧を確保しブレークダウン電流
による内部素子破壊を抑制することができる半導体集積
回路装置を得ることができる。
は、前記ダイオード素子の前記第１の一導電型の埋め込
み層と前記第１の逆導電型の埋め込み層とを重畳して形
成し、前記第１の一導電型の埋め込み層と前記第２の一
導電型の埋め込み層とを連結した構造を有する。そのこ
とにより、前記ダイオード素子がＯＦＦの状態にある場
合、前記ダイオード素子内の寄生ＮＰＮトランジスタの
ベース領域として形成される前記第２の一導電型の埋め
込み層の幅が厚くなり電流増幅率ｈｆｅが抑制され寄生
ＮＰＮトランジスタの耐圧を確保しブレークダウン電流
による内部素子破壊を抑制することができる半導体集積
回路装置を得ることができる。
【００１４】本発明の半導体集積回路装置は、好適に
は、前記ダイオード素子の前記逆導電型のカソード導出
領域と重畳して前記逆導電型のウェル領域を形成するこ
とに特徴を有する。そのことにより、前記ダイオード素
子がＯＮの状態にある場合、ＰＮ接合のＮ型領域の抵抗
値が下がることにより順方向電圧（ＶBEF）が低減する
ことで、順方向における電流（Ｉｆ）能力を大幅に向上
させる半導体集積回路装置を得ることができる。
は、前記ダイオード素子の前記逆導電型のカソード導出
領域と重畳して前記逆導電型のウェル領域を形成するこ
とに特徴を有する。そのことにより、前記ダイオード素
子がＯＮの状態にある場合、ＰＮ接合のＮ型領域の抵抗
値が下がることにより順方向電圧（ＶBEF）が低減する
ことで、順方向における電流（Ｉｆ）能力を大幅に向上
させる半導体集積回路装置を得ることができる。
【００１５】上記した課題を解決するために、本発明の
半導体集積回路装置の製造方法では、一導電型の半導体
基板を準備する工程と、該基板に不純物を拡散させ、前
記ダイオード素子、前記一導電タイプの縦型トランジス
タ、および、前記逆導電タイプの縦型トランジスタ形成
領域にそれぞれ逆導電型の埋め込み層を形成する工程
と、前記基板上に不純物を拡散させ前記ダイオード素子
形成領域に前記逆導電型の埋め込み層と重畳して第１の
一導電型の埋め込み層を形成する工程と、前記基板上に
逆導電型の第１のエピタキシャル層を積層する工程と、
該第１のエピタキシャル層上に不純物を拡散し、前記ダ
イオード素子および前記一導電タイプの縦型トランジス
タ形成領域にそれぞれ第２の一導電型の埋め込み層を形
成する工程と、前記第１のエピタキシャル層上に逆導電
型の第２のエピタキシャル層を積層する工程と、該第２
のエピタキシャル層上に不純物を拡散し、前記ダイオー
ド素子および前記一導電タイプの縦型トランジスタ形成
領域に逆導電型のウェル領域を同じ工程で形成すること
を特徴とする。
半導体集積回路装置の製造方法では、一導電型の半導体
基板を準備する工程と、該基板に不純物を拡散させ、前
記ダイオード素子、前記一導電タイプの縦型トランジス
タ、および、前記逆導電タイプの縦型トランジスタ形成
領域にそれぞれ逆導電型の埋め込み層を形成する工程
と、前記基板上に不純物を拡散させ前記ダイオード素子
形成領域に前記逆導電型の埋め込み層と重畳して第１の
一導電型の埋め込み層を形成する工程と、前記基板上に
逆導電型の第１のエピタキシャル層を積層する工程と、
該第１のエピタキシャル層上に不純物を拡散し、前記ダ
イオード素子および前記一導電タイプの縦型トランジス
タ形成領域にそれぞれ第２の一導電型の埋め込み層を形
成する工程と、前記第１のエピタキシャル層上に逆導電
型の第２のエピタキシャル層を積層する工程と、該第２
のエピタキシャル層上に不純物を拡散し、前記ダイオー
ド素子および前記一導電タイプの縦型トランジスタ形成
領域に逆導電型のウェル領域を同じ工程で形成すること
を特徴とする。
【００１６】本発明の半導体集積回路装置の製造方法
は、好適には、前記第１の一導電型の埋め込み層を形成
する工程において、前記第１の逆導電型の埋め込み層と
重畳して形成することで前記第２の一導電型の埋め込み
層形成領域を拡大することで、寄生トランジスタの電流
増幅率を抑制することができる工程であることを特徴と
する。
は、好適には、前記第１の一導電型の埋め込み層を形成
する工程において、前記第１の逆導電型の埋め込み層と
重畳して形成することで前記第２の一導電型の埋め込み
層形成領域を拡大することで、寄生トランジスタの電流
増幅率を抑制することができる工程であることを特徴と
する。
【００１７】
【発明の実施の形態】以下に本発明の実施の形態につい
て図面を参照しながら詳細に説明する。
て図面を参照しながら詳細に説明する。
【００１８】図１は、ダイオード素子２１、縦型ＰＮＰ
トランジスタ２２およびＮＰＮトランジスタ２３とを組
み込んだ半導体集積回路装置の断面図である。
トランジスタ２２およびＮＰＮトランジスタ２３とを組
み込んだ半導体集積回路装置の断面図である。
【００１９】Ｐ型の単結晶シリコン基板２４上には、厚
さ２〜１０μｍの第１のエピタキシャル層２５および厚
さ８〜１０μｍの第２のエピタキシャル層２６が、２層
の合計膜厚が８〜１６μｍ程度になるように形成されて
いる。そして、基板２４と第１および第２のエピタキシ
ャル層２５、２６は、それらを貫通するＰ＋型分離領域
２７によってダイオード素子２１を形成する第１の島領
域２８、縦型ＰＮＰトランジスタ２２を形成する第２の
島領域２９およびＮＰＮトランジスタ２３を形成する第
３の島領域３０が電気的に分離され、形成されている。
さ２〜１０μｍの第１のエピタキシャル層２５および厚
さ８〜１０μｍの第２のエピタキシャル層２６が、２層
の合計膜厚が８〜１６μｍ程度になるように形成されて
いる。そして、基板２４と第１および第２のエピタキシ
ャル層２５、２６は、それらを貫通するＰ＋型分離領域
２７によってダイオード素子２１を形成する第１の島領
域２８、縦型ＰＮＰトランジスタ２２を形成する第２の
島領域２９およびＮＰＮトランジスタ２３を形成する第
３の島領域３０が電気的に分離され、形成されている。
【００２０】この分離領域２７は、基板２４表面から上
下方向に拡散した第１の分離領域３１と、第１および第
２エピタキシャル層２５、２６の境界から上下方向に拡
散した第２の分離領域３２と、第２エピタキシャル層２
６表面から形成した第３の分離領域３３から成り、３者
が連結することで第１および第２のエピタキシャル層２
５、２６を島状に分離する。
下方向に拡散した第１の分離領域３１と、第１および第
２エピタキシャル層２５、２６の境界から上下方向に拡
散した第２の分離領域３２と、第２エピタキシャル層２
６表面から形成した第３の分離領域３３から成り、３者
が連結することで第１および第２のエピタキシャル層２
５、２６を島状に分離する。
【００２１】第１の島領域２８に形成されているダイオ
ード素子２１には、基板２４と第１エピタキシャル層２
５との間にＮ＋型の第１の埋め込み層３４とＰ＋型の第
１の埋め込み層３５とが重畳して形成されており、第１
および第２のエピタキシャル層２５、２６の境界部分に
Ｐ＋型の第２の埋め込み層３６がアノード領域として形
成されており、第２のエピタキシャル層２６表面からＰ
＋型の第２の埋め込み層３６に達するＰ＋型の拡散領域
３９がアノード導出領域として形成されている。そし
て、これらＰ＋型領域３６、３９に囲まれたＮ−型の第
２のエピタキシャル層２６がカソード領域として形成さ
れることでＰＮ接合ダイオードが構成されている。この
時、第２のエピタキシャル層２６にＮ＋型拡散領域３８
をアノード領域として形成し、Ｎ＋型拡散領域３８とＰ
＋型拡散領域３９とを短絡してアノード導出領域として
も良い。これはＮＰＮトランジスタでいえば、ベース、
コレクタ間を短絡して形成したダイオードということに
なる。
ード素子２１には、基板２４と第１エピタキシャル層２
５との間にＮ＋型の第１の埋め込み層３４とＰ＋型の第
１の埋め込み層３５とが重畳して形成されており、第１
および第２のエピタキシャル層２５、２６の境界部分に
Ｐ＋型の第２の埋め込み層３６がアノード領域として形
成されており、第２のエピタキシャル層２６表面からＰ
＋型の第２の埋め込み層３６に達するＰ＋型の拡散領域
３９がアノード導出領域として形成されている。そし
て、これらＰ＋型領域３６、３９に囲まれたＮ−型の第
２のエピタキシャル層２６がカソード領域として形成さ
れることでＰＮ接合ダイオードが構成されている。この
時、第２のエピタキシャル層２６にＮ＋型拡散領域３８
をアノード領域として形成し、Ｎ＋型拡散領域３８とＰ
＋型拡散領域３９とを短絡してアノード導出領域として
も良い。これはＮＰＮトランジスタでいえば、ベース、
コレクタ間を短絡して形成したダイオードということに
なる。
【００２２】上記の本実施形態の半導体集積回路装置に
よれば、基板２４と第１エピタキシャル層２５との間に
Ｎ＋型の第１の埋め込み層３４とＰ＋型の第１の埋め込
み層３５とが重畳して形成されているが、例えば、Ｎ＋
型の第１の埋め込み層３４はアンチモン（Ｓｂ）を使用
し、また、Ｐ＋型の第１の埋め込み層３５はホウ素
（Ｂ）を使用し形成されている。そのため、不純物の拡
散速度及び不純物の使用濃度の違いにより、図１に示す
ように、Ｎ＋型の第１の埋め込み層３４の上下にＰ＋型
の第１の埋め込み層３５が形成されている構造を有す
る。そして、第１エピタキシャル層２５と第２エピタキ
シャル層２６との間に形成されているＰ＋型の第２の埋
め込み層３６はＰ＋型の第１の埋め込み層３５と連結す
ることで、幅広いＰ＋型の埋め込み層を形成している。
よれば、基板２４と第１エピタキシャル層２５との間に
Ｎ＋型の第１の埋め込み層３４とＰ＋型の第１の埋め込
み層３５とが重畳して形成されているが、例えば、Ｎ＋
型の第１の埋め込み層３４はアンチモン（Ｓｂ）を使用
し、また、Ｐ＋型の第１の埋め込み層３５はホウ素
（Ｂ）を使用し形成されている。そのため、不純物の拡
散速度及び不純物の使用濃度の違いにより、図１に示す
ように、Ｎ＋型の第１の埋め込み層３４の上下にＰ＋型
の第１の埋め込み層３５が形成されている構造を有す
る。そして、第１エピタキシャル層２５と第２エピタキ
シャル層２６との間に形成されているＰ＋型の第２の埋
め込み層３６はＰ＋型の第１の埋め込み層３５と連結す
ることで、幅広いＰ＋型の埋め込み層を形成している。
【００２３】よって、図２（Ａ）はダイオード素子２１
の拡大断面図を表した図であるが、上記した構造を有す
ることにより寄生ＮＰＮトランジスタＴＲ１において、
ベース幅を広く形成することができ寄生ＮＰＮトランジ
スタＴＲ１の電流増幅率（ｈｆｅ）を低減することがで
きる。その結果、ダイオード素子２１がＯＦＦ時におけ
る耐圧の著しい向上を実現し、ブレークダウン電流によ
る内部素子破壊を抑制することができる半導体集積回路
装置を得ることができる。
の拡大断面図を表した図であるが、上記した構造を有す
ることにより寄生ＮＰＮトランジスタＴＲ１において、
ベース幅を広く形成することができ寄生ＮＰＮトランジ
スタＴＲ１の電流増幅率（ｈｆｅ）を低減することがで
きる。その結果、ダイオード素子２１がＯＦＦ時におけ
る耐圧の著しい向上を実現し、ブレークダウン電流によ
る内部素子破壊を抑制することができる半導体集積回路
装置を得ることができる。
【００２４】更に、上記の本実施形態の半導体集積回路
装置によれば、ダイオード素子がＯＮ時において、カソ
ード領域として形成されているＰ＋型領域３６、３９に
囲まれたＮ−型の第２のエピタキシャル層２６に、Ｎ＋
型ウェル領域４０が形成されている。このＮ＋型ウェル
領域４０により、ＰＮ接合のＮ型領域の抵抗値が下がる
ことにより順方向電圧（ＶBEF）が低減することで、順
方向における電流（Ｉｆ）能力を大幅に向上させること
ができる。
装置によれば、ダイオード素子がＯＮ時において、カソ
ード領域として形成されているＰ＋型領域３６、３９に
囲まれたＮ−型の第２のエピタキシャル層２６に、Ｎ＋
型ウェル領域４０が形成されている。このＮ＋型ウェル
領域４０により、ＰＮ接合のＮ型領域の抵抗値が下がる
ことにより順方向電圧（ＶBEF）が低減することで、順
方向における電流（Ｉｆ）能力を大幅に向上させること
ができる。
【００２５】尚、第２のエピタキシャル層２６の表面は
シリコン酸化膜によって被覆され、酸化膜に形成された
コンタクトホールを介して各種のアルミ電極が設けられ
ている。基板２４には接合分離のための接地電位ＧＮＤ
が印加されている。
シリコン酸化膜によって被覆され、酸化膜に形成された
コンタクトホールを介して各種のアルミ電極が設けられ
ている。基板２４には接合分離のための接地電位ＧＮＤ
が印加されている。
【００２６】ここで、図２（Ａ）は上記したように、ダ
イオード素子２１の拡大断面図を表した図であり、図２
（Ｂ）は寄生トランジスタを示す等価回路図である。以
下、ダイオード素子２１がＯＮ状態における基板２４へ
の漏れ電流を左右する寄生トランジスタの動作について
説明する。
イオード素子２１の拡大断面図を表した図であり、図２
（Ｂ）は寄生トランジスタを示す等価回路図である。以
下、ダイオード素子２１がＯＮ状態における基板２４へ
の漏れ電流を左右する寄生トランジスタの動作について
説明する。
【００２７】寄生ＮＰＮトランジスタＴＲ１は、Ｎ＋型
の第１の埋め込み層３４をコレクタ、Ｐ＋型の埋め込み
層３５、３６をベースおよびＮ＋ウェル領域４０をエミ
ッタとして構成されている。一方、寄生ＰＮＰトランジ
スタＴＲ２は、Ｐ型の基板２４をコレクタ、Ｎ＋型の第
１の埋め込み層３４をベース、Ｐ＋型の埋め込み層３
５、３６をエミッタとして構成されている。
の第１の埋め込み層３４をコレクタ、Ｐ＋型の埋め込み
層３５、３６をベースおよびＮ＋ウェル領域４０をエミ
ッタとして構成されている。一方、寄生ＰＮＰトランジ
スタＴＲ２は、Ｐ型の基板２４をコレクタ、Ｎ＋型の第
１の埋め込み層３４をベース、Ｐ＋型の埋め込み層３
５、３６をエミッタとして構成されている。
【００２８】図２（Ｂ）を参照にして、寄生ＮＰＮトラ
ンジスタＴＲ１のベース・コレクタはアノード電極５５
によって短絡され、同じく寄生ＰＮＰトランジスタＴＲ
２のベース・エミッタ間が短絡される。このとき、寄生
ＮＰＮトランジスタＴＲ１のベース・コレクタ間にはＰ
＋型の拡散領域３９とＰ＋型の埋め込み層３６とが持つ
抵抗成分Ｒ１が接続され、寄生ＰＮＰトランジスタＴＲ
２のベース・エミッタ間にはＮ＋型の拡散領域３８、Ｎ
＋型の第２の埋め込み層３７およびＮ＋型の第１の埋め
込み層３４とが持つ抵抗成分Ｒ２が接続される。本発明
のダイオード素子２１の構造では、寄生ＮＰＮトランジ
スタＴＲ１の抵抗成分Ｒ１の場合は、Ｐ＋型の拡散領域
３９とＰ＋型の埋め込み層３６との連結により構成され
ているため抵抗成分Ｒ１の値は極めて小さくなる。ま
た、寄生ＰＮＰトランジスタＴＲ２の抵抗成分Ｒ２の場
合も、Ｎ＋型の拡散領域３８、Ｎ＋型の第２の埋め込み
層３７およびＮ＋型の第１の埋め込み層３４との連結に
より抵抗成分Ｒ２の値は極めて小さくなる。
ンジスタＴＲ１のベース・コレクタはアノード電極５５
によって短絡され、同じく寄生ＰＮＰトランジスタＴＲ
２のベース・エミッタ間が短絡される。このとき、寄生
ＮＰＮトランジスタＴＲ１のベース・コレクタ間にはＰ
＋型の拡散領域３９とＰ＋型の埋め込み層３６とが持つ
抵抗成分Ｒ１が接続され、寄生ＰＮＰトランジスタＴＲ
２のベース・エミッタ間にはＮ＋型の拡散領域３８、Ｎ
＋型の第２の埋め込み層３７およびＮ＋型の第１の埋め
込み層３４とが持つ抵抗成分Ｒ２が接続される。本発明
のダイオード素子２１の構造では、寄生ＮＰＮトランジ
スタＴＲ１の抵抗成分Ｒ１の場合は、Ｐ＋型の拡散領域
３９とＰ＋型の埋め込み層３６との連結により構成され
ているため抵抗成分Ｒ１の値は極めて小さくなる。ま
た、寄生ＰＮＰトランジスタＴＲ２の抵抗成分Ｒ２の場
合も、Ｎ＋型の拡散領域３８、Ｎ＋型の第２の埋め込み
層３７およびＮ＋型の第１の埋め込み層３４との連結に
より抵抗成分Ｒ２の値は極めて小さくなる。
【００２９】本発明はＮ＋型ウェル領域４０の形成によ
りカソード領域の抵抗を下げることができるので、順方
向電流Ｉｆの能力を向上することができる。
りカソード領域の抵抗を下げることができるので、順方
向電流Ｉｆの能力を向上することができる。
【００３０】一方、寄生ＰＮＰトランジスタＴＲ２のベ
ース・エミッタ間に接続される抵抗成分Ｒ２の値は小さ
くできるので、寄生ＰＮＰトランジスタＴＲ２のベース
電位（Ｎ＋型の第１の埋め込み層３４の電位）をエミッ
タ電位（Ｐ＋型の埋め込み層３５、３６の電位）より高
く維持することができる。従って、寄生ＰＮＰトランジ
スタＴＲ２のＯＮ動作を阻止し、基板２４への漏れ電流
を小さく保つことが可能になる。
ース・エミッタ間に接続される抵抗成分Ｒ２の値は小さ
くできるので、寄生ＰＮＰトランジスタＴＲ２のベース
電位（Ｎ＋型の第１の埋め込み層３４の電位）をエミッ
タ電位（Ｐ＋型の埋め込み層３５、３６の電位）より高
く維持することができる。従って、寄生ＰＮＰトランジ
スタＴＲ２のＯＮ動作を阻止し、基板２４への漏れ電流
を小さく保つことが可能になる。
【００３１】その結果、上記した寄生ＰＮＰトランジス
タＴＲ２において、例えば、従来の構造では１Ａを流し
たとき基板２４への漏れ電流が１００ｍＡであったのに
対して、本発明の構造（抵抗成分Ｒ２の抵抗値を８Ωと
した場合）では２０ｍＡまで低減することができる。
タＴＲ２において、例えば、従来の構造では１Ａを流し
たとき基板２４への漏れ電流が１００ｍＡであったのに
対して、本発明の構造（抵抗成分Ｒ２の抵抗値を８Ωと
した場合）では２０ｍＡまで低減することができる。
【００３２】第２の島領域２９に形成されている縦型Ｐ
ＮＰトランジスタ２２において、基本的にダイオード素
子２１と同様の構造を具備している。具体的にいうと、
第１および第２のエピタキシャル層２５、２６の境界部
分にＰ＋型の埋め込み層４３がコレクタ領域として形成
されており、第２のエピタキシャル層２６表面からＰ＋
型の埋め込み層４３に達するＰ＋型拡散領域４６がコレ
クタ導出領域として形成されている。そして、これらＰ
＋型領域に囲まれたＮ−型の第２のエピタキシャル層２
６にＮ＋型のウェル領域４７がベース領域として形成さ
れており、Ｎ＋型のウェル領域４７にはＰ＋型の拡散領
域４８がエミッタ領域として、また、Ｎ＋型の拡散領域
４９がベース導出領域として形成されることで、縦型Ｐ
ＮＰトランジスタ２２は構成されている。また、Ｐ＋型
拡散領域４６を囲むようにＮ＋型拡散領域４５を形成
し、Ｎ＋型の第２の埋め込み層４４を介して第１の埋め
込み層４２に連結し、図示せぬ電極により電源電位Ｖｃ
ｃあるいはエミッタ電極５８の電位を印加した。これは
Ｐ＋型の拡散領域４６をエミッタ、第２の島領域２９を
ベース、Ｐ＋型の分離領域２７をコレクタとする寄生Ｐ
ＮＰトランジスタの発生を抑制するものであり、この縦
型ＰＮＰトランジスタを大電流用途に適したＰＮＰトラ
ンジスタとすることができる。
ＮＰトランジスタ２２において、基本的にダイオード素
子２１と同様の構造を具備している。具体的にいうと、
第１および第２のエピタキシャル層２５、２６の境界部
分にＰ＋型の埋め込み層４３がコレクタ領域として形成
されており、第２のエピタキシャル層２６表面からＰ＋
型の埋め込み層４３に達するＰ＋型拡散領域４６がコレ
クタ導出領域として形成されている。そして、これらＰ
＋型領域に囲まれたＮ−型の第２のエピタキシャル層２
６にＮ＋型のウェル領域４７がベース領域として形成さ
れており、Ｎ＋型のウェル領域４７にはＰ＋型の拡散領
域４８がエミッタ領域として、また、Ｎ＋型の拡散領域
４９がベース導出領域として形成されることで、縦型Ｐ
ＮＰトランジスタ２２は構成されている。また、Ｐ＋型
拡散領域４６を囲むようにＮ＋型拡散領域４５を形成
し、Ｎ＋型の第２の埋め込み層４４を介して第１の埋め
込み層４２に連結し、図示せぬ電極により電源電位Ｖｃ
ｃあるいはエミッタ電極５８の電位を印加した。これは
Ｐ＋型の拡散領域４６をエミッタ、第２の島領域２９を
ベース、Ｐ＋型の分離領域２７をコレクタとする寄生Ｐ
ＮＰトランジスタの発生を抑制するものであり、この縦
型ＰＮＰトランジスタを大電流用途に適したＰＮＰトラ
ンジスタとすることができる。
【００３３】第３の島領域３０に形成されているＮＰＮ
トランジスタ２３において、第３の島領域３０をコレク
タ領域としてＰ型の拡散領域５３をベース領域として、
Ｎ＋型の拡散領域５４をエミッタ領域として形成されて
いることで構成される。そして、基板２４と第１のエピ
タキシャル層２５との間に第１のＮ＋型の埋め込み層５
０と第１および第２のエピタキシャル層２５、２６の境
界部分にも第２のＮ＋型の埋め込み層５１とが連結して
形成されている。更に、Ｎ＋型の拡散領域５２をコレク
タ導出領域とし、Ｎ＋型の拡散領域５２も第２のＮ＋型
の埋め込み層５１と連結して形成されている。このよう
に、コレクタ電極６２の下部に高濃度低抵抗領域を構成
することによって、ＮＰＮトランジスタ２３の飽和抵抗
Ｖｃｅ（ｓａｔ）を低減する。従って、このＮＰＮトラ
ンジスタ２３は高耐圧、大電流であり、モータドライバ
ー等の回路用途に適している。
トランジスタ２３において、第３の島領域３０をコレク
タ領域としてＰ型の拡散領域５３をベース領域として、
Ｎ＋型の拡散領域５４をエミッタ領域として形成されて
いることで構成される。そして、基板２４と第１のエピ
タキシャル層２５との間に第１のＮ＋型の埋め込み層５
０と第１および第２のエピタキシャル層２５、２６の境
界部分にも第２のＮ＋型の埋め込み層５１とが連結して
形成されている。更に、Ｎ＋型の拡散領域５２をコレク
タ導出領域とし、Ｎ＋型の拡散領域５２も第２のＮ＋型
の埋め込み層５１と連結して形成されている。このよう
に、コレクタ電極６２の下部に高濃度低抵抗領域を構成
することによって、ＮＰＮトランジスタ２３の飽和抵抗
Ｖｃｅ（ｓａｔ）を低減する。従って、このＮＰＮトラ
ンジスタ２３は高耐圧、大電流であり、モータドライバ
ー等の回路用途に適している。
【００３４】次に、図１に示した本発明の半導体集積回
路装置の製造方法について図３〜図１０を参照にして説
明する。
路装置の製造方法について図３〜図１０を参照にして説
明する。
【００３５】先ず、図３に示すように、Ｐ−型の単結晶
シリコン基板２４を準備し、この基板２４の表面を熱酸
化して酸化膜を形成し、Ｎ＋型の第１の埋め込み層３
４、４２、５０に対応する酸化膜をホトエッチングして
選択マスクとする。そして、基板２４表面にＮ＋型埋め
込み層３４、４２、５０を形成するアンチモン（Ｓｂ）
を拡散する。
シリコン基板２４を準備し、この基板２４の表面を熱酸
化して酸化膜を形成し、Ｎ＋型の第１の埋め込み層３
４、４２、５０に対応する酸化膜をホトエッチングして
選択マスクとする。そして、基板２４表面にＮ＋型埋め
込み層３４、４２、５０を形成するアンチモン（Ｓｂ）
を拡散する。
【００３６】次に、図４に示すように、Ｐ＋型の埋め込
み層３５およびＰ＋型の分離領域２７の第１分離領域３
１を形成するため、イオン注入を行う。図３において選
択マスクとして用いた酸化膜を全て除去した後、公知の
フォトリソグラフィ技術によりＰ＋型の第１の分離領域
３１を形成する部分に開口部が設けられたフォトレジス
ト（図示せず）を選択マスクとして形成する。そして、
Ｐ型不純物、例えば、ホウ素（Ｂ）をイオンエネルギー
１６０ｋｅＶ、導入量１．０×１０14／ｃｍ2でイオン
注入する。その後、フォトレジストを除去する。
み層３５およびＰ＋型の分離領域２７の第１分離領域３
１を形成するため、イオン注入を行う。図３において選
択マスクとして用いた酸化膜を全て除去した後、公知の
フォトリソグラフィ技術によりＰ＋型の第１の分離領域
３１を形成する部分に開口部が設けられたフォトレジス
ト（図示せず）を選択マスクとして形成する。そして、
Ｐ型不純物、例えば、ホウ素（Ｂ）をイオンエネルギー
１６０ｋｅＶ、導入量１．０×１０14／ｃｍ2でイオン
注入する。その後、フォトレジストを除去する。
【００３７】次に、図５に示すように、酸化膜を全て除
去した後、基板２４をエピタキシャル成長装置のサセプ
タ上に配置し、ランプ加熱によって基板２４に１１４０
℃程度の高温を与えると共に反応管内にＳｉＨ2Ｃｌ2ガ
スとＨ2ガスを導入することにより、低濃度エピ（ρ=
１．２５Ω・ｃｍ）、厚さ２．０〜１０．０μｍの第１
のエピタキシャル層２５を成長させる。そして、第１の
エピタキシャル層２５の表面を熱酸化して酸化膜を形成
した後、Ｎ＋型の第２の埋め込み層３７、４４、５１に
対応する酸化膜をホトエッチングして選択マスクとす
る。
去した後、基板２４をエピタキシャル成長装置のサセプ
タ上に配置し、ランプ加熱によって基板２４に１１４０
℃程度の高温を与えると共に反応管内にＳｉＨ2Ｃｌ2ガ
スとＨ2ガスを導入することにより、低濃度エピ（ρ=
１．２５Ω・ｃｍ）、厚さ２．０〜１０．０μｍの第１
のエピタキシャル層２５を成長させる。そして、第１の
エピタキシャル層２５の表面を熱酸化して酸化膜を形成
した後、Ｎ＋型の第２の埋め込み層３７、４４、５１に
対応する酸化膜をホトエッチングして選択マスクとす
る。
【００３８】ここで、同時に、基板２４表面にＮ＋型埋
め込み層３４、４２、５０およびＰ＋型の埋め込み層３
１、３５を拡散する。このとき、Ｐ＋型の埋め込み層３
５を形成するホウ素（Ｂ）は、Ｎ＋型埋め込み層３４を
形成するアンチモン（Ｓｂ）と比べて拡散速度が速く、
また、不純物濃度が低いため、Ｎ＋型埋め込み層３４の
上下に形成領域が形成される。
め込み層３４、４２、５０およびＰ＋型の埋め込み層３
１、３５を拡散する。このとき、Ｐ＋型の埋め込み層３
５を形成するホウ素（Ｂ）は、Ｎ＋型埋め込み層３４を
形成するアンチモン（Ｓｂ）と比べて拡散速度が速く、
また、不純物濃度が低いため、Ｎ＋型埋め込み層３４の
上下に形成領域が形成される。
【００３９】次に、図６に示すように、酸化膜を全て除
去した後、再び、第１のエピタキシャル層２５の表面を
熱酸化して酸化膜を形成し、公知のフォトリソグラフィ
技術によりＰ＋型の埋め込み層３６、４３およびＰ＋型
の第２の分離領域３２を形成する部分に開口部が設けら
れたフォトレジスト（図示せず）を選択マスクとして形
成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）を
イオンエネルギー４０ｋｅＶ、導入量３．０×１０13／
ｃｍ2でイオン注入する。その後、フォトレジストを除
去する。このとき、第２のＮ＋型埋め込み層３７、４
４、５１は同時に拡散され、第１のＮ＋型埋め込み層３
４、４２、５０と連結する。
去した後、再び、第１のエピタキシャル層２５の表面を
熱酸化して酸化膜を形成し、公知のフォトリソグラフィ
技術によりＰ＋型の埋め込み層３６、４３およびＰ＋型
の第２の分離領域３２を形成する部分に開口部が設けら
れたフォトレジスト（図示せず）を選択マスクとして形
成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）を
イオンエネルギー４０ｋｅＶ、導入量３．０×１０13／
ｃｍ2でイオン注入する。その後、フォトレジストを除
去する。このとき、第２のＮ＋型埋め込み層３７、４
４、５１は同時に拡散され、第１のＮ＋型埋め込み層３
４、４２、５０と連結する。
【００４０】次に、図７に示すように、酸化膜を全て除
去した後、基板２４をエピタキシャル成長装置のサセプ
タ上に配置し、ランプ加熱によって基板２４に１１４０
℃程度の高温を与えると共に反応管内にＳｉＨ2Ｃｌ2ガ
スとＨ2ガスを導入することにより、低濃度エピ（ρ=
１．２５Ω・ｃｍ）、厚さ８．０〜１０．０μｍの第２
のエピタキシャル層２６を第１のエピタキシャル層２５
上に成長させる。そして、第２のエピタキシャル層２６
の表面を熱酸化して酸化膜を形成した後、公知のフォト
リソグラフィ技術によりＮ＋型ウェル領域４０、４７を
形成する部分に開口部が設けられたフォトレジスト（図
示せず）を選択マスクとして形成する。そして、Ｎ型不
純物、例えば、リン（Ｐ）をイオンエネルギー１６０ｋ
ｅＶ、導入量１．０×１０12／ｃｍ2でイオン注入す
る。その後、フォトレジストを除去する。
去した後、基板２４をエピタキシャル成長装置のサセプ
タ上に配置し、ランプ加熱によって基板２４に１１４０
℃程度の高温を与えると共に反応管内にＳｉＨ2Ｃｌ2ガ
スとＨ2ガスを導入することにより、低濃度エピ（ρ=
１．２５Ω・ｃｍ）、厚さ８．０〜１０．０μｍの第２
のエピタキシャル層２６を第１のエピタキシャル層２５
上に成長させる。そして、第２のエピタキシャル層２６
の表面を熱酸化して酸化膜を形成した後、公知のフォト
リソグラフィ技術によりＮ＋型ウェル領域４０、４７を
形成する部分に開口部が設けられたフォトレジスト（図
示せず）を選択マスクとして形成する。そして、Ｎ型不
純物、例えば、リン（Ｐ）をイオンエネルギー１６０ｋ
ｅＶ、導入量１．０×１０12／ｃｍ2でイオン注入す
る。その後、フォトレジストを除去する。
【００４１】このとき、Ｐ＋型の埋め込み層３６、４３
およびＰ＋型の第２の分離領域３２は同時に拡散され、
それぞれ第１のＰ＋型埋め込み層３５、第１のＮ＋型埋
め込み層４２およびＰ＋型の第１の分離領域３１と連結
する。
およびＰ＋型の第２の分離領域３２は同時に拡散され、
それぞれ第１のＰ＋型埋め込み層３５、第１のＮ＋型埋
め込み層４２およびＰ＋型の第１の分離領域３１と連結
する。
【００４２】次に、図８に示すように、第２のエピタキ
シャル層２６の表面を熱酸化して酸化膜を形成し、Ｎ＋
型のコレクタ導出領域３８、４５、５２およびベース導
出領域４９に対応する酸化膜をホトエッチングして選択
マスクとする。そして、第２のエピタキシャル層２６表
面にＮ＋型拡散領域３８、４５、５２およびベース導出
領域４９を形成するアンチモン（Ｓｂ）を拡散する。
シャル層２６の表面を熱酸化して酸化膜を形成し、Ｎ＋
型のコレクタ導出領域３８、４５、５２およびベース導
出領域４９に対応する酸化膜をホトエッチングして選択
マスクとする。そして、第２のエピタキシャル層２６表
面にＮ＋型拡散領域３８、４５、５２およびベース導出
領域４９を形成するアンチモン（Ｓｂ）を拡散する。
【００４３】次に、図９に示すように、酸化膜を全て除
去した後、再び、第２のエピタキシャル層２６の表面を
熱酸化して酸化膜を形成し、公知のフォトリソグラフィ
技術によりＰ＋型の拡散領域３９、４６、Ｐ＋型のエミ
ッタ領域４８およびＰ＋型の第３の分離領域３３を形成
する部分に開口部が設けられたフォトレジスト（図示せ
ず）を選択マスクとして形成する。そして、Ｐ型不純
物、例えば、ホウ素（Ｂ）をイオンエネルギー４０ｋｅ
Ｖ、導入量３．０×１０13／ｃｍ2でイオン注入する。
その後、フォトレジストを除去する。
去した後、再び、第２のエピタキシャル層２６の表面を
熱酸化して酸化膜を形成し、公知のフォトリソグラフィ
技術によりＰ＋型の拡散領域３９、４６、Ｐ＋型のエミ
ッタ領域４８およびＰ＋型の第３の分離領域３３を形成
する部分に開口部が設けられたフォトレジスト（図示せ
ず）を選択マスクとして形成する。そして、Ｐ型不純
物、例えば、ホウ素（Ｂ）をイオンエネルギー４０ｋｅ
Ｖ、導入量３．０×１０13／ｃｍ2でイオン注入する。
その後、フォトレジストを除去する。
【００４４】このとき、第２のＮ＋型埋め込み層３７、
４４、５１は同時に拡散され、第１のＮ＋型埋め込み層
３４、４２、５０と連結する。このとき、Ｎ＋型の拡散
領域３８、４５、５２は同時に拡散され、それぞれ第２
のＮ＋型埋め込み層３７、４４、５１と連結する。その
結果、第１の島領域２８にはダイオード素子２１が完成
し、第２の島領域２９には縦型ＰＮＰトランジスタ２２
が完成する。
４４、５１は同時に拡散され、第１のＮ＋型埋め込み層
３４、４２、５０と連結する。このとき、Ｎ＋型の拡散
領域３８、４５、５２は同時に拡散され、それぞれ第２
のＮ＋型埋め込み層３７、４４、５１と連結する。その
結果、第１の島領域２８にはダイオード素子２１が完成
し、第２の島領域２９には縦型ＰＮＰトランジスタ２２
が完成する。
【００４５】次に、図１０に示すように、第３の島領域
３０にはＰ型のベース領域５３およびＮ＋型のエミッタ
領域５４を形成することで、ＮＰＮトランジスタ２３が
完成する。その後、図１に示すように、ダイオード素子
２１にはアノード電極５５、カソード電極５６が、縦型
ＰＮＰトランジスタ２２にはコレクタ電極５７、エミッ
タ電極５８、ベース電極５９が、ＮＰＮトランジスタ２
３にはエミッタ電極６０、ベース電極６１、コレクタ電
極６２がアルミ材料により形成されることで、外部電極
と接続される。
３０にはＰ型のベース領域５３およびＮ＋型のエミッタ
領域５４を形成することで、ＮＰＮトランジスタ２３が
完成する。その後、図１に示すように、ダイオード素子
２１にはアノード電極５５、カソード電極５６が、縦型
ＰＮＰトランジスタ２２にはコレクタ電極５７、エミッ
タ電極５８、ベース電極５９が、ＮＰＮトランジスタ２
３にはエミッタ電極６０、ベース電極６１、コレクタ電
極６２がアルミ材料により形成されることで、外部電極
と接続される。
【００４６】
【発明の効果】本発明によれば、半導体集積回路装置の
ダイオード素子において、基板と第１エピタキシャル層
との間にＮ＋型の第１の埋め込み層の上下にＰ＋型の第
１の埋め込み層が形成され、そして、第１エピタキシャ
ル層と第２エピタキシャル層との間に形成されているＰ
＋型の第２の埋め込み層はＰ＋型の第１の埋め込み層と
連結することで、幅広いＰ＋型の埋め込み層が形成され
ている。このことにより、ダイオード素子内に発生する
寄生ＮＰＮトランジスタにおいて、ベース幅を広く形成
することができ寄生ＮＰＮトランジスタの電流増幅率
（ｈｆｅ）を低減することができる。その結果、ダイオ
ード素子がＯＦＦ時における耐圧の著しい向上を実現
し、ブレークダウン電流による内部素子破壊を抑制する
ことができる半導体集積回路装置を得ることができる。
ダイオード素子において、基板と第１エピタキシャル層
との間にＮ＋型の第１の埋め込み層の上下にＰ＋型の第
１の埋め込み層が形成され、そして、第１エピタキシャ
ル層と第２エピタキシャル層との間に形成されているＰ
＋型の第２の埋め込み層はＰ＋型の第１の埋め込み層と
連結することで、幅広いＰ＋型の埋め込み層が形成され
ている。このことにより、ダイオード素子内に発生する
寄生ＮＰＮトランジスタにおいて、ベース幅を広く形成
することができ寄生ＮＰＮトランジスタの電流増幅率
（ｈｆｅ）を低減することができる。その結果、ダイオ
ード素子がＯＦＦ時における耐圧の著しい向上を実現
し、ブレークダウン電流による内部素子破壊を抑制する
ことができる半導体集積回路装置を得ることができる。
【００４７】更に、本発明によれば、半導体集積回路装
置のダイオード素子において、ダイオード素子がＯＮの
状態にある場合、カソード領域として形成されているＰ
＋型領域に囲まれたＮ−型の第２のエピタキシャル層
に、Ｎ＋型ウェル領域が形成されている。このＮ＋型ウ
ェル領域により、ＰＮ接合のＮ型領域の抵抗値が下がる
ことにより順方向電圧（ＶBEF）が低減することで、順
方向における電流（Ｉｆ）能力を大幅に向上させること
ができる。
置のダイオード素子において、ダイオード素子がＯＮの
状態にある場合、カソード領域として形成されているＰ
＋型領域に囲まれたＮ−型の第２のエピタキシャル層
に、Ｎ＋型ウェル領域が形成されている。このＮ＋型ウ
ェル領域により、ＰＮ接合のＮ型領域の抵抗値が下がる
ことにより順方向電圧（ＶBEF）が低減することで、順
方向における電流（Ｉｆ）能力を大幅に向上させること
ができる。
【００４８】更に、本発明によるＮ＋型ウェル領域形成
により、ダイオード素子内に形成される寄生トランジス
タＴＲ１の電流増幅率は向上し、寄生トランジスタＴＲ
２の電流増幅率は低減することができ、基板への漏れ電
流の抑制効果が高まる。その結果、出力トランジスタ保
護に適したスパークキラーダイオードを半導体集積回路
装置に集積化でき、電子機器の小型化、高密度化に寄与
することができる。
により、ダイオード素子内に形成される寄生トランジス
タＴＲ１の電流増幅率は向上し、寄生トランジスタＴＲ
２の電流増幅率は低減することができ、基板への漏れ電
流の抑制効果が高まる。その結果、出力トランジスタ保
護に適したスパークキラーダイオードを半導体集積回路
装置に集積化でき、電子機器の小型化、高密度化に寄与
することができる。
【図１】本発明の半導体集積回路装置を説明する断面図
である。
である。
【図２】本発明の図１の半導体集積回路装置のダイオー
ド素子を説明するための（Ａ）拡大断面図（Ｂ）等価回
路図である。
ド素子を説明するための（Ａ）拡大断面図（Ｂ）等価回
路図である。
【図３】本発明の半導体集積回路装置の製造方法を説明
する断図面である。
する断図面である。
【図４】本発明の半導体集積回路装置の製造方法を説明
する断図面である。
する断図面である。
【図５】本発明の半導体集積回路装置の製造方法を説明
する断図面である。
する断図面である。
【図６】本発明の半導体集積回路装置の製造方法を説明
する断図面である。
する断図面である。
【図７】本発明の半導体集積回路装置の製造方法を説明
する断図面である。
する断図面である。
【図８】本発明の半導体集積回路装置の製造方法を説明
する断図面である。
する断図面である。
【図９】本発明の半導体集積回路装置の製造方法を説明
する断図面である。
する断図面である。
【図１０】本発明の半導体集積回路装置の製造方法を説
明する断図面である。
明する断図面である。
【図１１】従来の半導体集積回路装置を説明する回路図
である。
である。
【図１２】従来の半導体集積回路装置のダイオード素子
を説明するための断面図である。
を説明するための断面図である。
Claims (7)
- 【請求項１】 一導電型の半導体基板と、 該基板表面に積層されている逆導電型の第１のエピタキ
シャル層と、 前記基板と前記第１のエピタキシャルとの間に形成され
ている高濃度不純物拡散層からなる第１の逆導電型の埋
め込み層と重畳して形成されている高濃度不純物拡散層
からなる第１の一導電型の埋め込み層と、 前記第１のエピタキシャル層表面に積層されている逆導
電型の第２のエピタキシャル層と、 前記第１のエピタキシャル層と前記第２のエピタキシャ
ル層との間に高濃度不純物拡散層からなる第２の一導電
型の埋め込み層および高濃度不純物拡散層からなる第２
の逆導電型の埋め込み層と、 前記第２のエピタキシャル層表面から前記第２の一導電
型の埋め込み層まで拡散して形成されている高濃度不純
物拡散層からなる一導電型の拡散領域と、 前記第２のエピタキシャル層表面から前記第２の逆導電
型の埋め込み層まで拡散して形成されている高濃度不純
物拡散層からなる第１の逆導電型の拡散領域と、 前記第２の一導電型の埋め込み層と前記一導電型の拡散
領域とで囲まれる前記第２のエピタキシャルに形成され
ている逆導電型のウェル領域と、 前記ウェル領域に重畳して形成されている高濃度不純物
拡散層からなる第２の逆導電型の拡散領域とを有する前
記ダイオード素子において、 前記第２の一導電型の埋め込み層は、前記第１のエピタ
キシャル層の深さ方向に幅広く形成されていることを特
徴とする半導体集積回路装置。 - 【請求項２】 前記第２の一導電型の埋め込み層は、前
記第１の一導電型の埋め込み層と連結することで前記第
１のエピタキシャル層の深さ方向に一導電型の埋め込み
層を幅広く形成されていることを特徴とする請求項１記
載の半導体集積回路装置。 - 【請求項３】 前記第１の逆導電型の拡散領域および前
記一導電型の拡散領域はアノード導出領域として、前記
第２の逆導電型の拡散領域はカソード導出領域として形
成されていることを特徴とする請求項１記載の半導体集
積回路装置。 - 【請求項４】 前記逆導電型のウェル領域と一導電タイ
プの縦型トランジスタに形成されている逆導電型のウェ
ル領域とは、同じ拡散工程にて形成されている拡散領域
であることを特徴とする請求項１記載の半導体集積回路
装置。 - 【請求項５】 一導電型の半導体基板を準備する工程
と、 該基板に不純物を拡散させ、ダイオード素子、一導電タ
イプの縦型トランジスタ、および、逆導電タイプの縦型
トランジスタ形成領域にそれぞれ逆導電型の埋め込み層
を形成する工程と、 前記基板上に不純物を拡散させ前記ダイオード素子形成
領域に前記逆導電型の埋め込み層と重畳して第１の一導
電型の埋め込み層を形成する工程と、 前記基板上に逆導電型の第１のエピタキシャル層を積層
する工程と、 該第１のエピタキシャル層上に不純物を拡散し、前記ダ
イオード素子および前記一導電タイプの縦型トランジス
タ形成領域にそれぞれ第２の一導電型の埋め込み層を形
成する工程と、 前記第１のエピタキシャル層上に逆導電型の第２のエピ
タキシャル層を積層する工程と、 該第２のエピタキシャル層上に不純物を拡散し、前記ダ
イオード素子および前記一導電タイプの縦型トランジス
タ形成領域に逆導電型のウェル領域を同じ工程で形成す
ることを特徴とする半導体集積回路装置の製造方法。 - 【請求項６】 前記第２の一導電型の埋め込み層を形成
する工程は、前記逆導電型の埋め込み層と前記第１の一
導電型の埋め込み層とを重畳して形成し、前記第２の一
導電型の埋め込み層と前記第１の一導電型の埋め込み層
とを連結することで一導電型の埋め込み層の幅を厚く形
成する工程であることを特徴とする請求項５記載の半導
体集積回路装置の製造方法。 - 【請求項７】 前記ダイオード素子形成領域に形成され
る前記逆導電型のウェル領域はカソード領域として形成
され、前記一導電タイプの縦型トランジスタ形成領域に
形成される前記逆導電型のウェル領域はベース領域とし
て形成されることを特徴とする請求項５記載の半導体集
積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000392222A JP4822480B2 (ja) | 2000-12-25 | 2000-12-25 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000392222A JP4822480B2 (ja) | 2000-12-25 | 2000-12-25 | 半導体集積回路装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002198542A true JP2002198542A (ja) | 2002-07-12 |
| JP4822480B2 JP4822480B2 (ja) | 2011-11-24 |
Family
ID=18858243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000392222A Expired - Fee Related JP4822480B2 (ja) | 2000-12-25 | 2000-12-25 | 半導体集積回路装置およびその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP4822480B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002198436A (ja) * | 2000-12-25 | 2002-07-12 | Sanyo Electric Co Ltd | 半導体集積回路装置およびその製造方法 |
| JP2006190837A (ja) * | 2005-01-06 | 2006-07-20 | Renesas Technology Corp | フルアイソレーションダイオード |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51123569A (en) * | 1975-04-22 | 1976-10-28 | Mitsubishi Electric Corp | Semiconductor manufacturing method |
| JPH0478162A (ja) * | 1990-07-19 | 1992-03-12 | Nec Corp | 集積回路用保護装置 |
| JPH07283408A (ja) * | 1994-04-06 | 1995-10-27 | Rohm Co Ltd | 半導体装置 |
| JPH1074958A (ja) * | 1996-06-28 | 1998-03-17 | Sanyo Electric Co Ltd | 半導体集積回路およびその製造方法 |
| JPH11214708A (ja) * | 1998-01-28 | 1999-08-06 | Sanyo Electric Co Ltd | 半導体集積回路 |
-
2000
- 2000-12-25 JP JP2000392222A patent/JP4822480B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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|---|---|---|---|---|
| JP2002198436A (ja) * | 2000-12-25 | 2002-07-12 | Sanyo Electric Co Ltd | 半導体集積回路装置およびその製造方法 |
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|---|---|
| JP4822480B2 (ja) | 2011-11-24 |
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