JPH02177476A

JPH02177476A - 半導体装置

Info

Publication number: JPH02177476A
Application number: JP63329218A
Authority: JP
Inventors: Masatoshi Morikawa; 正敏森川; Isao Yoshida; 功吉田; Shigeo Otaka; 成雄大高
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-12-28
Filing date: 1988-12-28
Publication date: 1990-07-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、トランジスタを有する半導体装置に係り、特
にトランジスタの破壊防止に好適な構造を有する半導体
装置に関する。

［従来の技術〕従来の抵抗内蔵型バイポーラトランジスタを有する半導
体装置は、特開昭６３−３２９６５号公報に記載されて
いる。第９図（ａ）にその断面図を、第９図（ｂ）にそ
の回路図を示す。第９図（ｂ）に示すように、バイポー
ラトランジスタのコレクタ領域Ｃとベース電極８間に、
ベースからコレクタに順方向の電流が流れる方向にバイ
パス・ダイオード９１を構成し、また、ベース電極Ｂと
エミッタ電極Ｅ間に、多結晶Ｓｉにより抵抗９３を構成
していた。

すなわち、第９図（ａ）に示すように、トランジスタは
、コレクタ基板１′上にコレクタ高抵抗層２′にベース
層３′及びエミツタ層４′を形成することによって構成
され、コレクタ高抵抗層２′にバイパス・ダイオードを
構成するベースと同じ極性のＰ形層７′設けられている
。トランジスタの表面は、エミッタ１！１４’　とベー
スＮ３′との電極導出部及びバイパス・ダイオードを形
成するＰ形層７′のコンタクト部を除いて酸化膜１２で
保護されている。この酸化膜１２の上に、ベース直列抵
抗１１′　とベース・エミッタ間並列抵抗１１“を構成
する多結晶シリコン抵抗体が形成され、その上に第９図
（ｂ）の等価回路が構成されるよう配線用の金属９が施
され、ベース端子９４及びエミッタ端子９５が外部リー
ドと接続されている。

〔発明が解決しようとする課題〕

上記従来技術は、バイパス・ダイオードのＰ形層７′、
コレクタ高抵抗層２′、ベース眉３＃エミッタＭ４によ
り構成される寄生サイリスタについて配慮がされておら
ず、ラッチアップ現象を起こすという問題があった。ま
た、ベース電位がコレクタ電位よりも高くなった時、バ
イパス・ダイオードに順方向の電圧が加わり、ベースか
らコレクタに電流が流れ込むという問題があった。これ
らの問題は、バイポーラトランジスタを絶縁ゲート型ト
ランジスタに変えた場合も同様に発生した。

本発明の目的は、ラッチアップ現象を起こすこと無く、
トランジスタの破壊を防止する機能を持つ半導体装置を
提供することである。

本発明の他の目的は、バイパス・ダイオードを通って入
力端子から出力端子に電流が流れ込むのを防ぐ構造を有
する半導体装置を提供することである。

（課題を解決するための手段〕上記目的は、（１）半導体基板上に形成された絶縁ゲー
ト形トランジスタを有する半導体装置において、該半導
体基板から絶縁膜で分離して形成された半導体層にダイ
オード及び抵抗を配置し、該ダイオードは、上記トラン
ジスタのゲート領域とドレイン領域とを接続し、該抵抗
は、上記トランジスタのゲート領域とソース領域とを接
続したことを特徴とする半導体装置、（２）半導体基板
上に形成されたバイポーラトランジスタを有する半導体
装置において、該半導体基板から絶縁膜で分離して形成
された半導体層にダイオード及び抵抗を配置し、該ダイ
オードは、上記トランジスタのベース領域とコレクタ領
域とを接続し、該抵抗は、上記トランジスタのベース領
域とエミッタ領域とを接続したことを特徴とする半導体
装置、（３）半導体基板中にドレイン領域を配置し、該
半導体基板に形成された溝の中に絶縁膜を介してゲート
電極を配置した絶縁ゲート形トランジスタを有する半導
体装置において、該ゲート電極下部と上記ドレイン領域
との間の半導体基板にダイオードを配置し、該ダイオー
ドは、該ゲート電極と該ドレイン領域とを接続し、上記
半導体基板表面にソース領域を設け、上記ゲート電極と
該ソース領域とを抵抗によって接続したことを特徴とす
る半導体装置、（４）上記ダイオードは、双方向ダイオ
ードである上記（１）（２）又は（３）記載の半導体装
置によって達成される。

〔作用〕

バイパス・ダイオードを半導体基板からＭａして構成す
ることは、ダイオードと半導体基板でサイリスタ構造と
なっても、原理的にバイポーラ１−ランジスタ動作をし
ないため、ラッチアップ現象は起こらない、また、ダイ
オードが双方向であるため、ダイオードがブレークダウ
ンするまで、入力端子から出力端子に電流が流れ込むこ
とは無い。

〔実施例〕

以下１本発明の一実施例を第１図、第２図、第３図によ
り説明する。

第１図（ａ）は、ゲート・ドレイン間を多結晶Ｓｉの双
方向ダイオードで接続し、ゲート・ソース間を多結晶Ｓ
ｉの抵抗で接続した縦型パワーＭＯ８ＦＥＴの断面構造
の一部である。１がトレイン領域となる低抵抗のＮ形Ｓ
ｉ基板、２がエピタキシャル成長により形成したＮ形層
、３がＰ形層、３′がパワーＭＯ８ＦＥＴのチャネル（
ベース）領域となるＰ形層、４がソース領域となる低抵
抗Ｎ形層、５が周辺の酸化膜、５′がゲート酸化膜、６
がＮ形多結晶Ｓｉ、７がＰ型多結晶Ｓｉ、８が絶縁膜、
９が金属である。

また、第１図（ｂ）は、第１図（ａ）の平面図である。

６のＮ形多結晶Ｓｉ、７のＰ形多結晶Ｓｉ、３のＰ形層
、３′のＰ形ベース層、４の低抵抗Ｎ形層のみを取り出
して示している。第１図（ｂ）のＡ−Ａ’断面が同図（
ａ）に対応する。１１は６と同一材料の多結晶Ｓｉ抵抗
であり、幅と長さにより抵抗値を決定する。第２図は、
第１図のパワーＭＯ３ＦＥＴの回路図である。

さらに、第３図は、第１図のパワーＭＯ５ＦＥＴの１１
造工程図である。順を追って工程を説明する。まず（ａ
）に示すように、面方位（１００）で比抵抗が０．０２
Ωｃｍ以下の低抵抗Ｎ形Ｓｉ基板１に、比抵抗０．８Ω
ｃａ＋の高抵抗のＮ形層２をエピタキシャル成長で形成
し、その表面に酸化１１１１２を１２００人の厚さに形
成し、ホトレジスト１３のパターンニング後、ホトレジ
スト１３をマスクとしてホウ素１４のイオン打込み（エ
ネルギー７５ｋｅＶ、打込み量Ｉ　Ｘ　１０”ｃｍ−”
　）を行い、ホトレジスト１３を除去後、熱拡散（１２
００℃、１２０分）し、Ｐ形層３を形成する。なお（ａ
）においてホトレジスト１３は除去されているが説明の
便宜上点線で記載しである。

次に（ｂ）に示すように、全面にＳｉ、Ｎ４１５を１４
００人の厚さで堆積し、ホトレジストのパターンニング
によりＳＬ、Ｎ、１５の選択エツチング後、ホトレジス
トを除去し、１０００℃、１２０分の窒素、酸素雰囲気
中の酸化、　１０００℃、２５０分の酸素、水素雰囲気
中の酸化を行い、９５００人の周辺酸化膜５を形成する
。続いて（ｃ）に示すように、Ｓｉ、Ｎ。

１５、酸化膜１２の除去後、厚さ５００人のゲート酸化
膜５′を形成し直し、全面にノンドープの多結晶Ｓｉを
３５００人の厚さで堆積し、ホウ素１４のイオン打込み
（エネルギー３０ｋｅＶ、打込み量５ｘｔｏ”ｃｍ−”
）を行い、Ｐ形多結晶Ｓｉ７を形成する。次に（ｄ）に
示すように、ホトレジストのパターンユング後、エツチ
ングによりＰ形多結晶Ｓｉ７をパターンニングし、ホト
レジストを除去し、さらに別のホトレジスト１３のパタ
ーンニング後、ホウ素１４のイオン打込み（エネルギー
３０ｋｅＶ、打込み量５　ｘ　１０”ｃｍ−”　）を行
い、ホトレジスト１３を除去する。その後、　１２００
℃、　２０分の熱拡散を行い、Ｐ形ベース暦３′を形成
す、そして、（ｅ）に示すように、さらにホトレジスト
１３のパターンユング後、ヒ素１８のイオン打込み（エ
ネルギー８０ｋｅＶ、打込み量Ｉ　Ｘ　１０”ｃｍ−”
　）を行い、ＦＥＴのソース領域となる低抵抗Ｎ形層４
と、Ｎ形多結晶Ｓｉ６を同時に形成する１次に（ｆ）に
示すように、ホトレジスト１３を除去後、全面に眉間絶
縁膜８を厚さ６０００人で堆積し、ホトレジスト１３の
パターンユング後、低抵抗Ｎ形層４．Ｐ形層３、ベース
であるＰ形層３′、Ｎ形多結晶Ｓｉ６と電気的コンタク
トを取るために絶縁膜８のエツチングを行う。

最後に（ｇ）に示すように、ホトレジスト１３を除去し
、全面に金属９を蒸着し、ホトレジストのパターンニン
グ、エツチングにより金属をパターンニングし、裏面全
面にも金属９を蒸着する。以上で、トランジスタ製造の
前工程を終了する。以下通常の通り配線等を行う。

本実施例の半導体装置によれば、トランジスタのドレイ
ン耐圧は６０Ｖ、多結晶Ｓｉ双方向ダイオードの耐圧は
±３２Ｖ、多結晶Ｓ１の抵抗値はｔｏｏ。

Ωである。ドレインの負荷として（コイル）を用いてス
イッチングを行った。双方向ダイオードと抵抗を内蔵し
ないトランジスタの場合、ゲート電圧をＩＯＶからＱに
してトランジスタをｏｆｆ　した時りに誘導起電力発生
し、ドレインに瞬時に８０ｖの電圧が加わり、これによ
りトランジスタが恒久的破壊となった０本実施例のトラ
ンジスタでは、ダイオードが３２Ｖでブレークダウンし
ゲートに一定電圧が加わることでトランジスタが導通状
態となり、Ｌ負荷で発生したエネルギーを吸収すること
で、トランジスタの破壊を防止することができた。

本実施例の双方向ダイオードの形状条件は、次のとおり
である。多結晶Ｓｉの厚さは３５００人であり、Ｐ最多
結晶Ｓｉ７は、第３図（Ｃ）に示したエネルギー３０ｋ
ｅＶ、打込み量５　Ｘ　１０”ｃａ＋″″８のホウ素イ
オン打込みで形成した。このＰ最多結晶Ｓｉ７のシート
抵抗は、約７にΩ１０である。また、Ｎ形多結晶Ｓｉ６
は、エネルギー８０ｋｅＶ、打込み量Ｉ　Ｘ　１０”ｃ
ｓ＋−”のヒ素イオン打込みで形成した。このＮ形多結
晶Ｓｉ６のシート抵抗は５０〜７０Ω／口である。この
条件における１対のＰＮ接合ダイオードの耐圧は８ｖと
なり、直列に４段並べることで３２Ｖの耐圧を得た。耐
圧は、主に、Ｐ最多結晶Ｓｉ７の濃度、すなわち、ホウ
素の打込み条件に依存し、その依存性は、第４図に示す
通りである。

第４図は、多結晶ＳｉのＰＮ接合ダイオードのＰ層形成
条件と耐圧の関係を示している。よって、必要な耐圧に
応じて、ホウ素の打込み量とダイオードの段数を決定す
れば良い。

本発明の他の実施例を、第５図、第６図により説明する
。

第５図は、ゲート・ドレイン間を双方向のダイオードで
接続し、ゲート・ソース間を抵抗で接続した溝型パワー
ＭＯ８ＦＥＴの断面図である。溝内の多結晶Ｓｉゲート
電極の下部でダイオードを構成し、上部で抵抗を構成し
ている。この装置の製造工程を、第６図により説明する
。

まず、第６図（ａ）に示すように、比抵抗０．０２ΩＣ
１以下の低抵抗Ｎ形Ｓｉ基板１に、比抵抗０４４Ωｃ１
１の高抵抗のＮ形層２をエピタキシャル成長により形成
し、その表面に酸化膜１２を形成する。そして、ベース
領域となるＰ形層３′を形成するため。

ホウ素１４のイオン打込み（エネルギー３０ｋｅＶ、打
込み量５　Ｘ　１０”ｃｍ−”　）を行い、続いて熱拡
散（１２００℃、２０分）を行う０次に（ｂ）に示すよ
うに、　Ｓｉ、Ｎ４１５を厚さ２０００人で堆積し、ホ
トレジストをパターンニングし、ＳＬ、Ｎ、をエツチン
グ後、Ｓｉ、Ｎ４１５をマスクとして、基板をＳＦ、ガ
スでドライエツチングし、深さ３μ■の溝を形成する。

この時、溝の深さはＮ形層２が呪われるようにする。続
いて（ｃ）に示すように溝の酸化を行い、膜厚３５０人
のゲート酸化膜５′を形成した後、（ｄ）に示すように
溝の底部のゲート酸化膜５′のみ１選択的に除去する。

そして、酸化膜を除去した部分に、ダイオードを形成す
るため、ホウ素をドーピングしたＰ最多結晶Ｓｉ７を堆
積する（厚さ１μ騰、比抵抗０．２ΩＣ＠）０次に（ｅ
）に示すように、リンドープの低抵抗のＮ形多結晶Ｓ１
６を厚さ０．８μ鳳、比抵抗０．０２０Ｃ園で堆積して
ゲート電極を形成し、続いて高抵抗のＮ形多結晶５ｉ１
９を厚さ１μｍ、比抵抗０．１Ωｃｍで堆積する。そし
て、（ｆ）に示すように表面を酸化し周辺酸化膜５（厚
さ２０００人）を形成した後、ホトレジスト１３のパタ
ーンニング、ヒ素１８のイオン打込み（エネルギー８０
ｋａＶ、打込み量Ｉ　Ｘ　１０”ｃｍ−”　）により低
抵抗Ｎ形層４を形成する。さらに（ｇ）に示すように絶
縁膜８（厚さ６０００人）の堆積後、（ｈ）に示すよう
に、ホトレジストのパターンユング後コンタクト穴開け
、金属９の蒸着とパターンニングを行い、完成する。

本実施例の半導体装置の場合、ゲート・ドレイン間ダイ
オードは、Ｎ形、Ｐ形の多結晶Ｓｉ６．７とＮ形層２に
よるＮＰＮダイオードとなる。また、Ｐ形の多結晶Ｓｉ
７をホウ素の拡散源として、Ｎ形層２に高抵抗のＰ形層
を形成する場合もある。

本実施例は、前述した縦形パワーＭＯ８ＦＥＴと同様の
動作をする他に、多結晶Ｓｉのダイオードと抵抗を基板
表面に出す必要が無く、溝型ＭＯ３ＦＥＴに好適な構造
である。

第７図は１本実施例を用いたバイポーラトランジスタの
断面構造であり、第８図はその回路図である。Ｎ形Ｓｉ
基板１とエピタキシャル成長させたＮ形層２により、コ
レクタ領域を形成し、３′のＰ形層がベース領域であり
、４の低抵抗Ｎ形層がエミッタ領域である。ベース・コ
レクタ間をＮ形及びＰ形多結晶Ｓｉ６．７の双方向ダイ
オードで接続し、ベース・エミッタ間をＮ形多結晶Ｓｉ
６の抵抗で接続し、さらに、第８図の抵抗２０を多結晶
Ｓｉ６により設けた。これにより、コレクタに高電圧が
加わりダイオードがブレークダウンした時、２つの抵抗
の分圧で決まる電圧がベースに加わり電流を流し、トラ
ンジスタを保護することができた。

〔発明の効果〕

本発明によれば、入出力端子間をダイオードで接続して
も、サイリスタ動作によるラッチアップ現象は発生しに
くくなる。すなわち、従来技術のように拡散層によりダ
イオードを形成するのでは無く、半導体基板と絶縁した
半導体材料を用いるため、寄生バイポーラトランジスタ
動作はせず、ラッチアップは起こらない。

また、ダイオードが双方向ダイオードであるため、入力
端子から出力端子に電流が流れ込むことは無い。

【図面の簡単な説明】

第１図は本発明の一実施例の縦型パワーＭＯ８ＦＥＴを
有する半導体装置の断面図及び平面図。第２図はその回路図、第３図は第１図の半導体装置の製
造工程図、第４図は本発明を説明するためのホウ素打込
み量とダイオードの耐圧との関係を示す図、第５図は本
発明の他の実施例の溝型パワーＭＯ８ＦＥＴを有する半
導体装置の断面図、第６図はその製造工程図、第７図は
本発明の他の実施例を示すバイポーラトランジスタの断
面図、第８図はその回路図、第９図は従来の半導体装置
の断面図と回路図である。１・・・Ｎ形Ｓｉ基板２・・・Ｎ形層３．３′・・・Ｐ形層４・・・低抵抗Ｎ形層５・・・周辺酸化膜６．１９・・・Ｎ形多結晶Ｓｉ７・・・Ｐ形多結晶Ｓｉ　　　７’・・・Ｐ型層８・・
・絶縁膜　　　　　　９・・・金属ｌＯ・・・多結晶Ｓ
ｉダイオード１１・・・多結晶Ｓｉ抵抗　　１２・・・酸化膜１３・
・・ホトレジスト　　　１４・・・ホウ素・・・コレク
タ基板・・・コレクタ高抵抗層・・ベース層・・・エミツタ層・・ゲート酸化膜１５・・・Ｓｉ、Ｎ、　　　　　　　１８・・・ヒ素９
１・・・バイパス・ダイオード

Claims

【特許請求の範囲】１、半導体基板上に形成された絶縁ゲート形トランジス
タを有する半導体装置において、該半導体基板から絶縁
膜で分離して形成された半導体層にダイオード及び抵抗
を配置し、該ダイオードは、上記トランジスタのゲート
領域とドレイン領域とを接続し、該抵抗は、上記トラン
ジスタのゲート領域とソース領域とを接続したことを特
徴とする半導体装置。２、半導体基板上に形成されたバイポーラトランジスタ
を有する半導体装置において、該半導体基板から絶縁膜
で分離して形成された半導体層にダイオード及び抵抗を
配置し、該ダイオードは、上記トランジスタのベース領
域とコレクタ領域とを接続し、該抵抗は、上記トランジ
スタのベース領域とエミッタ領域とを接続したことを特
徴とする半導体装置。３、半導体基板中にドレイン領域を配置し、該半導体基
板に形成された溝の中に絶縁膜を介してゲート電極を配
置した絶縁ゲート形トランジスタを有する半導体装置に
おいて、該ゲート電極下部と上記ドレイン領域との間の
半導体基板にダイオードを配置し、該ダイオードは、該
ゲート電極と該ドレイン領域とを接続し、上記半導体基
板表面にソース領域を設け、上記ゲート電極と該ソース
領域とを抵抗によって接続したことを特徴とする半導体
装置。４、上記ダイオードは、双方向ダイオードである請求項
１、２又は３記載の半導体装置。