JP3932665B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
バイポーラ半導体素子を有するバイポーラ集積回路(以下バイポーラICと記す)、金属−酸化膜−半導体構造のゲートをもつMOS型半導体素子を有するMOS集積回路(以下MOSICと記す)およびバイポーラ半導体素子とMOS型半導体素子とを集積したBi−CMOS集積回路(以下Bi−CMOSICと記す)である半導体装置、特にそのプロセス完了後に抵抗、コンデンサ等の回路要素の調整等のためにオープン/ショートをおこなうザップ素子を備えた半導体装置に関する。
【0002】
【従来の技術】
半導体装置のプロセス完了後に抵抗、コンデンサ等の半導体装置内の回路要素の調整をおこないたい場合があり、そのような場合に対応するため、例えば抵抗と並列にダイオードを設けておき、高エネルギの印加により短絡するいわゆるツェナーザップの方法が取られている[例えば、富士時報 67巻、2号、107頁(1994年2月10日発行)参照]。或いは、半導体スイッチを用いて回路接続をオープン/ショートする方法が取られることもある。
【0003】
特に、回路電源およびGND電位以外の中間電位部の回路要素の調整のためには、電圧レベルシフタ回路を加えて目的を達している。
【0004】
【発明が解決しようとする課題】
例えば大電力用のMOSIC(以下MOSパワーICと記す)において、出力段のMOS型半導体素子を制御する制御回路は、自己分離または接合分離された拡散領域内に形成されている。一方、ツェナーザップ用のダイオードも自己分離または接合分離された拡散領域内に形成されていた。
【0005】
図8(a)は従来のMOSパワーICの一部の部分断面図であり、自己分離の例である。半導体基板のn- ドリフト層323の表面層に形成されたp- ウェル333内にp+ アノード領域334およびn+ カソード領域335が形成され、アノード電極351、カソード電極352が設けられて、ザップダイオード350が形成されている。このザップダイオード350に、高エネルギーの降伏電圧以上の逆電圧を印加すると、pn接合が破壊される。図8(b)はザップ後の断面図であり、アノード電極351、カソード電極352間が短絡されて抵抗になる。
【0006】
このツェナーザップ用のダイオードの形成されるp- ウェル333は、制御回路を形成する拡散領域と共通にされて、制御回路の電源ラインやGNDラインに設定されて用いられることが多い。そうすると、ツェナーザップのためのザップダイオードも一方の電位が電源ラインやGNDラインになるため、形成できる位置が限られていた。
【0007】
更に、縦型IGBTと同じ半導体基板にザップダイオード350が形成された場合に、p+ コレクタ層321、n+ バッファ層322、n- ドリフト層323、p- ウェル領域333、n+ カソード領域335がpnpnの四層構造となる。すなわち、その四層からなる寄生サイリスタを内蔵していることになる。この寄生サイリスタは、出力段のIGBTの動作時、またはサージ電圧が印加された場合に順バイアスされ、371のようにラッチアップ電流が流れて破壊に至ることがあった。
【0008】
回路接続をオープン/ショートするための半導体スイッチは、ザップ用のザップダイオードよりは自由な位置に形成できるが、それにより、MOSパワーICの構成やプロセスが複雑化する。更に中間電位部の回路条件調整のための電圧レベルシフタ回路を加えると、回路は一層複雑化することになる。
このような状況に鑑み本発明の目的は、形成位置が自由で、構成が単純で、回路系の電源ラインやGNDライン以外の中間電位も取りやすく、サージ電圧に対しても寄生素子がラッチアップしたりせず、かつ形成の容易なザップダイオードを備えた半導体装置を提供することにある。
【0009】
【課題を解決するための手段】
上記の課題解決のため本発明は、バイポーラ半導体素子を有するバイポーラIC、MOS型半導体素子を有するMOSICまたはバイポーラ半導体素子とMOS型半導体素子とを集積したBi−CMOSICである半導体装置において、前記半導体装置の回路要素と並列、または直列に接続され、半導体プロセス完了後に高エネルギの印加により短絡できるザップ素子を、前記半導体装置と同一の半導体基板上に絶縁膜を介して備え、ザップ素子が多結晶シリコン層からなるトランジスタのベース、コレクタ間に保護抵抗と直列にザップダイオードを設けた構成であり、かつ前記ザップダイオードが半導体プロセス完了後に高エネルギの印加により短絡できるザップダイオードであるものとする。二つ以上の回路要素を組み合わせた回路と並列、または直列に接続してもよい。
【0010】
そのようにすれば、半導体基板と絶縁されているので形成位置が自由で、構成も単純であり、回路系の電源ラインやGNDライン以外の中間電位も取りやすく、サージ電圧に対しても寄生素子がラッチアップしたりせず、かつ形成も容易である。
特に、前記回路要素が、半導体基板に形成された拡散抵抗、ダイオード、バイポーラトランジスタ、nチャネルMOSFET、pチャネルMOSFET、半導体基板上の酸化膜を利用したコンデンサ、絶縁膜上に堆積された多結晶シリコン層からなる抵抗、ダイオード、バイポーラトランジスタ、nチャネルMOSFET、pチャネルMOSFETのいずれか、もしくは回路がそのような回路要素のいずれかを含むものとする。
【0011】
【0012】
前記ザップ素子がトランジスタのベース、コレクタ間に保護抵抗と直列にザップダイオードを設けた構成であり、かつ前記ザップダイオードが半導体プロセス完了後に高エネルギの印加により短絡できるザップダイオードであれば、ザップダイオードの短絡によりベース、コレクタ間が低抵抗となり、コレクタ・エミッタ間にトランジスタの電流増幅率だけ大きい電流を流すことができる。
前記ザップダイオードが、絶縁膜上に堆積された多結晶シリコン層からなるものとする。
多結晶シリコン層であれば、半導体装置に一般的に使用される材料である。
【0013】
半導体装置が、MOSICまたはBi−CMOSICであるものとする。
そのようにすれば、絶縁膜上に堆積された多結晶シリコン層など回路要素や回路を形成するプロセスと共通のプロセスを利用することができる。
前記ザップダイオードが、npnまたはpnpの三層構造であるものとする。
そのようにすれば、ザップダイオードの降伏電圧以下の電圧に関しては接続されていないことと同じであり、まわりに影響を与えない。また、何れの方向の電圧によっても短絡することができる。
【0014】
前記ザップダイオードが、pnpnの四層以上の構造であってもよい。
そのようにすれば、より降伏電圧の高いザップダイオードとすることができる。
【0015】
【発明の実施の形態】
以下図面を参照しながら本発明の実施の形態を説明する。なお、n、pを冠記した層、領域等はそれぞれ電子、正孔が多数キャリアである部分を意味し、それに付した+ 、- の符号は、相対的な高濃度、低濃度を意味している。
[参考例1]
図2は、本発明にかかるMOSパワーICの一例の構成を示す回路図である。基本的な構成は、次の通りである。出力段IGBT603のコレクタ(cm )はC端子に、エミッタ(em )はE端子に接続されている。C端子と出力段IGBT603の主ゲート(gm )との間には、C端子の過電圧の影響を防止するための逆直列に接続した多数のツェナーダイオードZDCgの分枝が設けられている。E端子と出力段IGBT603の主ゲート(gm )との間には、E端子の過電圧の影響を防止するための逆直列に接続したツェナーダイオードZDEgの分枝が設けられている。E端子とG端子との間には、エミッタ抵抗RE1、RE2、RE3が接続されている。出力段IGBT603の主ゲート(gm )とG端子間にはゲート抵抗RG が接続されている。出力段IGBT603のコレクタ(cm )と主ゲート電極(gm )との間には、抵抗(RC1)が接続されている。
【0016】
C端子の電位が高くなると、抵抗RC1とゲート抵抗RG との分圧によって、出力段IGBT603の主ゲート(gm )の電位も高くなる。すなわち、C端子の電位が、抵抗RC1とゲート抵抗RG との分圧によって 主ゲート(gm )の電位上昇としてフィードバックされる。
更にこのMOSパワーICでは、ツェナーダイオードZDCgの一部と並列に、抵抗RZ1〜RZ3を介してツェナーダイオードを逆直列に接続したツェナーザップのためのザップダイオードZap1 、Zap2 が設けられ、その両端から端子が取り出されている。E端子G端子間の抵抗RE2と並列にもツェナーダイオードを逆直列に接続したザップダイオードZap7 が設けられている。ゲート抵抗RG と並列に、ツェナーダイオードを逆直列に接続したザップダイオードZap5 と抵抗RG3とを直列にした分枝、ザップダイオードZap6 と抵抗RG4とを直列にした分枝が設けられている。それらのザップダイオードZap5 、Zap6 の両端からもそれぞれ端子が取り出されている。抵抗RC1と並列にも、ツェナーダイオードを逆直列に接続したザップダイオードZap3 と抵抗RC2とを直列にした分枝、およびザップダイオードZap4 だけの分枝が設けられている。これらのザップダイオードZap3 、Zap4 の両端からも端子が取り出されている。
【0017】
これらのザップダイオードZap1 〜Zap7 は、両側の端子間に約2mJのエネルギを印加することにより短絡され、短絡抵抗は数オームとなる。従って、MOSパワーICのプロセス完了後に必要部分を短絡して回路の定数を調節することができる。すなわち、ザップダイオードZap1 、Zap2 によって、C端子G端子間の保護用ツェナーダイオードZDCgの電圧調整をおこなう。ザップダイオードZap3 、Zap4 によって、抵抗Rc1と並列接続される抵抗の値を調節してゲート抵抗RG に流れる電流を調節する。ザップダイオードZap5 、Zap6 によってRc1とその並列抵抗とによって調節された電流を受ける側のゲート抵抗RG と並列接続される抵抗の値の調整をおこない、Rc1とRG との分圧比を微調整してゲート抵抗RG の両端に発生するフィードバック電圧を最適化できる。更にザップダイオードZap7 によって、入力インピーダンスの調整をおこなうことができる。
【0018】
図2において、ツェナーダイオードZDCgとザップダイオードZap1 、Zap2 を並列に接続した部分の抵抗RZ1〜RZ3 は、エネルギ印加の際に、ツェナーダイオードZDCg側に電流がまわりこむのを防止するためである。
図3(a)、(b)は、ザップダイオードと回路要素との接続方法の基本形を示す回路図である。図3(a)のように、例えば抵抗等の回路要素と並列に接続された分枝においては、ザップ素子の降伏電圧以下の電源電圧に対しては、ザップ素子の分枝は働かない。しかし、抵抗と並列に接続されたザップ素子を短絡すれば、その抵抗は短絡されたことになる。図3(b)のように、回路要素と直列に接続された分枝においては、ザップ素子の降伏電圧以下の電源電圧に対しては、抵抗は接続されていないのと同じことである。しかし、ザップ素子を短絡すれば、その抵抗が接続されたことになる。
【0019】
図1は、図2の回路を同一チップ内に集積したMOSパワーICの出力段IGBT603とnチャネル(以下n−と記す)MOS制御回路部620およびザップダイオード650の部分断面図である。
図の右側部分は、主電流の導通、遮断のスイッチング作用を行う出力段IGBT603である。通常の縦型IGBTと同様に、p+ コレクタ層621の上にn+ バッファ層622を介して積層されたn- ドリフト層623の表面層に選択的にpベース領域624および一部に拡散深さの深いp+ 主ウェル領域626が形成されている。そのpベース領域624の表面層に選択的にn+ 主エミッタ領域625が形成され、n- ドリフト層623とn+ 主エミッタ領域625に挟まれたpベース領域624の表面上に、主ゲート酸化膜627を介して、多結晶シリコンからなる主ゲート電極層628が設けられている。n+ 主エミッタ領域625とpベース領域624の表面に共通に接触してE端子に接続される主エミッタ電極631が、p+ コレクタ層621の裏面にC端子に接続されるコレクタ電極632がそれぞれ設けられている。図示されない断面において、主ゲート電極層628に接触する金属の主ゲート電極が設けられる。
【0020】
出力段IGBT603の動作は、一般のIGBTと同じである。すなわち主ゲート電極への正の電圧印加により、主ゲート電極層628直下のpベース領域624の表面層に反転層を生じ、その反転層を通じてn+ 主エミッタ領域625から供給される電子がn- ドリフト層623、n+ バッファ層622を経てp+ コレクタ層621に注入され、キャリアの増倍が起きて出力段IGBT603がオンすることになる。主ゲート電極への電圧を取り去ると、電子の注入が止まり出力段IGBT603はオフする。
【0021】
このようなMOSパワーICのn+ バッファ層622とn- ドリフト層623は、例えば、p+ コレクタ層621となるサブストレート上にエピタキシャル成長により形成される。図のように主ゲート電極層628の上に、主絶縁膜629を介して主エミッタ電極631を延長してもよい。
図1の左側部分は、出力段IGBT603の制御をおこなうためのn−MOS制御回路部620である。p- ウェル領域633が形成され、そのp- ウェル領域633内にデプレッション型n−MOSFET630とエンハンスメント型n−MOSFET640とが見られる。
【0022】
n−MOS制御回路部620と出力段IGBT603との間のn- ドリフト層623の表面層には、p- ウェル領域643が形成されており、その表面上に主エミッタ電極431が接触している。このp- ウェル領域643上は厚いフィールド酸化膜644で覆われており、その厚いフィールド酸化膜644の上に多結晶シリコンからなるザップダイオード650が形成されている。このザップダイオード650をツェナーザップに使用する。
【0023】
図4は、ザップダイオード650の一例の平面図である。フィールド酸化膜644の上に減圧CVD法によって多結晶シリコン膜を堆積し、フォトリソグラフィにより図のような形に成形した後、一部を燐のドーピングにより導電型を変換してnpn構造とした。幅の細い部分の幅は約16μm、太い部分の幅は約20μmであり、全体の長さは約30μmである。幅の太い部分に金属配線を配し端子とした。種々の寸法のザップダイオードを作り、特性を検討した結果、この程度の寸法がよいことがわかった。このように三層のダイオードとすれば、何れの方向の電圧も阻止するので、ダイオードの降伏電圧以下の電圧に関しては接続されていないことと同じであり、周囲の回路に影響しない。また、大きいエネルギーの電圧であれば何れの方向の電圧によっても短絡することができる利点もある。
【0024】
使用したウェハは、比抵抗0.01Ω・cm、厚さ500μm のp+ コレクタ層621上にn+ バッファ層622として、比抵抗0.4Ω・cm、厚さ30μm のn型層をエピタキシャル成長し、その上に、n- ドリフト層623として、比抵抗25Ω・cm、厚さ40μmのn型層を積層したウェハを用いた。その後のプロセスは、従来のIGBTに多少のプロセスを加えるだけで製造できる。pベース領域624、p+ 主ウェル領域626、n−MOS制御回路部620のp- ウェル領域633等は、ホウ素イオンのイオン注入および熱拡散により形成し、n+ 主エミッタ領域625およびn−MOS制御回路部620のn−MOSFETのソース、ドレイン領域は、砒素イオンまたは燐イオンのイオン注入および熱拡散により形成した。pベース領域624、n+ 主エミッタ領域625の端は、主ゲート電極層628をマスクの一部として、位置ぎめされて形成され、それぞれの横方向拡散により、間隔が決められている。主エミッタ電極631およびn−MOS制御回路部620の電極はAl合金のスパッタリングとその後のフォトリソグラフィにより形成し、コレクタ電極632は、金属基板に半田づけするためTi/Ni/Auの三層をスパッタリングで堆積して形成している。
【0025】
各部の寸法例としては、p+ 主ウェル領域626の拡散深さは6μm、pベース領域624とp- ウェル領域633の拡散深さは約2μm、n+ 主エミッタ領域625およびn−MOS制御回路部620のn−MOSFETのソース、ドレイン領域の拡散深さは0.4μmである。主ゲート酸化膜627の厚さは25nm、多結晶シリコンの主ゲート電極層628の厚さは1μm、主エミッタ電極631の厚さは約3μmである。
【0026】
本参考例のMOSパワーICでは、ツェナーザップ用のザップダイオード650をフィールド酸化膜644上に堆積された多結晶シリコン層からなるものとしたことにより、構成が単純で形成が容易であり、形成位置が自由で、回路系の電源ラインやGNDライン以外の中間電位も取りやすく、回路定数の調節が容易にできる。従来の半導体基板に形成した拡散ダイオードのようにサージ電圧に対しても寄生サイリスタがラッチアップする問題からも免れている。
【0027】
図5(a)〜(d)はザップダイオードの変形例およびそのシンボルである。いずれも二端子という意味でダイオードと呼ぶことにする。図5(a)は標準的なpnダイオードである。同図(b)は図2に使用したnpn構造のもの、(c)は逆にpnp構造のものである。このように三層のダイオードとすれば、ダイオードの降伏電圧以下の電圧に関しては接続されていないものと同じであり、周囲の回路に影響を与えない。また、何れの方向の電圧によっても短絡することができるという利点もある。同図(d)はpnpn構造としたものである。四層以上の構造にすれば、より降伏電圧の高いダイオードとすることができる。更に、pn接合を多段にしてもよい。
【0028】
[参考例2]
図6は、本発明にかかる別のMOSパワーICの構成を示す回路図である。この例では出力段半導体素子がMOSFETである。
出力段MOSFET703のドレイン(dm )はD端子に、ソース(sm )はS端子に接続されている。出力段MOSFET703のドレイン(dm )ソース(sm )間にボディダイオードDB がある。D端子と出力段MOSFET703の主ゲート(gm )との間には、D端子の過電圧の影響を防止するための逆直列に接続した多数のツェナーダイオードZDDgの分枝が設けられている。S端子と出力段MOSFET703の主ゲート(gm )との間には、nチャネルMOSFETmos1 の分枝、nチャネルMOSFETmos2 の分枝が設けられている。S端子とG端子との間には、ダイオードDS が接続されている。出力段MOSFET703の主ゲート(gm )とG端子間にザップダイオードZap8 を介してゲート抵抗(RG1、RG2)が接続されている。ゲート抵抗(RG1、RG2)の中間点とS端子間には、ザップダイオードZap9 を介してnチャネルMOSFETからなる論理回路713が接続され、その論理回路713からnチャネルMOSFETmos1 、mos2 のゲートに接続されている。ザップダイオードZap8 、Zap9 の両端から端子が取り出されている。
【0029】
n−MOSFETmos1 、mos2 は過電流、過熱等の負荷の各種異常発生時の保護のために設けられており、例えば、過電流によりn−MOSFETmos1 がオンすると、出力段MOSFET703の主ゲート(gm )がほぼGND電位に下げられて、出力段MOSFET703がオフする。
20V程度の降伏電圧をもつザップダイオードZap8 を、ザップさせない状態で、出力段MOSFET703の主ゲート(gm )とD端子間および、S端子間に、それぞれ実使用電圧より大きい電圧を印加し、出力段MOSFET703のスクリーニングをおこなう。その後、ザップダイオードZap8 にエネルギを加え、短絡する。
【0030】
また、ザップダイオードZap9 をザップさせない状態で、論理回路の電源端子VDDとGND間にやはり実使用電圧より大きい電圧を印加して、論理回路のスクリーニングをおこない、その後、ザップダイオードZap9 にエネルギを加えて短絡する。
このようにすると、それぞれの比較的高いスクリーニング電圧が、比較的低い耐圧を有する部分に影響を与えることがないので、MOSパワーICの各部の電圧スクリーニングを比較的高い電圧でおこなうことができて、信頼性を高めることができる。
【0031】
このMOSパワーICでも、ツェナーザップ用のザップダイオードを半導体基板上のフィールド酸化膜上に堆積された多結晶シリコン層からなるものとすることにより、形成が容易であり、形成位置が自由で、回路系の電源ラインやGNDライン以外の中間電位も取りやすく、回路接続の調整ができる点は実施例1と同じである。
【0032】
[実施例1]
図7(a)は、上記二例のザップダイオードより低い短絡抵抗が得られるザップ素子であるザップトランジスタの平面図である。
このザップトランジスタは、多結晶シリコンからなるnpnトランジスタ810のpベース領域812を延長し、その一部にnカソード領域814を形成したものである。813はnエミッタ領域である。
【0033】
npnトランジスタのコレクタ領域811とザップダイオード815のカソード領域814との間には、保護抵抗Rp が接続される。
図7(b)は等価回路であり、npnトランジスタ810のnコレクタ領域811・ベース領域812間にザップダイオード815と保護抵抗Rp とが接続されている。ザップダイオード815の両端から取り出した端子に、図のような極性のエネルギを印加する。図8(c)は、ザップダイオード815を短絡した状態の等価回路である。ザップダイオード815の短絡により、npnトランジスタ810のコレクタ・ベース間が低抵抗の短絡抵抗Rs となる。そのため、npnトランジスタ810のコレクタ・エミッタ間には、npnトランジスタ810の電流増幅率の分だけ、短絡したザップダイオード815より、大きな電流を流すことができる。すなわち、電流シンク能力の大きい短絡状態を実現できるものである。
【0034】
【発明の効果】
以上説明したように本発明によれば、バイポーラ半導体素子を有するバイポーラIC、MOS型半導体素子を有するMOSICまたはバイポーラ半導体素子とMOS型半導体素子とを集積したBi−CMOSICである半導体装置において、回路要素と並列、または直列に接続され、半導体プロセス完了後にエネルギの印加により短絡できるザップ素子を、前記半導体装置の半導体基板上に絶縁膜を介して備え、ザップ素子が多結晶シリコン層からなるトランジスタのベース、コレクタ間に保護抵抗と直列にザップダイオードを設けた構成であり、かつ前記ザップダイオードが半導体プロセス完了後に高エネルギの印加により短絡できるザップダイオードであることによって、構成が単純で、形成位置が自由であり、回路系の電源ラインやGNDライン以外の中間電位も取りやすく、サージ電圧に対しても寄生素子がラッチアップしたりせず、かつ形成の容易なザップダイオードとすることができる。
【0035】
これにより、半導体装置の構成および製法の自由度が大幅に増し、特性の改善にも大きく寄与することができる。
【図面の簡単な説明】
【図1】 本発明参考例1のMOSパワーICの部分断面図
【図2】 本発明参考例1のMOSパワーICの回路構成図
【図3】 ザップ素子の基本的な接続方法の説明図であり、(a)は並列回路図、(b)は直列回路図
【図4】 本発明参考例1のMOSパワーICのザップダイオードの平面図
【図5】 種々のザップダイオードの平面図であり、(a)はpn構造図、(b)はnpn構造図、(c)はpnp構造図、(d)はpnpn構造図
【図6】 本発明参考例2のMOSパワーICの回路構成図
【図7】 本発明実施例1の説明図であり、(a)はザップトランジスタの平面図、(b)はザップ前の等価回路図、(c)はザップ後の等価回路図
【図8】 従来例の説明図であり、(a)はMOSパワーICの一部の部分断面図、(b)はザップ後の部分断面図
【符号の説明】
321、621 p+ コレクタ層
322、622 n+ バッファ層
323、623 n- ドリフト層
333、633 p- ウェル領域
334 p+ アノード領域
335 n+ カソード領域
371 ラッチアップ電流
603 出力段IGBT
620 n−MOS制御回路部
624 pベース領域
625 n+ 主エミッタ領域
626 p+ 主ウェル領域
627 主ゲート酸化膜
628 ゲート電極層
629 主絶縁膜
630 デプレッション型n−MOSFET
631 主エミッタ電極
632 コレクタ電極
640 エンハンスメント型n−MOSFET
643 p- ウェル領域
644 フィールド酸化膜
650 ザップダイオード
651 ダイオード電極
703 出力段MOSFET
713 nmos論理回路
810 npnトランジスタ
811 コレクタ領域
812 ベース領域
813 エミッタ領域
814 カソード領域
815 ザップダイオード
C コレクタ端子
E エミッタ端子
G 制御入力端子
cm コレクタ
em エミッタ
gm ゲート
DS 、DB ダイオード
RC1、RC2、RC3、RE1、RE2、RE3、RG 、RG1、RG2、RG3、RG4、RZ1、RZ2、RZ3、RP 、RS 抵抗
Zap1 、Zap2 、Zap3 、Zap4 、Zap5 、Zap6 、Zap7 、Zap8 、Zap9 ザップダイオード
ZDCg、ZDEg、ZDDg ツェナーダイオード
D ドレイン端子
S ソース電端子
dm ドレイン
sm ソース
mos1 、mos2 MOSFET
VDD 電源端子
Claims (5)
- バイポーラ半導体素子を有するバイポーラIC、MOS型半導体素子を有するMOSICまたはバイポーラ半導体素子とMOS型半導体素子とを集積したBi−CMOSICである半導体装置において、前記半導体装置の回路要素と並列、または直列に接続され、半導体プロセス完了後に高エネルギの印加により短絡できるザップ素子を、前記半導体装置と同一の半導体基板上に絶縁膜を介して備え、前記ザップ素子が多結晶シリコン層からなるトランジスタのベース、コレクタ間に保護抵抗と直列にザップダイオードを設けた構成であり、かつ前記ザップダイオードが半導体プロセス完了後に高エネルギの印加により短絡できるザップダイオードであることを特徴とする半導体装置。
- 前記回路要素が、半導体基板に形成された拡散抵抗、ダイオード、バイポーラトランジスタ、nチャネルMOSFET、pチャネルMOSFET、半導体基板上の絶縁膜を利用したコンデンサ、半導体基板上の絶縁膜上に堆積された多結晶シリコン層からなる抵抗、ダイオード、バイポーラトランジスタ、nチャネルMOSFET、pチャネルMOSFETのいずれかであることを特徴とする請求項1記載の半導体装置。
- 前記ザップダイオードが、多結晶シリコン層からなることを特徴とする請求項1記載の半導体装置。
- 前記ザップダイオードが、npnまたはpnpの三層構造であることを特徴とする請求項1記載の半導体装置。
- 前記ザップダイオードが、pnpnの四層以上の構造であることを特徴とする請求項1記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09471498A JP3932665B2 (ja) | 1998-04-07 | 1998-04-07 | 半導体装置 |
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