KR100237262B1 - 반도체 장치내에서 사용하기 위한 입력/출력 보호장치 - Google Patents

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Abstract

정전파괴로부터 P형 기판상에 형성된 집적회로의 내부회로를 보호하기 위한 입력/출력 보호 장치는, 내부회로에 접속된 단자와 공통의 배선 도체 사이에 접속된 다이리스터를 포함한다. 상기 보호 장치는 P형 기판에 형성된 N-웰과 상기 N-웰내에 형성된 제1의 P형 확산 영역을 포함하고, 상기 단자, 상기 제1의 N-웰에 접하기 위해 형성된 제1의 N형 확산 영역, 상기 제1의 N형 확산 영역에 인접하여 형성된 제2의 P형 확산 영역 및 P형 기판내에 형성되고 상기 공통의 배선 도체에 접속된 제2의 N형 확산 영역에 접속된다. 하나의 외부 저항은 제1의 P형 확산 영역과 제1의 N형 확산 영역 사이에 접속되고, 다른 외부 저항은 제2의 P형 확산 영역과 제2의 N형 확산영역 사이에 접속된다. 다이오드는 서로 인접한 제1의 N형 확산 영역과 제2의 P형 확산 영역으로 구성되어, 상기 다이오드는 낮은 기생 저항값을 갖는다. 따라서 음의 정전 펄스가 상기 단자에 인가되었을 때, 다이오드는 순방향의 전류를 상기 공통의 배선 도체로부터 제1의 저항, 상기 다이오드 및 제2의 저항을 포함하는 낮은 임피던스를 통해 상기 단자로 흐르도록 한다.

Description

반도체 장치내에서 사용하기 위한 입력/출력 보호장치

[발명의 분야]

본 발명은 반도체 장치에 관한 것이고, 특히 정전 파괴로부터 반도체 집적회로를 보호하기 위한 입력/출력 보호 장치에 관한 것이다.

[관련 기술의 설명]

종래 기술에 있어서, 정전 파괴로부터 반도체 집적 회로를 보호하기 위한 장치로 사용된 횡형 다이리스터는 예컨대 미국 특허(5,274,262)와 일본 특허(공보 JP-B-2-952426)에 의해 공표되었고, 이들의 내용은 전체적으로 본 발명에 참조로써 병합된다.

제2도를 참조하면, 미국 특허(5,274,262)에 의해 공표된 종래 기술의 횡형 다이리스터의 단면도가 도시되었다. 제2도는 제1도에 도시된 다이리스터의 등가 회로도이다.

제2도에 도시된 바와 같이, 종래 기술의 횡형 다이리스터는 N-웰(2)을 갖는 P형 반도체 기판(1)을 포함하고, N-웰은 기판의 기본 표면에 형성되고, N-웰내에서 서로 분리되어 형성된 P형 확산 영역(3)과 N형 확산 영역(3)을 갖고, 단자(10)(이는 입력단자, 출력단자, 입력/출력 단자, 접지(GND)단자, 전원(Vcc)단자 등이 될 수 있다)에 접속된다. 뒤이어, “단자(10)”는 입력단자, 출력단자, 입력/출력 단자, 접지(GND)단자, 전원(Vcc)단자 등을 포함하는 다양한 단자를 대표하는 것임을 이해해야 한다.

종래기술의 횡형 다이리스터는 또한 N형 확산 영역(5)과 P형 확산 영역(6)를 포함하고, 이들은 N-웰(2)로부터 서로 분리되어 기판(1)의 기본 표면상에 형성되고, 공통의 배선 도체(G)(예컨대 접지선)에 접속된다. 종래 기술의 횡형 다이리스터는, N-웰(2)과 기판(1)을 브리지(bridge)시키기 위해 N-웰(2)와 기판(1) 사이의 경계에 형성된 높은 불순물 농도의 N형 확산 영역(7)과, P형 확산 영역(8)과 N형 확산 영역(7) 사이에 PN 접합을 형성하기 위해 기판(1)의 기본 표면상에서 N형 확산 영역(7)에 인접부에 형성된 높은 불순물의 P형 확산 영역(8)을 더 포함한다. 높은 불순물의 N형 확산 영역(7)과 P형 확산 영역(8)은 N-웰(2)의 기판(1)에 대한 낮은 애벌런시 항복 전압을 위하여 제공된다.

상기 언급한 구조에 있어서, 접지선(10)에 양의 정전 펄스가 단자(10)에 인가될 때, 역의 바이어스가 N-웰(2)과 P형 기판(1) 사이의 N형 확산 영역(4)을 통해 인가되지만, 높은 불순물의 N형 확산 영역(7)과 높은 불순물의 P형 확산 영역(8)이 서로 인접한 위치에 제공되기 때문에, N형 확산 영역(7)과 P형 확산 영역(8) 사이의 접합에서 항복이 발생하여, 트리거 전류가 흐른다. 결과적으로, 전류는 단자(10)로부터 N형 확산 영역(4), N-웰(2), N형 확산 영역(7) 및 P형 확산 영역(8)을 통해 P형 기판(1)으로 흐르고, 추가로 P형 기판(1)으로부터 P형 확산 영역(6)을 통해 접지선(G)으로 흐른다. 이 전류 때문에, N형 확산 영역(5)에 인접한 기판 전위는 기판(1)의 저항(Rsub)의 동작에 의해 상승한다.

N형 확산 영역(5)에 인접한 기판 전위가 P형 기판(1)과 N형 확산 영역(5) 사이에 형성된 PN 접합의 내부 확산 전위를 초과하면, 순방향 전류는 기판(1)으로부터 N형 확산 영역(5)으로 흐르기 시작한다. 이는 제2도의 등가회로에서 NPN 트랜지스터의 베이스 전류가 흐르는 상황에 대응한다. 결과적으로 이 NPN 트랜지스터는 도통된다. NPN 트랜지스터의 도통의 결과로 콜렉터 전류가 NPN 트랜지스터내에서 흐르면, N-웰의 면적(sheet) 저항 또는 기판 저항(R) 때문에 제2도의 등가 회로에서 PNP 트랜지스터의 베이스 전위는 떨어지고, 이 결과로 PNP트랜지스터의 베이스 전류는 단자(10)로부터 P형 확산 영역(3)을 통해 N-웰(2)로 흘러, PNP트랜지스터가 도통되게 된다.

PNP 트랜지스터의 콜렉터 전류는 NPN 트랜지스터의 베이스 전류를 상승시키고, 베이스 전류의 상승은 NPN 트랜지스터의 베이스 전류의 증가를 초래한다. 결과적으로, 회로는 PNP 트랜지스터와 NPN 트랜지스터 각각이 상대 트랜지스터의 콜렉터를 상호 증가시키는 다이리스터 동작으로 돌입하게 된다. 따라서, 단자(10)와 접지선(G) 사이의 통로는 극히 낮은 임피던스가 되어 정전 펄스는 빠르게 방전된다

상기와 같이, 공통의 배선에 양의 정전 펄스가 상기의 횡형 다이리스터에 인가될 때, 정전 펄스는 상기 다이리스터 동작에 의해 효과적으로 방전되어, 내부 회로는 보호받게 된다. 그러나, 공통의 배선에 음의 정전 펄스가 인가될 때, 인가된 정전 펄스는 효과적으로 방전되지 못한다.

간단히, 접지선(G)으로부터 음의 정전 펄스가 단자(10)로 인가될 때, 접지선(G)로부터 기판(1)의 저항(Rsub), 웰(2)내의 다이오드 및 저항(R)을 통해 단자(10)으로 가기 위해, 정전 펄스에 대한 방전 통로는 제2도에서 “a”로 도시된 바와 같이 형성된다. 따라서, 제1도에 도시된 구조를 고려하여, 방전 전류는 접지선(G)로부터 P형 확산 영역(6), P형 기판(1), P형 확산 영역(8), N형 확산 영역(7), N-웰(2), N형 확산 영역(4)을 통해 단자(10)으로 흐른다.

방전 경로(“a”)내에 포한된 저항에 있어서, 저항(R)의 저항값은 N-웰(2)의 면적 저항과 N형 확산 영역(4 및 7) 사이의 거리(“d1”)에 의해 주로 결정된다. N-웰(2)의 면적 저항이 100Ω/□이고 거리(“d1”)이 100㎛이라고 가정하고, 또한 다이리스터의 전류 경로의 폭이 100㎛라고 가정하면, 저항(R)의 저항값은 대략 10Ω(=(10/100)×100Ω)이 된다.

한편 기판 저항(Rsub)의 저항값은 기판(1)의 면적 저항과 P형 확산 영역(6 및 8) 사이의 거리(“d2”)에 의해 주로 결정된다. 기판(1)의 면적 저항이 500Ω/□이고 거리(“d2”)이 50㎛이라고 가정하면, 다이리스터의 전류 경로 폭이 상기와 같이 100㎛이므로, 저항(Rsub)의 저항값은 대략 250Ω(=(50/100)×500Ω)이 된다. 덧붙여, 다이오드의 기생 저항값이 수 Ω의 단위이므로, 음의 정전 펄스가 인가되었을 때 방전 경로의 저항값은 주로 저항(Rsub)의 저항값으로 이루어지고, 250Ω보다 크다.

상기 예에 있어서, P형 확산 영역(6)은 N형 확산 영역(5)에 인접하여 형성된 것으로 가정하였지만, 일부 경우에 P형 확산 영역(6)은 N형 확산 영역(5)에 인접하여 형성되지 않는다. 이 경우, P형 확산 영역(6 및 8) 사이의 거리가 길어지기 때문에, 저항(Rsub)의 저항값은 더 커지게 된다.

음의 정전 펄스가 가해졌을 때, 방전 경로의 저항값이 크기 때문에, 가해진 정전 펄스를 방전시키기 위한 전류는 보호 장치를 통해 흐르는 것이 그렇게 쉽지 않고, 결과적으로 내부 회로에 큰 스트레스가 불가피하게 적용되어, 내부 회로는 쉽게 파괴된다.

[본 발명의 요약]

따라서, 종래 장치의 상기의 결점을 극복하는, 정전 파괴로부터 반도체 집적회로를 보호하기 위한 입력/출력 보호 장치를 제공하는 것이 본 발명의 목적이다.

인가된 정전 펄스가 양의 펄스 또는 음의 펄스인지에 관계없이 충분히 낮은 임피던스를 실현시킴으로써, 정전 파괴로부터 반도체 집적 회로를 보호하기 위한 입력/출력 보호 장치를 제공하는 것이 본 발명의 다른 목적이다.

본 발명의 상기 및 다른 목적은, 정전 파괴로부터 반도체 기판상에 형성된 반도체 집적 회로의 내부 회로를 보호하기 위한 입력/출력 보호 장치에 의한 본 발명에 따라서 얻어지고, 상기 보호장치는 내부 회로에 접속된 단자와 공통의 배선도체 사이에 접속되고, 상기 보호 장치는 반도체 기판상에 둘 다 형성된 다이리스터와 다이오드를 포함하고, 상기 다이리스터는, 상기 반도체 기판내에 형성되며 서로 인접하여 형성된 높은 불순물 농도의 하나의 P형 영역과 높은 불순물 농도의 하나의 N형 영역을 공통으로 갖는 PNP 트랜지스터와 NPN 트랜지스터로 구성된다. 상기 다이리스터는 외부적으로 제공되는 반도체 기판의 제1저항과 제2저항을 더 포함하고, 상게 제1저항은 PNP 트랜지스터의 에미터와 베이스 사이에 접속되고 상기 제2저항은 NPN 트랜지스터의 에미터와 베이스 사이에 접속되어 양의 정전 펄스가 단자에 인가 되었을 때, 상기 다이리스터가 순방향의 전류를 단자로부터 다이리스터를 통해 공통의 배선 도체에 흐르도록 허용하게 한다.

상기 다이오드는 서로 인접하여 위치하고 제1저항과 제2저항을 각각 통해 단자와 공통의 배선 도체에 접속되는 높은 불순물 농도의 P형 영역과 높은 불순물 농도의 N형 영역으로 구성되어, 음의 정전 펄스가 단자에 가해졌을 때, 상기 다이오드가, 반도체 기판내의 기생 저항이 없이, 순 방향의 전류를 공통의 배선 도체로부터 제1저항, 다이오드 및 제2저항을 포함하는 낮은 임피던스의 경로를 통해 단자로 흐르도록하게 한다.

상기 입력/출력 보호 장치에 있어서, 제1저항 및 제2저항은 유지 전류, 유지 전압 및 다이리스터의 순방향 다이리스터 특성의 전도 저항을 조정한다.

특히, 정전 파괴로부터 반도체 기판상에 형성된 반도체 집적회로의 내부회로를 보호하기 위한 입력/출력 보호 장치가 제공되고, 상기 보호 장치는 내부 회로에 접속된 단자와 공통의 배선 도체 사이에 접속되고, 상기 보호 장치는 반도체 기판내에 형성된 다이리스터와 다이오드를 포함하고, 상기 다이리스터는 반도체 기판내에 형성된 다른 도전형의 제1바이폴라 트랜지스터 및 제2바이폴라 트랜지스터와 외부적으로 제공되는 반도체 기판의 제1저항 및 제2저항으로 구성되고, 상기 제1바이폴라 트랜지스터는, 제1의 도전형이고 반도체 기판내에 형성되는 제1의 확산 영역 및 제2의 확산 영역과, 제1의 도전형과 다른 제2의 도전형이고 제1의 확산 영역과 제2의 확산 영역 사이의 반도체 기판내에 형성되는 제3의 확산 영역으로 구성되고 제2의 확산 영역 및 제3의 확산 영역은 높은 불순물 농도를 이루어지고, 상기 제2바이폴라 트랜지스터는 제3의 확산 영역, 제2의 확산 영역 및, 제2의 도전형이고 제3의 확산 영역의 반대면의 제2의 확산 영역측의 반도체 기판내에 형성되는 제4의 확산 영역으로 이루어지고, 상기 제1의 저항은 제1의 확산 영역과 제3의 확산 영역 사이에 접속되고, 상기 제2의 저항은 제2의 확산 영역과 제4의 확산 영역 사이에 접속되어, 양의 정전 펄스가 단자에 인가되었을 때, 다이리스터는 순방향의 도전 전류를 단자로부터 다이리스터를 통해 공통의 배선 도체로 흐르게 하고, 상기 다이오드는, 높은 불순물 농도의 제3의 확산 영역, 서로 인접하여 형성되는 제2의 확산 영역 및 제3의 확산 영역으로 이루어져, 음의 정전 펄스가 단자에 인가될 때, 상기 다이오드는 반도체 기판내에 기생저항값이 없이 순방향의 전류를 공통의 배선 도체로부터 제1의 저항, 다이오드 및 제2의 저항을 포함하는 낮은 임피던스의 경로를 통해 단자로 흐르게 한다.

양호하게, 상기 제1의 확산 영역은 반도체 기판내에 형성되고 반도체 기판의 다른 제2의 도전형으로 이루어지는 제5의 확산 영역내에 형성된다, 덧붙여, 제4의 확산 영역은 반도체 기판내에 형성되고 제2의 도전형으로 이루어지는 제6의 확산 영역내에 형성된다.

특히, 제5의 확산 영역과 제6의 확산 영역은 반도체 기판 깊숙히 형성되고, 상기 제6의 확산 영역은 제4의 확산 영역보다 낮은 불순물 농도를 갖는다.

상기 설명과 같이, 본 발명에 따른 보호 장치에 있어서, 다이오드를 구성하는 높은 불순물 농도의 P형 확산 영역과 N형 확산 영역은 서로 인접하여 형성되고 제1 및 제2의 외부 저항을 통해 단자와 공통 배선 도체에 각각 접속되어, 다이오드와 관련된 기생 저항은 최소화된0다. 한편, 다이리스터의 동작을 조정하고, 이를 통해 다이오드의 순방향 전류가 흐르는 저항은 반도체 기판의 외부적으로 제공된다. 따라서, 다이리스터의 동작은 외부 저항에 의해 쉽게 제어되고, 다이오드 흐름의 순방향 전류 경로의 저항값은 외부 저항의 저항값을 줄임으로써 충분히 줄일수 있다.

따라서, 양의 정전 펄스가 인가되었을 때 뿐만이 아니고 음의 정전 펄스가 인가되었을 때에도, 본 발명에 따른 보호 장치는 충분히 낮은 임피던스를 갖게 되어 효과적으로 방전 전류를 흐르게 하여, 결과적으로 내부회로에 가해지는 스트레스는 완화되고, 정전 파괴 내전압은 상승될 수 있다.

본 발명의 상기 및 다른 목적, 특성 및 장점은 첨부된 도면을 참조한 본 발명의 양호한 실시예에 다음의 설명으로 명백해질 것이다.

제1도는 정전 파괴로부터 반도체 집적 회로를 보호하기 위한 종래기술의 횡형(lateral) 다이리스터의 단면도.

제2도는 제1도에 도시된 횡혈 다이리스터의 등가 회로.

제3도는 정전 파괴로부터 반도체 집적 회로를 보호하기 위한, 본 발명에 따른 보호장치의 실시예의 단면도.

제4도는 제3도의 평면도.

제5도는 제3도에 도시된 보호 장치의 등가 회로.

제6도는 본 발명에 따른 보호 장치와 종래 기술의 횡형 다이리스터의 전압-전류 특성을 도시하는 그래프.

제7도는 본 발명에 따른 입력/출력 보호 장치가 적용된 CMOS LSI의 예의 한 부분을 도시한 블럭도.

* 도면의 주요부분에 대한 부호의 설명

1 : P형 반도체 기판 2, 20,70 : N-웰

3, 6, 8, 30, 60 : P형 확산 영역 4, 5, 7, 40, 50 : N형 확산 영역

10 : 입력/출력 단자 11, 12 : 저항

[양호한 실시예의 설명]

제3도를 참조하면, 정전 파괴로부터 반도체 집적회호를 보호하기 위한, 본 발명에 따른 보호 장치의 실시예의 단면도가 도시되었다. 제3도에서 제1도에서 도시된 것에 상응하는 소자는 동일한 소자는 동일한 참조 번호 또는 기호로 주어졌다.

제4도는 제3도에서 도시된 것의 평면도이고, 제5도는 제3도에 도시된 보호장치의 등가회로이다.

제5도의 등가 회로로부터 도시된 바와 같이, 본 발명에 따른 보호 장치의 실시예는 기본적으로, 내부 회로의 정전 파괴를 예방할 목적으로 내부회로를 위한 단자(10)와 접지에 접속된 공통의 배선 도체(G) 사이에 접속되는 다이리스터(S) 및 다이오드(D)로 구성된다.

특히, 다이리스터(S) 및 다이오드(D)는 내부 회로가 역시 형성되는 동일한 반도체 기판(1)상에 형성된다.

다이리스터(S)는 다이리스터 동작의 특성을 결정하기 위한, 반도체 기판(1)내에 형성되는 다른 도전형의 바이폴라 트랜지스터의 한 쌍과, 반도체 기판의 외부적으로 제공되고 각각의 기판 저항값보다 낮은 저항값(이전에 설명된 종래 기술에서 250Ω과 같은)을 갖는 조정 저항(11 및 12)을 포함하여, 양의 정전 펄스가 인가되었을 때 순방향의 도전 전류가 흐르도록 한다.

다이오드(D)는 P형 영역과 N형 영역으로 형성되고, 이들은 높은 불순물 농도를 갖고 반도체 기판(1)내에서 서로 인접하여 형성되고, 상기의 조정 저항(11 및 12)에 각각 접속되고, 단자(10)와 공통의 배선 도체(G)에 순서적으로 각각 접속되어 결과적으로 다이오드에 관련된 기생 저항은 최소화된다. 따라서 이 다이오드(D)는 음의 정전 펄스가 인가되었을 때 낮은 임피던스 경로를 형성한다.

이전에 언급한 바와 같이, 단자(10)는 입력단자, 출력단자, 입력/출력단자, 접지(GND)단자, 전원(Vcc)단자 등을 포함하는 다양한 단자를 나타낸다. 한편, 공통의 배선 도체는 내부 회로에 분리되어 형성되고 제3도에 도시된 바와 같은 접지단자 또는 제7도에 도시된 바와 같은 공통의 방전선이 될 수 있다.

조정 저항(11 및 12)은 유지 전위, 유지 전류 및 다이리스터(S)의 순방향 다이리스터 특성의 도통저항값을 조정하도록 의도된 것이다.

특히, 다이리스터(S)는 제3도와 제5도에 도시된 바와 같이 다른 도전형의 제1 및 제2바이폴라 트랜지스터(Tr1 및 Tr2)와 조정 저항(R1 및 R2)으로 구성된다. 제1의 바이폴라 트랜지스터(Tr1)는 제1 및 제2의 확산 영역(30 및 60)과 제1 및 제2의 확산 영역(30 및 60)사이에 위치한 제3의 확산 영역(40)으로 형성되고 제1 및 제2의 확산 영역(30 및 60)과는 다른 도전성을 갖는다. 바이폴라 트랜지스터(Tr2)는 제2의 확산 영역(60), 제3의 확산 영역(40) 및 제2의 확산 영역(60)의 반대면에 위치하고 제2의 확산 영역(60)과는 다른 도전성을 갖는 제4의 확산 영역(50)으로 이루어진다.

조정 저항(11)은 제1확산 영역(30)과 제3의 확산 영역(40)에 각 단부가 외부적으로 각각 접속되는 제1의 저항으로 구성된다. 조정 저항(12)은 제2확산 영역(60)과 제4의 확산 영역(50)에 각 단부가 외부적으로 각각 접속되는 제2의 저항으로 구성된다.

다이오드(D)는 높은 불순물 농도로 이루어지고 서로 인접하여 형성되는 제2의 확산 영역(60)과 제3의 확산 영역(40)으로 구성된다.

제1의 확산 영역(30)은 반도체 기판(1)내에 형성되고 반도체 기판(1) 및 제1의 확산 영역(30)과 다른 도전성을 갖는 제5의 확산 영역(20)내에 형성된다. 제4의 확산 영역(50)은 반도체 기판(1)내에 형성되고 반도체 기판(1)과는 다르고 제4의 확산 영역(50)과는 동일한 도전성을 갖는 제6의 확산 영역(70)내에 형성된다. 상기 제5 및 제6의 확산 영역(20 및 70)은 반도체 기판(1)내에 깊숙히 형성되고, 상기 제6의 확산 영역(70)은 제4의 확산 영역(50)보다 낮은 불순물 농도를 갖는다. 즉, 제4의 확산 영역(50)의 불순물 농도는 제6의 확산 영역(70)보다 높다.

이제, 본 발명에 따른 보호 장치의 특정 실시예가 제3도 내지 제5도를 참조로 설명된다.

제3도를 참조하면, 예는 P형 실리콘 기판(1)을 포함하고, 이는 예컨대 1×1016-3내지 1×1016-3(100Ω/?의 면적 저항)의 불순물 농도를 갖고, 기판(1)의 기본 표면에서 깊숙히 형성된 N-웰(제5의 확산 영역)(20)을 갖는다. 이 N-웰(20)은 1×1017-3(250Ω/?의 면적 저항)의 불순물 농도를 갖는다. P형의 확산 영역(제1의 확산 영역)(30)은 N-웰(20)의 중앙부에 형성되고, 높은 불순물 농도의 N형의 확산 영역(제3의 확산 영역)(40)은 N-웰(20)에 접하기 위하여 기판(1)의 기본 표면에 형성된다. 더욱이, 높은 불순물 농도의 P형 확산 영역(제2 확산 영역)(60)은 수 마이크로메터보다 크지 않은 단위의 거리로 N형 확산 영역(40)과 상당히 인접하여 기판(1)의 기본 표면에 형성된다. N-웰(20)과 동일한 불순물 농도를 갖는 다른 N-웰(70)은 P형 확산 영역(60)과 접하기 위하여 기판(1)의 기본 표면에 형성된다. N형 확산 영역(50)은 N-웰(70)의 중앙부에 형성된다. 이 구조에서, 제1의 바이폴라 트랜지스터로써 PNP 트랜지스터(Tr1)는 확산 영역(30, 40 및 60)으로 형성되고, 제2의 바이폴라 트랜지스터로써 NPN 트랜지스터(Tr2)는 확산 영역(40, 60 및 50)으로 형성된다. 다이오드(D)는 확산 영역(40 및 60)으로 형성된다.

저항값(R1)을 갖는 저항(11)은 예컨대 외부 저항층으로 형성되고, 이것은 기판(1)위에 형성되지만 기판(1)과는 전기적으로 절연된다. 저항(11)은, 접촉홀(16)을 통해 저항층의 각 단부를 P형 확산 영역(30)과 N형 확산 영역(40)에 각각 접속시킴으로써 P형 확산 영역(30)과 N형 확산 영역(40)사이에 접속된다. 유사하게, 저항(12)은 제4도에 도시된 바와 같이, 접촉홀(16)을 통해 저항층의 각 단부를 N형 확산 영역(50)과 P형 확산 영역(60)에 각각 접속시킴으로써 N형 확산 영역(50)과 P형 확산 영역(60)사이에 접속된다. 각 저항값(R1 및 R2)은 기판(1)의 기판 저항값보다 적다.

특히, 외부 저항(11 및 12)은 예컨대 인이 도핑된 다결정실리콘, 텅스텐 실리사이드(WSi) 또는 텅스텐(W)으로 형성된다. 외부 저항(11 및 12)이 인이 도핑된 다결정실리콘으로 형성된다면, 이들 저항은, MOS 트랜지스터의 게이트 전극 또는 캐패시터의 전극이 종래의 집적 회로 제조 공정중에 형성될 때, 동시에 형성될 수 있다. 외부 저항(11 및 12)이 텅스텐 실리사이드(WSi) 또는 텅스텐(W)으로 형성된다면, 이들 저항은, 상부층의 배선 도체가 형성될 때, 동시에 형성될 수 있다. 따라서, 외부 저항(11 및 12)은 종래의 집적 회로 제조 공정에 별도의 공정을 추가하지 않고 형성될 수 있다.

알루미늄 배선 도체(14)는 단자(10)로부터 확장하여 P형 확산 영역(30)에 도달하기 위하여 형성되고, 여기에서 알루미늄 배선 도체(14)는 제4도에 도시된 바와 같이, 콘택트(16)를 통해 전기적으로 P형 확산 영역(30)에 접속된다. 더욱이, 다른 알루미늄 배선 도체(15)는 접지선(G)(공통 배선 도체로써)으로부터 확정하여 N형 확산 영역(50)에 도달하기 위하여 형성되고, 여기에서 알루미늄 배선 도체(15)는 제4도에 도시된 바와 같이, 콘택트(16)를 통해 전기적으로 N형 확산 영역(50)에 접속된다.

이제 동작이 설명된다.

양의 정전 펄스가 단자(10)에 인가될 때, N형 확산 영역(40)과 P형 확산 영역(60)으로 형성된 다이오드는 애벌런시 항복을 초래하고, 이는 다이리스터를 위한 트리거 전류는 저항(12)을 통해 접지선(G)으로 흘러, P형 확산 영역(60)의 기판 전위가 상승하게 된다. 이 상승된 P형 확산 영역(60)의 기판 전위가, P형 기판(1)과 N-웰(70)사이에 형성된 PN접합의 내부 확산 전압 전위를 초과하면, 순방향 전류가 기판(1)으로부터 N-웰(70)으로 흐르기 시작한다.

이 순방향 전류는 제5도의 등가 회로내의 NPN 트랜지스터(Tr2)의 베이스 전류에 상승한다, 결과적으로, 이 NPN 트랜지스터는 도통되게 된다. NPN 트랜지스터의 콜렉터 전류는 단자(10)으로부터 저항(11)을 통해 흐른다. 이것은 PNP 트랜지스터(Tr1)의 베이스 전위의 강하를 야기하고, 그러므로 베이스 전류가 PNP 트랜지스터 내에서 흐른다. 따라서 PNP 트랜지스터(Tr1)는 도통된다.

PNP트랜지스터의 콜렉터 전류는 NPN 트랜지스터의 베이스 전위를 상승시키고, 베이스 전위의 상승은 NPN 트랜지스터의 베이스 전류의 증가를 초래한다. 결과적으로, 상기 회로는 각 PNP 트랜지스터와 NPN 트랜지스터가 상호 다른 트랜지스터의 콜렉터 전류를 증가시키는 다이리스터 동작으로 돌입한다. 따라서 단자(10)와 접지선(G)사이의 경로는 극도로 낮은 임피던스가 되어, 정전 펄스는 빠르게 방전된다.

상기 동작은 N-웰(70)이 제공되지 않는다 할지라도 실현될 수 있다. 그러나, N-웰(70)은 다음의 두가지 장점을 제공한다. 첫째로, N-웰(70)이 N형 확산 영역(50)보다 낮은 불순물 농도를 갖기 때문에, 내부 확산 전위는 낮아져서, 순방향 전류는 쉽게 흐를수 있게 되고 따라서 상기 장치는 쉽게 다이리스터 동작으로 돌입한다. 둘째로, 다이오드의 양극으로부터 삽입된 홀은 확산 영역(70)(즉, N-웰)을 깊숙히 형성함으로써 효과적으로 모아진다. 따라서 다이리스터 동작 이후의 도통저항은 적어진다.

종래 기술의 예에 있어서, 다이리스터의 동작 특성을 결정하는 기판 저항값(R 및 Rsub)은 기생 저항에 의해 결정된다. 따라서 저항값의 제어는 매우 힘들다. 그러나 본 발명에 있어서, 다이리스터의 동작 특성은 외부 저항(11 및 12)의 저항값(R1 및 R2)를 조정함으로써 쉽게 결정될 수 있다.

제6도를 참조하면, 본 발명과 종래 기술에 따른 보호 장치의 전압-전류 특성을 나타내는 그래프가 도시되었다. 순방향 다이리스터 특성에 있어서, 유지 전압(Vh), 유지 전류(Ih) 및 도통 저항(Ron)은 저항(11 및 12)의 저항값(R1 및 R2)에 따라서 변화한다. 일반적인 경우에, 저항값(R1 및 R2)는 낮은 값으로 설정되지만, 본 발명에 따른 보호 장치가 전원 단자인 단자(10)에 접속될 때 저항(11 및 12)의 저항값(R1 및 R2)은, 잡음에 의한 예기치 않은 도통을 예방하기 위해 유지 전압(Vh)과 유지 전류(Ih)를 다른 단자보다 높게 하기 위하여, 필요한 범위로 증가된다.

다음엔 접지선(G)에서 음의 정전 펄스가 단자(10)로 인가되는 것을 고려한다. 방전 경로는 제5도에 경로(“b”)로 도시된 바와 같이 구성된다. 여기에서, 다이오드(D)의 기생 저항을 무시하면,경로(“b”)의 저항값은 외부 저항(11 및 12)의 전체 저항값(R1+R2)이 된다. 따라서 외부 저항(11 및 12)의 저항값이 적을수록 방전 경로(“b”)의 저항값은 줄어든다. 즉, 본 발명에 따른 보호 장치는 음의 정전 펄스의 응용에서 보다 더 효과적이 된다.

여기에서 저항(11 및 12)의 실제 저항값(R1 및 R2)를 알기 위해, 저항값(R1 및 R2)은, 양의 전압이 인가되었을 때 장치는 100㎃의 트리거 전류로 다이리스터 동작으로 돌입하는 것으로 가정하여, 계산되어진다. 또한, P형 확산 영역(30)과 N-웰(20)사이에 형성된 PN접합의 내부 확산 전위는 0.9V이고, P형 기판(1)과 N-웰(70) 사이에 형성된 PN 접합의 내부 확산 전위는 0.6V이라고 가정하면, 저항값(R1)이 9Ω(=9V/100㎃)보다 적지 않고, 저항값(R2)이 6Ω(=0.6V/100㎃)보다 적지 않다면, 순방향 도통 전류가 흐르고, 장치는 다이리스터 동작으로 돌입한다.

따라서, 저항값(R1 및 R2)이 9Ω과 6Ω으로 각각 설정되면, 음의 정전 펄스가 인가되었을 때 형성된 방전 경로의 저항값은, 종래 기술예(250Ω보다 큼)의 1/15보다 적은, R1+R2=15Ω이 된다.

즉, 제6도의 그래프에서 음의 영역에서 도시된 바와 같이, 음의 전압(-V)이 인가될 때, 본 발명에 따른 보호 장치는 종래 기술예를 통해 흐르는 방전 전류 (“Ib”)의 15배가 되는 방전 전류(“Ib”)를 흘려보낼 수 있다. 따라서 내부회로에서 가해지는 스트레스는 획기적으로 완화된다.

제7도를 참조하면, 본 발명에 따른 입력/출력 보호장치가 병합된 CMOS LSI의 예의 한 부분을 나타내는 블럭도가 도시되었다. CMOS LSI는 입력 단자, 출력 단자, 접지(GND)단자, 전원(VCC)단자 등이 되는 다른 단자(10)을 포함하고, 각각이 제7도에서 서로 병렬로 접속되는 다이리스터(S) 및 다이오드(D)의 집합으로 도시되었고, 각 단부가 접지 단자가 아닌 단자(10)에 각각 접속되는, 본 발명에 따른 수개의 보호장치를 또한 포함한다. 보호 장치의 다른 단자는 공통으로 공통 방전선(H)에 접속한다. 접지 단자는 CMOS LSI의 내부 회로 IC에 직접 접속되고, 다른 단자는, 입력 스테이지 CMOS 인버터 IV 또는 CMOS 출력 트랜지스터(Tr3)의 쌍으로 이루어진 출력 버퍼와 같은 입력 버퍼를 통해 내부 회로 IC에 접속된다.

제7도에 도시된 배열에서, 정전 펄스가 인가된 정전 펄스가 양 또는 음인 지에 상관없이 단자(10)의 임의의 쌍 사이에 인가된다고 하면, 양의 단자에 접속된 보호 장치가 다이리스터 동작(다이리스터(S))을 발휘하고, 반면 음의 단자에 접속된 보호 장치는 낮은 기생 저항을 갖는 다이오드 동작(다이오드(D))로써 작용하여 낮은 임피던스를 갖는 방전 경로가 형성된다.

본 발명에 따른 보호 장치가 종래 기술의 장치로 대체되면, 양의 단자에 접속된 장치가 다이리스터 동작의 수단에 의해 낮은 임피던스를 갖게 된다할지라도, 음의 단자에 접속된 장치의 기생 저항이 커지기 때문에, 전체 방전 경로는 낮은 임피던스로 되지 못한다. 종래 기술의 장치에서 이 문제를 해결하기 위해 낮은 임피던스를 갖는 별도의 다이오드가 종래 기술의 장치에 병렬로 접속되면, 보호 장치의 전체 필요 면적은 커지게 되고, 이는 LSI의 소형화에 유용하지 못하다.

위에서 도시된 바와 같이, 양의 정전 펄스가 인가될 때 뿐만이 아니고 음의 정전 펄스가 인가될 때에도, 본 발명에 따른 보호 장치는 방전 전류를 효과적으로 흐르드록 충분히 낮은 임피던스가 되어, 결과적으로 내부 회로에 가해진 스트레스는 완화될 수 있고, 정전 파괴 내전압은 상승될 수 있다.

더욱이, 본 발명에 따른 보호 장치에 덧붙이는 별도의 다이오드가 필요하지 않으므로, 본 발명에 따른 보호 장치는 보호 장치의 필요 면적을 최소화시킬 수 있다.

더욱이, 본 발명에 따른 보호 장치에 있어서, 저항은 반도체 기판내에 형성 되지 않고 반도체 장치의 외부에 형성되므로, 저항의 저항값을 줄임으로써 다이리스터 동작을 제어할 수 있다.

덧붙여, 제4의 확산 영역보다 낮은 불순물 농도를 갖고 제4의 확산 영역이 형성되는 제6의 확산 영역이 형성되기 때문에, 내부 확산 전압은 낮아지고 순방향 도통 전류는 쉽게 흐르게 되어, 장치는 쉽게 다이리스터 동작으로 돌입한다. 부수적으로, 다이오드의 양극으로부터 삽입된 홀은 제6의 확산 영역(70)(즉, N-웰)을 깊게 형성함으로써 쉽게 모아질 수 있고, 따라서 다이리스터 동작 이후의 도통 저항은 낮아진다.

본 발명이 특정 실시예를 참조로 도시되고 설명되었다. 그러나, 본 발명은 도시된 구조의 상세한 부분에 국한되지 않고, 첨부된 특허청구의 범위내에서 변화와 수정이 일어날 수 있다.

Claims (19)

  1. 정전 파괴로부터 반도체 기판상에 형성된 반도체 집적회로의 내부 회로를 보호하기 위한 입력/출력 보호 장치로써, 상기 내부 회로에 접속된 단자와 공통의 배선 사이에 접속되고, 상기 반도체 기판내에 형성된 다이리스터와 다이오드를 포함하는 반도체 집적회로의 내부회로를 보호하기 위한 입력/출력 보호 장치에 있어서, 상기 다이리스터는 상기 반도체 기판내에 형성되며 서로 인접하여 형성된 높은 불순물 농도의 하나의 P형 영역과 높은 불순물 농도의 하나의 N형 형역을 공통으로 갖는 PNP 트랜지스터와 NPN 트랜지스터로 구성되며, 상기 다이리스터는 외부적으로 제공되는 반도체 기판의 제1의 저항과 제2의 저항을 더 포함하고, 상기 제1의 저항은 PNP 트랜지스터의 에미터와 베이스 사이에 접속되고, 상기 제2의 저항은 NPN 트랜지스터의 에미터와 베이스 사이에 접속되어, 양의 정전 펄스가 단자에 인가되었을 때, 상기 다이리스터가 순 방향의 전류를 상기 단자로부터 상기 다이리스터를 통해 상기 공통의 배선 도체에 흐를 수 있도록 하고, 상기 다이오드는 서로 인접하여 위치하고 상기 제1의 저항과 상기 제2의 저항을 각각 통해 상기 단자와 상기 공통의 배선 도체에 접속되는 높은 불순물 농도의 P형 영역과 높은 불순물 농도의 N형 영역으로 구성되어, 음의 정전 펄스가 상기 단자에 가해졌을 때, 상기 다이오드가, 상기 반도체 기판내의 기생 저항이 없이, 순 방향의 전류를 상기 공통의 배선 도체로부터 상기 제1의 저항, 상기 다이오드 및 상기 제2의 저항을 포함하는 낮은 임피던스의 경로를 통해 상기 단자로 흐를 수 있도록 하는 반도체 집적회로의 내부회로를 보호하기 위한 입력/출력 보호 장치.
  2. 제1항에 있어서, 상기 제2의 저항 및 상기 제2의 저항은 상기 다이리스터의 순방향 다이리스터 특성의 유지 전류, 유지 전압 및 도통 저항을 조정하는 반도체 집적회로의 내부회로를 보호하기 위한 입력/출력 보호 장치.
  3. 정전 파괴로부터 반도체 기판상에 형성된 반도체 집적회로의 내부회로를 보호하기 위한 입력/출력 보호 장치로써, 상기 내부 회로에 접속된 단자와 공통의 배선 도체 사이에 접속되고, 상기 반도체 기판내에 형성된 다이리스터와 다이오드를 포함하는 반도체 집적회로의 내부회로를 보호하기 위한 입력/출력 보호 장치에 있어서, 상기 다이리스터는, 상기 반도체 기판내에 형성된 다른 도전형의 제1의 바이폴라 트랜지스터 및 제2의 바이폴라 트랜지스터와 외부적으로 상기 반도체 기판의 제1의 저항 및 제2의 저항으로 구성되고, 상기 제1의 바이폴라 트랜지스터는, 제1의 도전형이고 상기 반도체 기판내에 형성되는 제1의 확산 영역 및 제2의 확산 영역과, 상기 제1의 도전형과 다른 제2의 도전형이고 상기 제1의 확산 영역과 상기 제2의 확산 영역 사이의 상기 반도체 기판내에 형성되는 제3의 확산 영역으로 구성되고, 상기 제2의 확산 영역 및 상기 제3의 확산 영역은 높은 불순물 농도로 이루어지고, 상기 제2의 바이폴라 트랜지스터는 상기 제3의 확산 영역, 상기 제2의 확산 영역, 및 상기 제2의 도전형이고 상기 제3의 확산 영역의 반대면의 상기 제2의 확산 영역측의 상기 반도체 기판내에 형성되는 제4의 확산 영역으로 이루어지고, 상기 제1의 저항은 상기 제1의 확산 영역과 상기 제3의 확산 영역 사이에 접속되고, 상기 제2의 저항은 상기 제2의 확산 영역과 상기 제4의 확산 영역 사이에 접속되어, 양의 정전 펄스가 상기 단자에 인가되었을 때, 상기 다이리스터는 순방향의 도전 전류를 상기 단자로부터 상기 다이리스터를 통해 공통의 배선 도체로 흐르게 하고, 상기 다이오드는 높은 불순물 농도의 상기 제2의 확산 영역 및 상기 제3의 확산 영역으로 구성되고, 상기 제2의 확산 영역 및 상기 제3의 확산 영역은 서로 인접하여 형성되어, 음의 정전 펄스가 상기 단자에 인가될 때, 상기 다이오드는, 상기 반도체 기판내에 기생 저항값이 없이, 순방향의 전류를 상기 공통의 배선 도체로부터 상기 제1의 저항, 상기 다이오드 및 상기 제2의 저항을 포함하는 낮은 임피던스의 경로를 통해 상기 단자로 흐르게 하는 반도체 집적회로의 내부회로를 보호하기 위한 입력/출력 보호 장치.
  4. 제3항에 있어서, 상기 제1의 확산 영역은, 상기 반도체 기판내에 형성되고 상기 반도체 기판과 다른 상기 제2의 도전형으로 이루어지는, 제5의 확산영역내에 형성되는 반도체 집적회로의 내부회로를 보호하기 위한 입력/출력 보호 장치.
  5. 제4항에 있어서, 상기 제4의 확산 영역은 상기 반도체 기판내에 형성되고 상기 반도체 기판과 다른 도전형의 상기 제2의 도전형의 상기 반도체 기판내에 형성되는 제6의 확산 영역내에 형성되는 반도체 집적회로의 내부회로를 보호하기 위한 입력/출력 보호 장치.
  6. 제5항에 있어서, 상기 제5의 확산 영역과 상기 제6의 확산 영역은 반도체 기판 깊숙히 형성되는 반도체 집적회로의 내부회로를 보호하기 위한 입력/출력 보호 장치.
  7. 제6항에 있어서, 상기 제6의 확산 영역은 상기 제4의 확산 영역보다 낮은 불순물 농도를 갖는 반도체 집적회로의 내부회로를 보호하기 위한 입력/출력 보호 장치.
  8. 정전 파괴(ESD)로부터 반도체 기판상에 형성된 반도체 집적회로의 내부 회로를 보호하기 위한 입력/출력 보호장치에 있어서, 상기 반도체 기판내에 형성된 서로 다른 도전형의 제1의 바이폴라 트랜지스터 및 제2의 바이폴라 트랜지스터를 갖는 다이리스터 및, 상기 반도체 기판의 외부에 모두 제공되는 제1의 저항 및 제2의 저항을 구비하며, 상기 제1의 저항은 상기 제1의 바이폴라 트랜지스터의 에미터와 베이스 사이에 접속되고 상기 제2의 저항은 상기 제2의 바이폴라 트랜지스터의 에미터와 베이스 사이에 접속되는 반도체 집적회로의 내부회로를 보호하기 위한 입력/출력 보호 장치.
  9. 제8항에 있어서, 상기 다이리스터는 상기 반도체 기판내에 형성되며 서로 인접하여 높은 불순물 농도의 N형 확산 및 P형 확산쌍으로 형성되고 제1의 바이폴라 트랜지스터 및 제2의 바이폴라 트랜지스터에 의해 공유되는 다이오드를 더 포함하는 반도체 집적회로의 내부회로를 보호하기 위한 입력/출력 보호 장치.
  10. 제9항에 있어서, 상기 다이리스터는 상기 내부 회로에 접속된 단자와 상기 반도체 집적회로의 공통의 배선 도체 사이에 접속되는 반도체 집적회로의 내부회로를 보호하기 위한 입력/출력 보호 장치.
  11. 제10항에 있어서, 상기 제1의 바이폴라 트랜지스터는 PNP 트랜지스터이며 상기 제2의 바이폴라 트랜지스터는 NPN 트랜지스터인 반도체 집적회로의 내부회로를 보호하기 위한 입력/출력 보호 장치.
  12. 제11항에 있어서, 상기 다이오드는, 음의 정전 펄스가 상기 단자에 가해졌을 때, 순방향의 전류를 상기 공통의 배선 도체로부터 상기 제1의 저항, 상기 다이오드 및 상기 제2의 저항을 포함하는 낮은 임피던스의 경로를 통해 상기 단자로 흐를 수 있도록 하는 반도체 집적회로의 내부회로를 보호하기 위한 입력/출력 보호 장치.
  13. 제12항에 있어서, 상기 제1의 저항은 적어도 9오옴(ohm)의 저항치를 가지며 상기 제2의 저항은 적어도 6오옴의 저항치를 가지는 반도체 집적회로의 내부회로를 보호하기 위한 입력/출력 보호 장치.
  14. 제13항에 있어서, 상기 제1의 저항 및 상기 제2의 저항은 인 도핑된 다결정실리콘, 텅스텐 실리사이드, 및 텅스텐으로 이루어진 그룹에서 선택된 재료들 중 하나로 형성되는 반도체 집적회로의 내부회로를 보호하기 위한 입력/출력 보호 장치.
  15. 정전 파괴로부터 P형 반도체 기판상에 형성된 반도체 집적회로의 내부 회로를 보호하기 위한 입력/출력 보호 장치로써, 상기 내부 회로에 접속된 단자와 공통의 배선 사이에 접속되는 다이리스터를 사용하는 반도체 집적회로의 내부회로를 보호하기 위한 입력/출력 보호장치에 있어서, 상기 P형 기판내에 형성된 제1의 N웰(well)과, 상기 N웰내에 형성되며 상기 단자에 연결된 제1의 P형 확산 영역과, 상기 제1의 N웰에 인접하도록 형성된 제1의 N형 확산 영역과, 상기 제1의 N형 확산 영역에 인접하여 형성된 제2의 P형 확산 영역과, 상기 P형 기판내에 형성되며 상기 공통의 배선 도체에 접속되는 제2의 N형 확산 영역과, 상기 제1의 P형 확산 영역 및 상기 제1의 N형 확산 영역 사이에 접속되는 상기 기판 외부의 제1의 저항 및, 상기 P형 확산 영역 및 상기 제2의 N형 확산 영역 사이에 접속되는 상기 기판 외부의 제2의 저항을 구비하는 반도체 집적회로의 내부회로를 보호하기 위한 입력/출력 보호 장치.
  16. 제15항에 있어서, 상기 제1의 N형 확산 영역 및 상기 제2의 N형 확산 영역은 낮은 기생 저항을 갖는 다이오드를 구성하는 반도체 집적회로의 내부회로를 보호하기 위한 입력/출력 보호 장치.
  17. 제16항에 있어서, 상기 다이오드는, 음의 정전 펄스가 상기 단자에 가해졌을 때, 순방향의 전류를 상기 공통의 배선 도체로부터 상기 제1의 저항, 상기 다이오드 및 상기 제2의 저항을 포함하는 낮은 임피던스의 경로를 통해 상기 단자로 흐를 수 있도록 하는 반도체 집적회로의 내부회로를 보호하기 위한 입력/출력 보호 장치.
  18. 제17항에 있어서, 상기 제1의 저항은 적어도 9오옴(ohm)의 저항치를 가지며 상기 제2의 저항은 적어도 6오옴의 저항치를 가지는 반도체 집적회로의 내부회로를 보호하기 위한 입력/출력 보호 장치.
  19. 제17항에 있어서, 상기 제1의 저항 및 상기 제2의 저항은 인 도핑된 다결정실리콘, 텅스텐 실리사이드, 및 텅스텐으로 이루어진 그룹에서 선택된 재료들 중 하나로 형성되는 반도체 집적회로의 내부회로를 보호하기 위한 입력/출력 보호 장치.
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