JPH11297846A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11297846A JPH11297846A JP10094714A JP9471498A JPH11297846A JP H11297846 A JPH11297846 A JP H11297846A JP 10094714 A JP10094714 A JP 10094714A JP 9471498 A JP9471498 A JP 9471498A JP H11297846 A JPH11297846 A JP H11297846A
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- semiconductor
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Abstract
(57)【要約】
【課題】バイポーラＩＣ、ＭＯＳＩＣ、Ｂｉ−ＣＭＯＳ
ＩＣにおいて、半導体プロセス完了後に回路系の接続、
定数の調整等をおこなうため、構成が単純で、形成位置
が自由であり、回路系の電源ラインやＧＮＤライン以外
の中間電位も取りやすく、かつ形成の容易なザップ素子
を設ける。 【解決手段】半導体装置の厚いフィールド酸化膜６４４
の上に多結晶シリコンからなるｎｐｎ三層構造のザップ
ダイオード６５０を形成し、このザップダイオード６５
０をツェナーザップに使用する。
ＩＣにおいて、半導体プロセス完了後に回路系の接続、
定数の調整等をおこなうため、構成が単純で、形成位置
が自由であり、回路系の電源ラインやＧＮＤライン以外
の中間電位も取りやすく、かつ形成の容易なザップ素子
を設ける。 【解決手段】半導体装置の厚いフィールド酸化膜６４４
の上に多結晶シリコンからなるｎｐｎ三層構造のザップ
ダイオード６５０を形成し、このザップダイオード６５
０をツェナーザップに使用する。
Description
【０００１】
【発明の属する技術分野】バイポーラ半導体素子を有す
るバイポーラ集積回路（以下バイポーラＩＣと記す）、
金属−酸化膜−半導体構造のゲートをもつＭＯＳ型半導
体素子を有するＭＯＳ集積回路（以下ＭＯＳＩＣと記
す）およびバイポーラ半導体素子とＭＯＳ型半導体素子
とを集積したＢｉ−ＣＭＯＳ集積回路（以下Ｂｉ−ＣＭ
ＯＳＩＣと記す）である半導体装置、特にそのプロセス
完了後に抵抗、コンデンサ等の回路要素の調整等のため
にオープン／ショートをおこなうザップ素子を備えた半
導体装置に関する。
るバイポーラ集積回路（以下バイポーラＩＣと記す）、
金属−酸化膜−半導体構造のゲートをもつＭＯＳ型半導
体素子を有するＭＯＳ集積回路（以下ＭＯＳＩＣと記
す）およびバイポーラ半導体素子とＭＯＳ型半導体素子
とを集積したＢｉ−ＣＭＯＳ集積回路（以下Ｂｉ−ＣＭ
ＯＳＩＣと記す）である半導体装置、特にそのプロセス
完了後に抵抗、コンデンサ等の回路要素の調整等のため
にオープン／ショートをおこなうザップ素子を備えた半
導体装置に関する。
【０００２】
【従来の技術】半導体装置のプロセス完了後に抵抗、コ
ンデンサ等の半導体装置内の回路要素の調整をおこない
たい場合があり、そのような場合に対応するため、例え
ば抵抗と並列にダイオードを設けておき、高エネルギの
印加により短絡するいわゆるツェナーザップの方法が取
られている［例えば、富士時報 ６７巻、２号、１０７
頁（１９９４年２月１０日発行）参照］。或いは、半導
体スイッチを用いて回路接続をオープン／ショートする
方法が取られることもある。
ンデンサ等の半導体装置内の回路要素の調整をおこない
たい場合があり、そのような場合に対応するため、例え
ば抵抗と並列にダイオードを設けておき、高エネルギの
印加により短絡するいわゆるツェナーザップの方法が取
られている［例えば、富士時報 ６７巻、２号、１０７
頁（１９９４年２月１０日発行）参照］。或いは、半導
体スイッチを用いて回路接続をオープン／ショートする
方法が取られることもある。
【０００３】特に、回路電源およびＧＮＤ電位以外の中
間電位部の回路要素の調整のためには、電圧レベルシフ
タ回路を加えて目的を達している。
間電位部の回路要素の調整のためには、電圧レベルシフ
タ回路を加えて目的を達している。
【０００４】
【発明が解決しようとする課題】例えば大電力用のＭＯ
ＳＩＣ（以下ＭＯＳパワーＩＣと記す）において、出力
段のＭＯＳ型半導体素子を制御する制御回路は、自己分
離または接合分離された拡散領域内に形成されている。
一方、ツェナーザップ用のダイオードも自己分離または
接合分離された拡散領域内に形成されていた。
ＳＩＣ（以下ＭＯＳパワーＩＣと記す）において、出力
段のＭＯＳ型半導体素子を制御する制御回路は、自己分
離または接合分離された拡散領域内に形成されている。
一方、ツェナーザップ用のダイオードも自己分離または
接合分離された拡散領域内に形成されていた。
【０００５】図８（ａ）は従来のＭＯＳパワーＩＣの一
部の部分断面図であり、自己分離の例である。半導体基
板のｎ- ドリフト層３２３の表面層に形成されたｐ- ウ
ェル３３３内にｐ+ アノード領域３３４およびｎ+ カソ
ード領域３３５が形成され、アノード電極３５１、カソ
ード電極３５２が設けられて、ザップダイオード３５０
が形成されている。このザップダイオード３５０に、高
エネルギーの降伏電圧以上の逆電圧を印加すると、ｐｎ
接合が破壊される。図８（ｂ）はザップ後の断面図であ
り、アノード電極３５１、カソード電極３５２間が短絡
されて抵抗になる。
部の部分断面図であり、自己分離の例である。半導体基
板のｎ- ドリフト層３２３の表面層に形成されたｐ- ウ
ェル３３３内にｐ+ アノード領域３３４およびｎ+ カソ
ード領域３３５が形成され、アノード電極３５１、カソ
ード電極３５２が設けられて、ザップダイオード３５０
が形成されている。このザップダイオード３５０に、高
エネルギーの降伏電圧以上の逆電圧を印加すると、ｐｎ
接合が破壊される。図８（ｂ）はザップ後の断面図であ
り、アノード電極３５１、カソード電極３５２間が短絡
されて抵抗になる。
【０００６】このツェナーザップ用のダイオードの形成
されるｐ- ウェル３３３は、制御回路を形成する拡散領
域と共通にされて、制御回路の電源ラインやＧＮＤライ
ンに設定されて用いられることが多い。そうすると、ツ
ェナーザップのためのザップダイオードも一方の電位が
電源ラインやＧＮＤラインになるため、形成できる位置
が限られていた。
されるｐ- ウェル３３３は、制御回路を形成する拡散領
域と共通にされて、制御回路の電源ラインやＧＮＤライ
ンに設定されて用いられることが多い。そうすると、ツ
ェナーザップのためのザップダイオードも一方の電位が
電源ラインやＧＮＤラインになるため、形成できる位置
が限られていた。
【０００７】更に、縦型ＩＧＢＴと同じ半導体基板にザ
ップダイオード３５０が形成された場合に、ｐ+ コレク
タ層３２１、ｎ+ バッファ層３２２、ｎ- ドリフト層３
２３、ｐ- ウェル領域３３３、ｎ+ カソード領域３３５
がｐｎｐｎの四層構造となる。すなわち、その四層から
なる寄生サイリスタを内蔵していることになる。この寄
生サイリスタは、出力段のＩＧＢＴの動作時、またはサ
ージ電圧が印加された場合に順バイアスされ、３７１の
ようにラッチアップ電流が流れて破壊に至ることがあっ
た。
ップダイオード３５０が形成された場合に、ｐ+ コレク
タ層３２１、ｎ+ バッファ層３２２、ｎ- ドリフト層３
２３、ｐ- ウェル領域３３３、ｎ+ カソード領域３３５
がｐｎｐｎの四層構造となる。すなわち、その四層から
なる寄生サイリスタを内蔵していることになる。この寄
生サイリスタは、出力段のＩＧＢＴの動作時、またはサ
ージ電圧が印加された場合に順バイアスされ、３７１の
ようにラッチアップ電流が流れて破壊に至ることがあっ
た。
【０００８】回路接続をオープン／ショートするための
半導体スイッチは、ザップ用のザップダイオードよりは
自由な位置に形成できるが、それにより、ＭＯＳパワー
ＩＣの構成やプロセスが複雑化する。更に中間電位部の
回路条件調整のための電圧レベルシフタ回路を加える
と、回路は一層複雑化することになる。このような状況
に鑑み本発明の目的は、形成位置が自由で、構成が単純
で、回路系の電源ラインやＧＮＤライン以外の中間電位
も取りやすく、サージ電圧に対しても寄生素子がラッチ
アップしたりせず、かつ形成の容易なザップダイオード
を備えた半導体装置を提供することにある。
半導体スイッチは、ザップ用のザップダイオードよりは
自由な位置に形成できるが、それにより、ＭＯＳパワー
ＩＣの構成やプロセスが複雑化する。更に中間電位部の
回路条件調整のための電圧レベルシフタ回路を加える
と、回路は一層複雑化することになる。このような状況
に鑑み本発明の目的は、形成位置が自由で、構成が単純
で、回路系の電源ラインやＧＮＤライン以外の中間電位
も取りやすく、サージ電圧に対しても寄生素子がラッチ
アップしたりせず、かつ形成の容易なザップダイオード
を備えた半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】上記の課題解決のため本
発明は、バイポーラ半導体素子を有するバイポーラＩ
Ｃ、ＭＯＳ型半導体素子を有するＭＯＳＩＣまたはバイ
ポーラ半導体素子とＭＯＳ型半導体素子とを集積したＢ
ｉ−ＣＭＯＳＩＣである半導体装置において、半導体装
置の回路要素と並列、または直列に接続され、半導体プ
ロセス完了後に高エネルギの印加により短絡できるザッ
プダイオードを、半導体装置と同一の半導体基板上に絶
縁膜を介して備えるものとする。二つ以上の回路要素を
組み合わせた回路と並列、または直列に接続してもよ
い。
発明は、バイポーラ半導体素子を有するバイポーラＩ
Ｃ、ＭＯＳ型半導体素子を有するＭＯＳＩＣまたはバイ
ポーラ半導体素子とＭＯＳ型半導体素子とを集積したＢ
ｉ−ＣＭＯＳＩＣである半導体装置において、半導体装
置の回路要素と並列、または直列に接続され、半導体プ
ロセス完了後に高エネルギの印加により短絡できるザッ
プダイオードを、半導体装置と同一の半導体基板上に絶
縁膜を介して備えるものとする。二つ以上の回路要素を
組み合わせた回路と並列、または直列に接続してもよ
い。
【００１０】そのようにすれば、半導体基板と絶縁され
ているので形成位置が自由で、構成も単純であり、回路
系の電源ラインやＧＮＤライン以外の中間電位も取りや
すく、サージ電圧に対しても寄生素子がラッチアップし
たりせず、かつ形成も容易である。特に、回路要素が、
半導体基板に形成された拡散抵抗、ダイオード、バイポ
ーラトランジスタ、ｎチャネルＭＯＳＦＥＴ、ｐチャネ
ルＭＯＳＦＥＴ、半導体基板上の酸化膜を利用したコン
デンサ、絶縁膜上に堆積された多結晶シリコン層からな
る抵抗、ダイオード、バイポーラトランジスタ、ｎチャ
ネルＭＯＳＦＥＴ、ｐチャネルＭＯＳＦＥＴのいずれ
か、もしくは回路がそのような回路要素のいずれかを含
むものとする。
ているので形成位置が自由で、構成も単純であり、回路
系の電源ラインやＧＮＤライン以外の中間電位も取りや
すく、サージ電圧に対しても寄生素子がラッチアップし
たりせず、かつ形成も容易である。特に、回路要素が、
半導体基板に形成された拡散抵抗、ダイオード、バイポ
ーラトランジスタ、ｎチャネルＭＯＳＦＥＴ、ｐチャネ
ルＭＯＳＦＥＴ、半導体基板上の酸化膜を利用したコン
デンサ、絶縁膜上に堆積された多結晶シリコン層からな
る抵抗、ダイオード、バイポーラトランジスタ、ｎチャ
ネルＭＯＳＦＥＴ、ｐチャネルＭＯＳＦＥＴのいずれ
か、もしくは回路がそのような回路要素のいずれかを含
むものとする。
【００１１】短絡されるザップダイオードと並列、また
は直列に接続される回路要素、または回路は、目的によ
り上記のいずれの回路要素、或いは回路要素を組み合わ
せた回路であっても良い。特に、回路要素が絶縁膜上に
堆積された多結晶シリコン層からなるトランジスタであ
り、そのベース、コレクタ間に保護抵抗と直列に前記ザ
ップダイオードを設けるものとする。
は直列に接続される回路要素、または回路は、目的によ
り上記のいずれの回路要素、或いは回路要素を組み合わ
せた回路であっても良い。特に、回路要素が絶縁膜上に
堆積された多結晶シリコン層からなるトランジスタであ
り、そのベース、コレクタ間に保護抵抗と直列に前記ザ
ップダイオードを設けるものとする。
【００１２】そのようにすれば、ザップダイオードの短
絡によりベース、コレクタ間が低抵抗となり、コレクタ
・エミッタ間にトランジスタの電流増幅率だけ大きい電
流を流すことができる。ザップダイオードが、絶縁膜上
に堆積された多結晶シリコン層からなるものとする。
多結晶シリコン層であれば、半導体装置に一般的に使用
される材料である。
絡によりベース、コレクタ間が低抵抗となり、コレクタ
・エミッタ間にトランジスタの電流増幅率だけ大きい電
流を流すことができる。ザップダイオードが、絶縁膜上
に堆積された多結晶シリコン層からなるものとする。
多結晶シリコン層であれば、半導体装置に一般的に使用
される材料である。
【００１３】半導体装置が、ＭＯＳＩＣまたはＢｉ−Ｃ
ＭＯＳＩＣであるものとする。そのようにすれば、絶縁
膜上に堆積された多結晶シリコン層など回路要素や回路
を形成するプロセスと共通のプロセスを利用することが
できる。ザップダイオードが、ｎｐｎまたはｐｎｐの三
層構造であるものとする。そのようにすれば、ザップダ
イオードの降伏電圧以下の電圧に関しては接続されてい
ないことと同じであり、まわりに影響を与えない。ま
た、何れの方向の電圧によっても短絡することができ
る。
ＭＯＳＩＣであるものとする。そのようにすれば、絶縁
膜上に堆積された多結晶シリコン層など回路要素や回路
を形成するプロセスと共通のプロセスを利用することが
できる。ザップダイオードが、ｎｐｎまたはｐｎｐの三
層構造であるものとする。そのようにすれば、ザップダ
イオードの降伏電圧以下の電圧に関しては接続されてい
ないことと同じであり、まわりに影響を与えない。ま
た、何れの方向の電圧によっても短絡することができ
る。
【００１４】ザップダイオードが、ｐｎｐｎの四層以上
の構造であってもよい。そのようにすれば、より降伏電
圧の高いザップダイオードとすることができる。
の構造であってもよい。そのようにすれば、より降伏電
圧の高いザップダイオードとすることができる。
【００１５】
【発明の実施の形態】以下図面を参照しながら本発明の
実施の形態を説明する。なお、ｎ、ｐを冠記した層、領
域等はそれぞれ電子、正孔が多数キャリアである部分を
意味し、それに付した+ 、- の符号は、相対的な高濃
度、低濃度を意味している。 ［実施例１］図２は、本発明にかかるＭＯＳパワーＩＣ
の一例の構成を示す回路図である。基本的な構成は、次
の通りである。出力段ＩＧＢＴ６０３のコレクタ
（ｃm ）はＣ端子に、エミッタ（ｅm ）はＥ端子に接続
されている。Ｃ端子と出力段ＩＧＢＴ６０３の主ゲート
（ｇm ）との間には、Ｃ端子の過電圧の影響を防止する
ための逆直列に接続した多数のツェナーダイオードＺＤ
Cgの分枝が設けられている。Ｅ端子と出力段ＩＧＢＴ６
０３の主ゲート（ｇm ）との間には、Ｅ端子の過電圧の
影響を防止するための逆直列に接続したツェナーダイオ
ードＺＤEgの分枝が設けられている。Ｅ端子とＧ端子と
の間には、エミッタ抵抗ＲE1、ＲE2、ＲE3が接続されて
いる。出力段ＩＧＢＴ６０３の主ゲート（ｇm ）とＧ端
子間にはゲート抵抗ＲG が接続されている。出力段ＩＧ
ＢＴ６０３のコレクタ（ｃm ）と主ゲート電極（ｇm ）
との間には、抵抗（ＲC1）が接続されている。
実施の形態を説明する。なお、ｎ、ｐを冠記した層、領
域等はそれぞれ電子、正孔が多数キャリアである部分を
意味し、それに付した+ 、- の符号は、相対的な高濃
度、低濃度を意味している。 ［実施例１］図２は、本発明にかかるＭＯＳパワーＩＣ
の一例の構成を示す回路図である。基本的な構成は、次
の通りである。出力段ＩＧＢＴ６０３のコレクタ
（ｃm ）はＣ端子に、エミッタ（ｅm ）はＥ端子に接続
されている。Ｃ端子と出力段ＩＧＢＴ６０３の主ゲート
（ｇm ）との間には、Ｃ端子の過電圧の影響を防止する
ための逆直列に接続した多数のツェナーダイオードＺＤ
Cgの分枝が設けられている。Ｅ端子と出力段ＩＧＢＴ６
０３の主ゲート（ｇm ）との間には、Ｅ端子の過電圧の
影響を防止するための逆直列に接続したツェナーダイオ
ードＺＤEgの分枝が設けられている。Ｅ端子とＧ端子と
の間には、エミッタ抵抗ＲE1、ＲE2、ＲE3が接続されて
いる。出力段ＩＧＢＴ６０３の主ゲート（ｇm ）とＧ端
子間にはゲート抵抗ＲG が接続されている。出力段ＩＧ
ＢＴ６０３のコレクタ（ｃm ）と主ゲート電極（ｇm ）
との間には、抵抗（ＲC1）が接続されている。
【００１６】Ｃ端子の電位が高くなると、抵抗ＲC1とゲ
ート抵抗ＲG との分圧によって、出力段ＩＧＢＴ６０３
の主ゲート（ｇm ）の電位も高くなる。すなわち、Ｃ端
子の電位が、抵抗ＲC1とゲート抵抗ＲG との分圧によっ
て 主ゲート（ｇm ）の電位上昇としてフィードバック
される。更にこのＭＯＳパワーＩＣでは、ツェナーダイ
オードＺＤCgの一部と並列に、抵抗ＲZ1〜ＲZ3を介して
ツェナーダイオードを逆直列に接続したツェナーザップ
のためのザップダイオードＺａｐ1 、Ｚａｐ2 が設けら
れ、その両端から端子が取り出されている。Ｅ端子Ｇ端
子間の抵抗ＲE2と並列にもツェナーダイオードを逆直列
に接続したザップダイオードＺａｐ7 が設けられてい
る。ゲート抵抗ＲGと並列に、ツェナーダイオードを逆
直列に接続したザップダイオードＺａｐ5 と抵抗ＲG3と
を直列にした分枝、ザップダイオードＺａｐ6 と抵抗Ｒ
G4とを直列にした分枝が設けられている。それらのザッ
プダイオードＺａｐ5 、Ｚａｐ6 の両端からもそれぞれ
端子が取り出されている。抵抗ＲC1と並列にも、ツェナ
ーダイオードを逆直列に接続したザップダイオードＺａ
ｐ3 と抵抗ＲC2とを直列にした分枝、およびザップダイ
オードＺａｐ4 だけの分枝が設けられている。これらの
ザップダイオードＺａｐ3 、Ｚａｐ4 の両端からも端子
が取り出されている。
ート抵抗ＲG との分圧によって、出力段ＩＧＢＴ６０３
の主ゲート（ｇm ）の電位も高くなる。すなわち、Ｃ端
子の電位が、抵抗ＲC1とゲート抵抗ＲG との分圧によっ
て 主ゲート（ｇm ）の電位上昇としてフィードバック
される。更にこのＭＯＳパワーＩＣでは、ツェナーダイ
オードＺＤCgの一部と並列に、抵抗ＲZ1〜ＲZ3を介して
ツェナーダイオードを逆直列に接続したツェナーザップ
のためのザップダイオードＺａｐ1 、Ｚａｐ2 が設けら
れ、その両端から端子が取り出されている。Ｅ端子Ｇ端
子間の抵抗ＲE2と並列にもツェナーダイオードを逆直列
に接続したザップダイオードＺａｐ7 が設けられてい
る。ゲート抵抗ＲGと並列に、ツェナーダイオードを逆
直列に接続したザップダイオードＺａｐ5 と抵抗ＲG3と
を直列にした分枝、ザップダイオードＺａｐ6 と抵抗Ｒ
G4とを直列にした分枝が設けられている。それらのザッ
プダイオードＺａｐ5 、Ｚａｐ6 の両端からもそれぞれ
端子が取り出されている。抵抗ＲC1と並列にも、ツェナ
ーダイオードを逆直列に接続したザップダイオードＺａ
ｐ3 と抵抗ＲC2とを直列にした分枝、およびザップダイ
オードＺａｐ4 だけの分枝が設けられている。これらの
ザップダイオードＺａｐ3 、Ｚａｐ4 の両端からも端子
が取り出されている。
【００１７】これらのザップダイオードＺａｐ1 〜Ｚａ
ｐ7 は、両側の端子間に約２ｍＪのエネルギを印加する
ことにより短絡され、短絡抵抗は数オームとなる。従っ
て、ＭＯＳパワーＩＣのプロセス完了後に必要部分を短
絡して回路の定数を調節することができる。すなわち、
ザップダイオードＺａｐ1 、Ｚａｐ2 によって、Ｃ端子
Ｇ端子間の保護用ツェナーダイオードＺＤCgの電圧調整
をおこなう。ザップダイオードＺａｐ3 、Ｚａｐ4 によ
って、抵抗Ｒc1と並列接続される抵抗の値を調節してゲ
ート抵抗ＲG に流れる電流を調節する。ザップダイオー
ドＺａｐ5 、Ｚａｐ6 によってＲc1とその並列抵抗とに
よって調節された電流を受ける側のゲート抵抗ＲG と並
列接続される抵抗の値の調整をおこない、Ｒc1とＲG と
の分圧比を微調整してゲート抵抗ＲG の両端に発生する
フィードバック電圧を最適化できる。更にザップダイオ
ードＺａｐ7 によって、入力インピーダンスの調整をお
こなうことができる。
ｐ7 は、両側の端子間に約２ｍＪのエネルギを印加する
ことにより短絡され、短絡抵抗は数オームとなる。従っ
て、ＭＯＳパワーＩＣのプロセス完了後に必要部分を短
絡して回路の定数を調節することができる。すなわち、
ザップダイオードＺａｐ1 、Ｚａｐ2 によって、Ｃ端子
Ｇ端子間の保護用ツェナーダイオードＺＤCgの電圧調整
をおこなう。ザップダイオードＺａｐ3 、Ｚａｐ4 によ
って、抵抗Ｒc1と並列接続される抵抗の値を調節してゲ
ート抵抗ＲG に流れる電流を調節する。ザップダイオー
ドＺａｐ5 、Ｚａｐ6 によってＲc1とその並列抵抗とに
よって調節された電流を受ける側のゲート抵抗ＲG と並
列接続される抵抗の値の調整をおこない、Ｒc1とＲG と
の分圧比を微調整してゲート抵抗ＲG の両端に発生する
フィードバック電圧を最適化できる。更にザップダイオ
ードＺａｐ7 によって、入力インピーダンスの調整をお
こなうことができる。
【００１８】図２において、ツェナーダイオードＺＤCg
とザップダイオードＺａｐ1 、Ｚａｐ2 を並列に接続し
た部分の抵抗ＲZ1〜ＲZ3 は、エネルギ印加の際に、ツ
ェナーダイオードＺＤCg側に電流がまわりこむのを防止
するためである。図３（ａ）、（ｂ）は、ザップダイオ
ードと回路要素との接続方法の基本形を示す回路図であ
る。図３（ａ）のように、例えば抵抗等の回路要素と並
列に接続された分枝においては、ザップ素子の降伏電圧
以下の電源電圧に対しては、ザップ素子の分枝は働かな
い。しかし、抵抗と並列に接続されたザップ素子を短絡
すれば、その抵抗は短絡されたことになる。図３（ｂ）
のように、回路要素と直列に接続された分枝において
は、ザップ素子の降伏電圧以下の電源電圧に対しては、
抵抗は接続されていないのと同じことである。しかし、
ザップ素子を短絡すれば、その抵抗が接続されたことに
なる。
とザップダイオードＺａｐ1 、Ｚａｐ2 を並列に接続し
た部分の抵抗ＲZ1〜ＲZ3 は、エネルギ印加の際に、ツ
ェナーダイオードＺＤCg側に電流がまわりこむのを防止
するためである。図３（ａ）、（ｂ）は、ザップダイオ
ードと回路要素との接続方法の基本形を示す回路図であ
る。図３（ａ）のように、例えば抵抗等の回路要素と並
列に接続された分枝においては、ザップ素子の降伏電圧
以下の電源電圧に対しては、ザップ素子の分枝は働かな
い。しかし、抵抗と並列に接続されたザップ素子を短絡
すれば、その抵抗は短絡されたことになる。図３（ｂ）
のように、回路要素と直列に接続された分枝において
は、ザップ素子の降伏電圧以下の電源電圧に対しては、
抵抗は接続されていないのと同じことである。しかし、
ザップ素子を短絡すれば、その抵抗が接続されたことに
なる。
【００１９】図１は、図２の回路を同一チップ内に集積
したＭＯＳパワーＩＣの出力段ＩＧＢＴ６０３とｎチャ
ネル（以下ｎ−と記す）ＭＯＳ制御回路部６２０および
ザップダイオード６５０の部分断面図である。図の右側
部分は、主電流の導通、遮断のスイッチング作用を行う
出力段ＩＧＢＴ６０３である。通常の縦型ＩＧＢＴと同
様に、ｐ+ コレクタ層６２１の上にｎ + バッファ層６２
２を介して積層されたｎ- ドリフト層６２３の表面層に
選択的にｐベース領域６２４および一部に拡散深さの深
いｐ+ 主ウェル領域６２６が形成されている。そのｐベ
ース領域６２４の表面層に選択的にｎ+ 主エミッタ領域
６２５が形成され、ｎ- ドリフト層６２３とｎ+ 主エミ
ッタ領域６２５に挟まれたｐベース領域６２４の表面上
に、主ゲート酸化膜６２７を介して、多結晶シリコンか
らなる主ゲート電極層６２８が設けられている。ｎ+ 主
エミッタ領域６２５とｐベース領域６２４の表面に共通
に接触してＥ端子に接続される主エミッタ電極６３１
が、ｐ+ コレクタ層６２１の裏面にＣ端子に接続される
コレクタ電極６３２がそれぞれ設けられている。図示さ
れない断面において、主ゲート電極層６２８に接触する
金属の主ゲート電極が設けられる。
したＭＯＳパワーＩＣの出力段ＩＧＢＴ６０３とｎチャ
ネル（以下ｎ−と記す）ＭＯＳ制御回路部６２０および
ザップダイオード６５０の部分断面図である。図の右側
部分は、主電流の導通、遮断のスイッチング作用を行う
出力段ＩＧＢＴ６０３である。通常の縦型ＩＧＢＴと同
様に、ｐ+ コレクタ層６２１の上にｎ + バッファ層６２
２を介して積層されたｎ- ドリフト層６２３の表面層に
選択的にｐベース領域６２４および一部に拡散深さの深
いｐ+ 主ウェル領域６２６が形成されている。そのｐベ
ース領域６２４の表面層に選択的にｎ+ 主エミッタ領域
６２５が形成され、ｎ- ドリフト層６２３とｎ+ 主エミ
ッタ領域６２５に挟まれたｐベース領域６２４の表面上
に、主ゲート酸化膜６２７を介して、多結晶シリコンか
らなる主ゲート電極層６２８が設けられている。ｎ+ 主
エミッタ領域６２５とｐベース領域６２４の表面に共通
に接触してＥ端子に接続される主エミッタ電極６３１
が、ｐ+ コレクタ層６２１の裏面にＣ端子に接続される
コレクタ電極６３２がそれぞれ設けられている。図示さ
れない断面において、主ゲート電極層６２８に接触する
金属の主ゲート電極が設けられる。
【００２０】出力段ＩＧＢＴ６０３の動作は、一般のＩ
ＧＢＴと同じである。すなわち主ゲート電極への正の電
圧印加により、主ゲート電極層６２８直下のｐベース領
域６２４の表面層に反転層を生じ、その反転層を通じて
ｎ+ 主エミッタ領域６２５から供給される電子がｎ- ド
リフト層６２３、ｎ+ バッファ層６２２を経てｐ+ コレ
クタ層６２１に注入され、キャリアの増倍が起きて出力
段ＩＧＢＴ６０３がオンすることになる。主ゲート電極
への電圧を取り去ると、電子の注入が止まり出力段ＩＧ
ＢＴ６０３はオフする。
ＧＢＴと同じである。すなわち主ゲート電極への正の電
圧印加により、主ゲート電極層６２８直下のｐベース領
域６２４の表面層に反転層を生じ、その反転層を通じて
ｎ+ 主エミッタ領域６２５から供給される電子がｎ- ド
リフト層６２３、ｎ+ バッファ層６２２を経てｐ+ コレ
クタ層６２１に注入され、キャリアの増倍が起きて出力
段ＩＧＢＴ６０３がオンすることになる。主ゲート電極
への電圧を取り去ると、電子の注入が止まり出力段ＩＧ
ＢＴ６０３はオフする。
【００２１】このようなＭＯＳパワーＩＣのｎ+ バッフ
ァ層６２２とｎ- ドリフト層６２３は、例えば、ｐ+ コ
レクタ層６２１となるサブストレート上にエピタキシャ
ル成長により形成される。図のように主ゲート電極層６
２８の上に、主絶縁膜６２９を介して主エミッタ電極６
３１を延長してもよい。図１の左側部分は、出力段ＩＧ
ＢＴ６０３の制御をおこなうためのｎ−ＭＯＳ制御回路
部６２０である。ｐ- ウェル領域６３３が形成され、そ
のｐ- ウェル領域６３３内にデプレッション型ｎ−ＭＯ
ＳＦＥＴ６３０とエンハンスメント型ｎ−ＭＯＳＦＥＴ
６４０とが見られる。
ァ層６２２とｎ- ドリフト層６２３は、例えば、ｐ+ コ
レクタ層６２１となるサブストレート上にエピタキシャ
ル成長により形成される。図のように主ゲート電極層６
２８の上に、主絶縁膜６２９を介して主エミッタ電極６
３１を延長してもよい。図１の左側部分は、出力段ＩＧ
ＢＴ６０３の制御をおこなうためのｎ−ＭＯＳ制御回路
部６２０である。ｐ- ウェル領域６３３が形成され、そ
のｐ- ウェル領域６３３内にデプレッション型ｎ−ＭＯ
ＳＦＥＴ６３０とエンハンスメント型ｎ−ＭＯＳＦＥＴ
６４０とが見られる。
【００２２】ｎ−ＭＯＳ制御回路部６２０と出力段ＩＧ
ＢＴ６０３との間のｎ- ドリフト層６２３の表面層に
は、ｐ- ウェル領域６４３が形成されており、その表面
上に主エミッタ電極４３１が接触している。このｐ- ウ
ェル領域６４３上は厚いフィールド酸化膜６４４で覆わ
れており、その厚いフィールド酸化膜６４４の上に多結
晶シリコンからなるザップダイオード６５０が形成され
ている。このザップダイオード６５０をツェナーザップ
に使用する。
ＢＴ６０３との間のｎ- ドリフト層６２３の表面層に
は、ｐ- ウェル領域６４３が形成されており、その表面
上に主エミッタ電極４３１が接触している。このｐ- ウ
ェル領域６４３上は厚いフィールド酸化膜６４４で覆わ
れており、その厚いフィールド酸化膜６４４の上に多結
晶シリコンからなるザップダイオード６５０が形成され
ている。このザップダイオード６５０をツェナーザップ
に使用する。
【００２３】図４は、ザップダイオード６５０の一例の
平面図である。フィールド酸化膜６４４の上に減圧ＣＶ
Ｄ法によって多結晶シリコン膜を堆積し、フォトリソグ
ラフィにより図のような形に成形した後、一部を燐のド
ーピングにより導電型を変換してｎｐｎ構造とした。幅
の細い部分の幅は約１６μｍ、太い部分の幅は約２０μ
ｍであり、全体の長さは約３０μｍである。幅の太い部
分に金属配線を配し端子とした。種々の寸法のザップダ
イオードを作り、特性を検討した結果、この程度の寸法
がよいことがわかった。このように三層のダイオードと
すれば、何れの方向の電圧も阻止するので、ダイオード
の降伏電圧以下の電圧に関しては接続されていないこと
と同じであり、周囲の回路に影響しない。また、大きい
エネルギーの電圧であれば何れの方向の電圧によっても
短絡することができる利点もある。
平面図である。フィールド酸化膜６４４の上に減圧ＣＶ
Ｄ法によって多結晶シリコン膜を堆積し、フォトリソグ
ラフィにより図のような形に成形した後、一部を燐のド
ーピングにより導電型を変換してｎｐｎ構造とした。幅
の細い部分の幅は約１６μｍ、太い部分の幅は約２０μ
ｍであり、全体の長さは約３０μｍである。幅の太い部
分に金属配線を配し端子とした。種々の寸法のザップダ
イオードを作り、特性を検討した結果、この程度の寸法
がよいことがわかった。このように三層のダイオードと
すれば、何れの方向の電圧も阻止するので、ダイオード
の降伏電圧以下の電圧に関しては接続されていないこと
と同じであり、周囲の回路に影響しない。また、大きい
エネルギーの電圧であれば何れの方向の電圧によっても
短絡することができる利点もある。
【００２４】使用したウェハは、比抵抗０．０１Ω・ｃ
ｍ、厚さ５００μm のｐ+ コレクタ層６２１上にｎ+ バ
ッファ層６２２として、比抵抗０．４Ω・ｃｍ、厚さ３
０μm のｎ型層をエピタキシャル成長し、その上に、ｎ
- ドリフト層６２３として、比抵抗２５Ω・ｃｍ、厚さ
４０μｍのｎ型層を積層したウェハを用いた。その後の
プロセスは、従来のＩＧＢＴに多少のプロセスを加える
だけで製造できる。ｐベース領域６２４、ｐ+ 主ウェル
領域６２６、ｎ−ＭＯＳ制御回路部６２０のｐ - ウェル
領域６３３等は、ホウ素イオンのイオン注入および熱拡
散により形成し、ｎ+ 主エミッタ領域６２５およびｎ−
ＭＯＳ制御回路部６２０のｎ−ＭＯＳＦＥＴのソース、
ドレイン領域は、砒素イオンまたは燐イオンのイオン注
入および熱拡散により形成した。ｐベース領域６２４、
ｎ+ 主エミッタ領域６２５の端は、主ゲート電極層６２
８をマスクの一部として、位置ぎめされて形成され、そ
れぞれの横方向拡散により、間隔が決められている。主
エミッタ電極６３１およびｎ−ＭＯＳ制御回路部６２０
の電極はＡｌ合金のスパッタリングとその後のフォトリ
ソグラフィにより形成し、コレクタ電極６３２は、金属
基板に半田づけするためＴｉ／Ｎｉ／Ａｕの三層をスパ
ッタリングで堆積して形成している。
ｍ、厚さ５００μm のｐ+ コレクタ層６２１上にｎ+ バ
ッファ層６２２として、比抵抗０．４Ω・ｃｍ、厚さ３
０μm のｎ型層をエピタキシャル成長し、その上に、ｎ
- ドリフト層６２３として、比抵抗２５Ω・ｃｍ、厚さ
４０μｍのｎ型層を積層したウェハを用いた。その後の
プロセスは、従来のＩＧＢＴに多少のプロセスを加える
だけで製造できる。ｐベース領域６２４、ｐ+ 主ウェル
領域６２６、ｎ−ＭＯＳ制御回路部６２０のｐ - ウェル
領域６３３等は、ホウ素イオンのイオン注入および熱拡
散により形成し、ｎ+ 主エミッタ領域６２５およびｎ−
ＭＯＳ制御回路部６２０のｎ−ＭＯＳＦＥＴのソース、
ドレイン領域は、砒素イオンまたは燐イオンのイオン注
入および熱拡散により形成した。ｐベース領域６２４、
ｎ+ 主エミッタ領域６２５の端は、主ゲート電極層６２
８をマスクの一部として、位置ぎめされて形成され、そ
れぞれの横方向拡散により、間隔が決められている。主
エミッタ電極６３１およびｎ−ＭＯＳ制御回路部６２０
の電極はＡｌ合金のスパッタリングとその後のフォトリ
ソグラフィにより形成し、コレクタ電極６３２は、金属
基板に半田づけするためＴｉ／Ｎｉ／Ａｕの三層をスパ
ッタリングで堆積して形成している。
【００２５】各部の寸法例としては、ｐ+ 主ウェル領域
６２６の拡散深さは６μｍ、ｐベース領域６２４とｐ-
ウェル領域６３３の拡散深さは約２μｍ、ｎ+ 主エミッ
タ領域６２５およびｎ−ＭＯＳ制御回路部６２０のｎ−
ＭＯＳＦＥＴのソース、ドレイン領域の拡散深さは０．
４μｍである。主ゲート酸化膜６２７の厚さは２５ｎ
ｍ、多結晶シリコンの主ゲート電極層６２８の厚さは１
μｍ、主エミッタ電極６３１の厚さは約３μｍである。
６２６の拡散深さは６μｍ、ｐベース領域６２４とｐ-
ウェル領域６３３の拡散深さは約２μｍ、ｎ+ 主エミッ
タ領域６２５およびｎ−ＭＯＳ制御回路部６２０のｎ−
ＭＯＳＦＥＴのソース、ドレイン領域の拡散深さは０．
４μｍである。主ゲート酸化膜６２７の厚さは２５ｎ
ｍ、多結晶シリコンの主ゲート電極層６２８の厚さは１
μｍ、主エミッタ電極６３１の厚さは約３μｍである。
【００２６】本実施例のＭＯＳパワーＩＣでは、ツェナ
ーザップ用のザップダイオード６５０をフィールド酸化
膜６４４上に堆積された多結晶シリコン層からなるもの
としたことにより、構成が単純で形成が容易であり、形
成位置が自由で、回路系の電源ラインやＧＮＤライン以
外の中間電位も取りやすく、回路定数の調節が容易にで
きる。従来の半導体基板に形成した拡散ダイオードのよ
うにサージ電圧に対しても寄生サイリスタがラッチアッ
プする問題からも免れている。
ーザップ用のザップダイオード６５０をフィールド酸化
膜６４４上に堆積された多結晶シリコン層からなるもの
としたことにより、構成が単純で形成が容易であり、形
成位置が自由で、回路系の電源ラインやＧＮＤライン以
外の中間電位も取りやすく、回路定数の調節が容易にで
きる。従来の半導体基板に形成した拡散ダイオードのよ
うにサージ電圧に対しても寄生サイリスタがラッチアッ
プする問題からも免れている。
【００２７】図５（ａ）〜（ｄ）はザップダイオードの
変形例およびそのシンボルである。いずれも二端子とい
う意味でダイオードと呼ぶことにする。図５（ａ）は標
準的なｐｎダイオードである。同図（ｂ）は図２に使用
したｎｐｎ構造のもの、（ｃ）は逆にｐｎｐ構造のもの
である。このように三層のダイオードとすれば、ダイオ
ードの降伏電圧以下の電圧に関しては接続されていない
ものと同じであり、周囲の回路に影響を与えない。ま
た、何れの方向の電圧によっても短絡することができる
という利点もある。同図（ｄ）はｐｎｐｎ構造としたも
のである。四層以上の構造にすれば、より降伏電圧の高
いダイオードとすることができる。更に、ｐｎ接合を多
段にしてもよい。
変形例およびそのシンボルである。いずれも二端子とい
う意味でダイオードと呼ぶことにする。図５（ａ）は標
準的なｐｎダイオードである。同図（ｂ）は図２に使用
したｎｐｎ構造のもの、（ｃ）は逆にｐｎｐ構造のもの
である。このように三層のダイオードとすれば、ダイオ
ードの降伏電圧以下の電圧に関しては接続されていない
ものと同じであり、周囲の回路に影響を与えない。ま
た、何れの方向の電圧によっても短絡することができる
という利点もある。同図（ｄ）はｐｎｐｎ構造としたも
のである。四層以上の構造にすれば、より降伏電圧の高
いダイオードとすることができる。更に、ｐｎ接合を多
段にしてもよい。
【００２８】［実施例２］図６は、本発明にかかる別の
ＭＯＳパワーＩＣの構成を示す回路図である。この例で
は出力段半導体素子がＭＯＳＦＥＴである。出力段ＭＯ
ＳＦＥＴ７０３のドレイン（ｄm ）はＤ端子に、ソース
（ｓm ）はＳ端子に接続されている。出力段ＭＯＳＦＥ
Ｔ７０３のドレイン（ｄm ）ソース（ｓm ）間にボディ
ダイオードＤB がある。Ｄ端子と出力段ＭＯＳＦＥＴ７
０３の主ゲート（ｇm ）との間には、Ｄ端子の過電圧の
影響を防止するための逆直列に接続した多数のツェナー
ダイオードＺＤDgの分枝が設けられている。Ｓ端子と出
力段ＭＯＳＦＥＴ７０３の主ゲート（ｇm ）との間に
は、ｎチャネルＭＯＳＦＥＴｍｏｓ1 の分枝、ｎチャネ
ルＭＯＳＦＥＴｍｏｓ2 の分枝が設けられている。Ｓ端
子とＧ端子との間には、ダイオードＤS が接続されてい
る。出力段ＭＯＳＦＥＴ７０３の主ゲート（ｇm ）とＧ
端子間にザップダイオードＺａｐ8 を介してゲート抵抗
（ＲG1、ＲG2）が接続されている。ゲート抵抗（ＲG1、
ＲG2）の中間点とＳ端子間には、ザップダイオードＺａ
ｐ9 を介してｎチャネルＭＯＳＦＥＴからなる論理回路
７１３が接続され、その論理回路７１３からｎチャネル
ＭＯＳＦＥＴｍｏｓ1 、ｍｏｓ2 のゲートに接続されて
いる。ザップダイオードＺａｐ8 、Ｚａｐ9 の両端から
端子が取り出されている。
ＭＯＳパワーＩＣの構成を示す回路図である。この例で
は出力段半導体素子がＭＯＳＦＥＴである。出力段ＭＯ
ＳＦＥＴ７０３のドレイン（ｄm ）はＤ端子に、ソース
（ｓm ）はＳ端子に接続されている。出力段ＭＯＳＦＥ
Ｔ７０３のドレイン（ｄm ）ソース（ｓm ）間にボディ
ダイオードＤB がある。Ｄ端子と出力段ＭＯＳＦＥＴ７
０３の主ゲート（ｇm ）との間には、Ｄ端子の過電圧の
影響を防止するための逆直列に接続した多数のツェナー
ダイオードＺＤDgの分枝が設けられている。Ｓ端子と出
力段ＭＯＳＦＥＴ７０３の主ゲート（ｇm ）との間に
は、ｎチャネルＭＯＳＦＥＴｍｏｓ1 の分枝、ｎチャネ
ルＭＯＳＦＥＴｍｏｓ2 の分枝が設けられている。Ｓ端
子とＧ端子との間には、ダイオードＤS が接続されてい
る。出力段ＭＯＳＦＥＴ７０３の主ゲート（ｇm ）とＧ
端子間にザップダイオードＺａｐ8 を介してゲート抵抗
（ＲG1、ＲG2）が接続されている。ゲート抵抗（ＲG1、
ＲG2）の中間点とＳ端子間には、ザップダイオードＺａ
ｐ9 を介してｎチャネルＭＯＳＦＥＴからなる論理回路
７１３が接続され、その論理回路７１３からｎチャネル
ＭＯＳＦＥＴｍｏｓ1 、ｍｏｓ2 のゲートに接続されて
いる。ザップダイオードＺａｐ8 、Ｚａｐ9 の両端から
端子が取り出されている。
【００２９】ｎ−ＭＯＳＦＥＴｍｏｓ1 、ｍｏｓ2 は過
電流、過熱等の負荷の各種異常発生時の保護のために設
けられており、例えば、過電流によりｎ−ＭＯＳＦＥＴ
ｍｏｓ1 がオンすると、出力段ＭＯＳＦＥＴ７０３の主
ゲート（ｇm ）がほぼＧＮＤ電位に下げられて、出力段
ＭＯＳＦＥＴ７０３がオフする。２０Ｖ程度の降伏電圧
をもつザップダイオードＺａｐ8 を、ザップさせない状
態で、出力段ＭＯＳＦＥＴ７０３の主ゲート（ｇm ）と
Ｄ端子間および、Ｓ端子間に、それぞれ実使用電圧より
大きい電圧を印加し、出力段ＭＯＳＦＥＴ７０３のスク
リーニングをおこなう。その後、ザップダイオードＺａ
ｐ8 にエネルギを加え、短絡する。
電流、過熱等の負荷の各種異常発生時の保護のために設
けられており、例えば、過電流によりｎ−ＭＯＳＦＥＴ
ｍｏｓ1 がオンすると、出力段ＭＯＳＦＥＴ７０３の主
ゲート（ｇm ）がほぼＧＮＤ電位に下げられて、出力段
ＭＯＳＦＥＴ７０３がオフする。２０Ｖ程度の降伏電圧
をもつザップダイオードＺａｐ8 を、ザップさせない状
態で、出力段ＭＯＳＦＥＴ７０３の主ゲート（ｇm ）と
Ｄ端子間および、Ｓ端子間に、それぞれ実使用電圧より
大きい電圧を印加し、出力段ＭＯＳＦＥＴ７０３のスク
リーニングをおこなう。その後、ザップダイオードＺａ
ｐ8 にエネルギを加え、短絡する。
【００３０】また、ザップダイオードＺａｐ9 をザップ
させない状態で、論理回路の電源端子ＶDDとＧＮＤ間に
やはり実使用電圧より大きい電圧を印加して、論理回路
のスクリーニングをおこない、その後、ザップダイオー
ドＺａｐ9 にエネルギを加えて短絡する。このようにす
ると、それぞれの比較的高いスクリーニング電圧が、比
較的低い耐圧を有する部分に影響を与えることがないの
で、ＭＯＳパワーＩＣの各部の電圧スクリーニングを比
較的高い電圧でおこなうことができて、信頼性を高める
ことができる。
させない状態で、論理回路の電源端子ＶDDとＧＮＤ間に
やはり実使用電圧より大きい電圧を印加して、論理回路
のスクリーニングをおこない、その後、ザップダイオー
ドＺａｐ9 にエネルギを加えて短絡する。このようにす
ると、それぞれの比較的高いスクリーニング電圧が、比
較的低い耐圧を有する部分に影響を与えることがないの
で、ＭＯＳパワーＩＣの各部の電圧スクリーニングを比
較的高い電圧でおこなうことができて、信頼性を高める
ことができる。
【００３１】このＭＯＳパワーＩＣでも、ツェナーザッ
プ用のザップダイオードを半導体基板上のフィールド酸
化膜上に堆積された多結晶シリコン層からなるものとす
ることにより、形成が容易であり、形成位置が自由で、
回路系の電源ラインやＧＮＤライン以外の中間電位も取
りやすく、回路接続の調整ができる点は実施例１と同じ
である。
プ用のザップダイオードを半導体基板上のフィールド酸
化膜上に堆積された多結晶シリコン層からなるものとす
ることにより、形成が容易であり、形成位置が自由で、
回路系の電源ラインやＧＮＤライン以外の中間電位も取
りやすく、回路接続の調整ができる点は実施例１と同じ
である。
【００３２】［実施例３］図７（ａ）は、上記二例のザ
ップダイオードより低い短絡抵抗が得られるザップ素子
であるザップトランジスタの平面図である。このザップ
トランジスタは、多結晶シリコンからなるｎｐｎトラン
ジスタ８１０のｐベース領域８１２を延長し、その一部
にｎカソード領域８１４を形成したものである。８１３
はｎエミッタ領域である。
ップダイオードより低い短絡抵抗が得られるザップ素子
であるザップトランジスタの平面図である。このザップ
トランジスタは、多結晶シリコンからなるｎｐｎトラン
ジスタ８１０のｐベース領域８１２を延長し、その一部
にｎカソード領域８１４を形成したものである。８１３
はｎエミッタ領域である。
【００３３】ｎｐｎトランジスタのコレクタ領域８１１
とザップダイオード８１５のカソード領域８１４との間
には、保護抵抗Ｒp が接続される。図７（ｂ）は等価回
路であり、ｎｐｎトランジスタ８１０のｎコレクタ領域
８１１・ベース領域８１２間にザップダイオード８１５
と保護抵抗Ｒp とが接続されている。ザップダイオード
８１５の両端から取り出した端子に、図のような極性の
エネルギを印加する。図８（ｃ）は、ザップダイオード
８１５を短絡した状態の等価回路である。ザップダイオ
ード８１５の短絡により、ｎｐｎトランジスタ８１０の
コレクタ・ベース間が低抵抗の短絡抵抗Ｒs となる。そ
のため、ｎｐｎトランジスタ８１０のコレクタ・エミッ
タ間には、ｎｐｎトランジスタ８１０の電流増幅率の分
だけ、短絡したザップダイオード８１５より、大きな電
流を流すことができる。すなわち、電流シンク能力の大
きい短絡状態を実現できるものである。
とザップダイオード８１５のカソード領域８１４との間
には、保護抵抗Ｒp が接続される。図７（ｂ）は等価回
路であり、ｎｐｎトランジスタ８１０のｎコレクタ領域
８１１・ベース領域８１２間にザップダイオード８１５
と保護抵抗Ｒp とが接続されている。ザップダイオード
８１５の両端から取り出した端子に、図のような極性の
エネルギを印加する。図８（ｃ）は、ザップダイオード
８１５を短絡した状態の等価回路である。ザップダイオ
ード８１５の短絡により、ｎｐｎトランジスタ８１０の
コレクタ・ベース間が低抵抗の短絡抵抗Ｒs となる。そ
のため、ｎｐｎトランジスタ８１０のコレクタ・エミッ
タ間には、ｎｐｎトランジスタ８１０の電流増幅率の分
だけ、短絡したザップダイオード８１５より、大きな電
流を流すことができる。すなわち、電流シンク能力の大
きい短絡状態を実現できるものである。
【００３４】
【発明の効果】以上説明したように本発明によれば、バ
イポーラ半導体素子を有するバイポーラＩＣ、ＭＯＳ型
半導体素子を有するＭＯＳＩＣまたはバイポーラ半導体
素子とＭＯＳ型半導体素子とを集積したＢｉ−ＣＭＯＳ
ＩＣである半導体装置において、回路要素と並列、また
は直列に接続され、半導体プロセス完了後にエネルギの
印加により短絡できるザップダイオードを、半導体装置
の半導体基板上に絶縁膜を介して備えることによって、
構成が単純で、形成位置が自由であり、回路系の電源ラ
インやＧＮＤライン以外の中間電位も取りやすく、サー
ジ電圧に対しても寄生素子がラッチアップしたりせず、
かつ形成の容易なザップダイオードとすることができ
る。
イポーラ半導体素子を有するバイポーラＩＣ、ＭＯＳ型
半導体素子を有するＭＯＳＩＣまたはバイポーラ半導体
素子とＭＯＳ型半導体素子とを集積したＢｉ−ＣＭＯＳ
ＩＣである半導体装置において、回路要素と並列、また
は直列に接続され、半導体プロセス完了後にエネルギの
印加により短絡できるザップダイオードを、半導体装置
の半導体基板上に絶縁膜を介して備えることによって、
構成が単純で、形成位置が自由であり、回路系の電源ラ
インやＧＮＤライン以外の中間電位も取りやすく、サー
ジ電圧に対しても寄生素子がラッチアップしたりせず、
かつ形成の容易なザップダイオードとすることができ
る。
【００３５】これにより、半導体装置の構成および製法
の自由度が大幅に増し、特性の改善にも大きく寄与する
ことができる。
の自由度が大幅に増し、特性の改善にも大きく寄与する
ことができる。
【図１】本発明実施例１のＭＯＳパワーＩＣの部分断面
図
図
【図２】本発明実施例１のＭＯＳパワーＩＣの回路構成
図
図
【図３】ザップ素子の基本的な接続方法の説明図であ
り、（ａ）は並列回路図、（ｂ）は直列回路図
り、（ａ）は並列回路図、（ｂ）は直列回路図
【図４】本発明実施例１のＭＯＳパワーＩＣのザップダ
イオードの平面図
イオードの平面図
【図５】種々のザップダイオードの平面図であり、
（ａ）はｐｎ構造図、（ｂ）はｎｐｎ構造図、（ｃ）は
ｐｎｐ構造図、（ｄ）はｐｎｐｎ構造図
（ａ）はｐｎ構造図、（ｂ）はｎｐｎ構造図、（ｃ）は
ｐｎｐ構造図、（ｄ）はｐｎｐｎ構造図
【図６】本発明実施例２のＭＯＳパワーＩＣの回路構成
図
図
【図７】本発明実施例３の説明図であり、（ａ）はザッ
プトランジスタの平面図、（ｂ）はザップ前の等価回路
図、（ｃ）はザップ後の等価回路図
プトランジスタの平面図、（ｂ）はザップ前の等価回路
図、（ｃ）はザップ後の等価回路図
【図８】従来例の説明図であり、（ａ）はＭＯＳパワー
ＩＣの一部の部分断面図、（ｂ）はザップ後の部分断面
図
ＩＣの一部の部分断面図、（ｂ）はザップ後の部分断面
図
３２１、６２１ ｐ+ コレクタ層 ３２２、６２２ ｎ+ バッファ層 ３２３、６２３ ｎ- ドリフト層 ３３３、６３３ ｐ- ウェル領域 ３３４ ｐ+ アノード領域 ３３５ ｎ+ カソード領域 ３７１ ラッチアップ電流 ６０３ 出力段ＩＧＢＴ ６２０ ｎ−ＭＯＳ制御回路部 ６２４ ｐベース領域 ６２５ ｎ+ 主エミッタ領域 ６２６ ｐ+ 主ウェル領域 ６２７ 主ゲート酸化膜 ６２８ ゲート電極層 ６２９ 主絶縁膜 ６３０ デプレッション型ｎ−ＭＯＳＦＥＴ ６３１ 主エミッタ電極 ６３２ コレクタ電極 ６４０ エンハンスメント型ｎ−ＭＯＳＦＥＴ ６４３ ｐ- ウェル領域 ６４４ フィールド酸化膜 ６５０ ザップダイオード ６５１ ダイオード電極 ７０３ 出力段ＭＯＳＦＥＴ ７１３ ｎｍｏｓ論理回路 ８１０ ｎｐｎトランジスタ ８１１ コレクタ領域 ８１２ ベース領域 ８１３ エミッタ領域 ８１４ カソード領域 ８１５ ザップダイオード Ｃ コレクタ端子 Ｅ エミッタ端子 Ｇ 制御入力端子 ｃm コレクタ ｅm エミッタ ｇm ゲート ＤS 、ＤB ダイオード ＲC1、ＲC2、ＲC3、ＲE1、ＲE2、ＲE3、ＲG 、ＲG1、Ｒ
G2、ＲG3、ＲG4、ＲZ1、ＲZ2、ＲZ3、ＲP 、ＲS 抵抗 Ｚａｐ1 、Ｚａｐ2 、Ｚａｐ3 、Ｚａｐ4 、Ｚａｐ5 、
Ｚａｐ6 、Ｚａｐ7 、Ｚａｐ8 、Ｚａｐ9 ザップダイオ
ード ＺＤCg、ＺＤEg、ＺＤDg ツェナーダイオード Ｄ ドレイン端子 Ｓ ソース電端子 ｄm ドレイン ｓm ソース ｍｏｓ1 、ｍｏｓ2 ＭＯＳＦＥＴ ＶDD 電源端子
G2、ＲG3、ＲG4、ＲZ1、ＲZ2、ＲZ3、ＲP 、ＲS 抵抗 Ｚａｐ1 、Ｚａｐ2 、Ｚａｐ3 、Ｚａｐ4 、Ｚａｐ5 、
Ｚａｐ6 、Ｚａｐ7 、Ｚａｐ8 、Ｚａｐ9 ザップダイオ
ード ＺＤCg、ＺＤEg、ＺＤDg ツェナーダイオード Ｄ ドレイン端子 Ｓ ソース電端子 ｄm ドレイン ｓm ソース ｍｏｓ1 、ｍｏｓ2 ＭＯＳＦＥＴ ＶDD 電源端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤平 龍彦 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内
Claims (10)
- 【請求項１】バイポーラ半導体素子を有するバイポーラ
ＩＣ、ＭＯＳ型半導体素子を有するＭＯＳＩＣまたはバ
イポーラ半導体素子とＭＯＳ型半導体素子とを集積した
Ｂｉ−ＣＭＯＳＩＣである半導体装置において、半導体
装置の回路要素と並列、または直列に接続され、半導体
プロセス完了後に高エネルギの印加により短絡できるザ
ップダイオードを、半導体装置と同一の半導体基板上に
絶縁膜を介して備えることを特徴とする半導体装置。 - 【請求項２】回路要素が、半導体基板に形成された拡散
抵抗、ダイオード、バイポーラトランジスタ、ｎチャネ
ルＭＯＳＦＥＴ、ｐチャネルＭＯＳＦＥＴ、半導体基板
上の絶縁膜を利用したコンデンサ、半導体基板上の絶縁
膜上に堆積された多結晶シリコン層からなる抵抗、ダイ
オード、バイポーラトランジスタ、ｎチャネルＭＯＳＦ
ＥＴ、ｐチャネルＭＯＳＦＥＴのいずれかであることを
特徴とする請求項１記載の半導体装置。 - 【請求項３】回路要素が絶縁膜上に堆積された多結晶シ
リコン層からなるトランジスタであり、そのベース、コ
レクタ間に保護抵抗と直列に前記ザップダイオードを設
けることを特徴とする請求項１記載の半導体装置。 - 【請求項４】バイポーラ半導体素子を有するバイポーラ
ＩＣ、ＭＯＳ型半導体素子を有するＭＯＳＩＣまたはバ
イポーラ半導体素子とＭＯＳ型半導体素子とを集積した
Ｂｉ−ＣＭＯＳＩＣである半導体装置において、二つ以
上の回路要素を組み合わせた回路と並列、または直列に
接続され、半導体プロセス完了後に高エネルギの印加に
より短絡できるザップダイオードを、半導体装置と同一
の半導体基板上に絶縁膜を介して備えることを特徴とす
る半導体装置。 - 【請求項５】回路が、半導体基板に形成された拡散抵
抗、ダイオード、バイポーラトランジスタ、ｎチャネル
ＭＯＳＦＥＴ、ｐチャネルＭＯＳＦＥＴ、半導体基板上
の絶縁膜を利用したコンデンサ、半導体基板上の絶縁膜
上に堆積された多結晶シリコン層からなる抵抗、ダイオ
ード、バイポーラトランジスタ、ｎチャネルＭＯＳＦＥ
Ｔ、ｐチャネルＭＯＳＦＥＴのいずれかを含むことを特
徴とする請求項４記載の半導体装置。 - 【請求項６】ザップダイオードが、絶縁膜上に堆積され
た多結晶シリコン層からなることを特徴とする請求項１
ないし５のいずれかに記載の半導体装置。 - 【請求項７】半導体装置が、ＭＯＳＩＣであることを特
徴とする請求項１ないし６のいずれかに記載の半導体装
置。 - 【請求項８】半導体装置が、Ｂｉ−ＣＭＯＳＩＣである
ことを特徴とする請求項１ないし６のいずれかに記載の
半導体装置。 - 【請求項９】ザップダイオードが、ｎｐｎまたはｐｎｐ
の三層構造であることを特徴とする請求項１ないし８の
いずれかに記載の半導体装置。 - 【請求項１０】ザップダイオードが、ｐｎｐｎの四層以
上の構造であることを特徴とする請求項１ないし８のい
ずれか記載の半導体装置。
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|---|---|---|---|---|
| JP2003142616A (ja) * | 2001-11-08 | 2003-05-16 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| JP2013146008A (ja) * | 2012-01-16 | 2013-07-25 | Fuji Electric Co Ltd | 駆動回路およびパワー集積回路装置 |
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| WO2016117056A1 (ja) * | 2015-01-21 | 2016-07-28 | 新電元工業株式会社 | 半導体装置、および半導体装置の製造方法 |
-
1998
- 1998-04-07 JP JP09471498A patent/JP3932665B2/ja not_active Expired - Fee Related
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