JPWO2016117056A1 - 半導体装置、および半導体装置の製造方法 - Google Patents

半導体装置、および半導体装置の製造方法 Download PDF

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大保 霜野
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祐一 増田
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Abstract

半導体装置は、半導体基板と、フィールド酸化膜上に設けられたp型の第1のポリシリコン膜、n型の第2のポリシリコン膜、およびp型の第3のポリシリコン膜と、前記フィールド酸化膜上で前記第1から第3のポリシリコン膜を覆う層間絶縁膜と、前記層間絶縁膜を貫通し、下端が前記第1のポリシリコン膜の上面に接続され、金属を含む第1のコンタクト配線と、前記層間絶縁膜を貫通し、下端が前記第3のポリシリコン膜の上面に接続され、金属を含む第2のコンタクト配線と、を備える。

Description

本発明は、半導体装置、および半導体装置の製造方法に関する。
従来、アナログ/デジタル変換回路等における抵抗精度を上げるためのトリミング方法には、例えば、ツェナーザッピング法がある(例えば、特開2004−253550号公報、特開平11−297846、特開平9−116174、特開平6−151897号公報参照)。
ツェナーザッピング法は、トリミングすべき抵抗と並列にツェナーザップダイオードを接続し、このツェナーザップダイオードに電流を流して、破壊し短絡することにより抵抗値を調整する。
従来のツェナーザッピング法では、例えば、アノードに接続されたコンタクト配線および電極とカソードに接続されたコンタクト配線および電極とを対向させて配置し、対向する電極間に電流を集中させて、ツェナーザップダイオードを短絡破壊させる。
これにより、トリミングすべき抵抗が短絡されることになる。
しかし、既述の従来のツェナーザッピング法において、酸化膜上のポリシリコンに形成された双方向のツェナーザップダイオードを適用させると、酸化膜上に双方向のツェナーザップダイオードがあるため、シリコン基板中に形成されたツェナーザップダイオードと比較して放熱しにくい構造になる。これにより、大きな電流を流した際に、自身の発熱により焼損しやすく、ツェナーザップダイオードを安定して短絡させることができない(所定の抵抗値以下にできない)問題があった。
そこで、本発明は、ツェナーザップダイオードの抵抗値を高精度に低下させて、より適切にトリミングを実行することが可能な半導体装置を提供することを目的とする。
本発明の一態様に係る実施例に従った半導体装置は、
半導体基板と、
前記半導体基板上に設けられたフィールド酸化膜と、
前記フィールド酸化膜上に設けられたp型の第1のポリシリコン膜と、
前記フィールド酸化膜上に、前記第1のポリシリコン膜と隣接して設けられたn型の第2のポリシリコン膜と、
前記フィールド酸化膜上に、前記第1のポリシリコン膜との間に前記第2のポリシリコン膜が位置するように、前記第2のポリシリコン膜と隣接して設けられたp型の第3のポリシリコン膜と、
前記フィールド酸化膜上で前記第1から第3のポリシリコン膜を覆う層間絶縁膜と、
前記層間絶縁膜を貫通し、下端が前記第1のポリシリコン膜の上面に接続され、金属を含む第1のコンタクト配線と、
前記層間絶縁膜を貫通し、下端が前記第3のポリシリコン膜の上面に接続され、金属を含む第2のコンタクト配線と、
前記第1のコンタクト配線の上端に接続された第1の電極と、
前記第2のコンタクト配線の上端に接続された第2の電極と、を備え、
前記第2のポリシリコン膜のn型の不純物の濃度は、前記第1および第3のポリシリコン膜のp型の不純物の濃度よりも低く設定されている
ことを特徴とする。
前記半導体装置において、
前記第1のコンタクト配線は、前記第2のコンタクト配線に対向する側面において、第1の突出部を有し、
前記第2のコンタクト配線は、前記第1のコンタクト配線に対向する側面において、第2の突出部を有し、
前記第1の突出部は、前記第1のポリシリコン膜の上面に平行な断面が前記第2のコンタクト配線の前記側面に向けて突出した凸状の形状を有し、
前記第2の突出部は、前記第3のポリシリコン膜の上面に平行な断面が前記第1のコンタクト配線の前記側面に向けて突出した凸状の形状を有する
ことを特徴とする。
前記半導体装置において、
前記第1の突出部は、前記第1のコンタクト配線の前記側面に並んで複数個設けられ、
前記第2の突出部は、前記第2のコンタクト配線の前記側面に並んで複数個設けられている
ことを特徴とする。
前記半導体装置において、
前記第1の突出部と前記第2の突出部とは対向するように配置されていることを特徴とする。
前記半導体装置において、
前記第1の突出部の数は、前記第2の突出部の数と同じであり、
前記第1の突出部の前記凸状の形状の先端と前記第2の突出部の凸状の形状の先端とは、一対一に対応して、対向している
ことを特徴とする。
前記半導体装置において、
前記第1、第2、第3のポリシリコン膜は、前記第1、第2のポリシリコン膜で形成されるPN接合が延びる方向と、前記第2、第3のポリシリコン膜で形成されるPN接合が延びる方向とが平行になるように、並んで配置され、
前記第1の突出部は、前記第1、第2のポリシリコン膜で形成されるPN接合が延びる方向と平行な方向に、並んで配置され、
前記第2の突出部は、前記第2、第3のポリシリコン膜で形成されるPN接合が延びる方向と平行な方向に、並んで配置されている
ことを特徴とする。
前記半導体装置において、
前記第1の突出部の凸状の形状および第2の突出部の凸状の形状の内角は、30度、60度、又は90度であることを特徴とする。
前記半導体装置において、
前記第2のポリシリコン膜のn型の不純物は、リンを含み、前記第1および第3のポリシリコン膜のp型の不純物は、ボロンを含む
ことを特徴とする。
前記半導体装置において、
前記第1および第2のコンタクト配線は、高融点金属のナイトライドのバリアメタルとアルミ合金との積層膜である
ことを特徴とする。
前記半導体装置において、
前記層間絶縁膜は、PSG(Phospho Silicate glass)膜、又は、PSG膜とBPSG(Boro−Phospho Silicate glass)膜の複合膜、又は、NSG(Non doped Silicate glass)膜とBPSG膜の複合膜であることを特徴とする。
前記半導体装置において、
前記第1の電極および第2の電極に規定値以上の電圧が印加されることで、前記第1、第2、第3のポリシリコン膜に電流が流れて、前記第1のコンタクト配線および第2コンタクト配線の一部の前記金属が溶融することにより、互いに対向する前記第1の突出部と前記第2の突出部との間が、溶融した前記金属で電気的に接続される
ことを特徴とする。
本発明の一態様に係る実施例に従った半導体装置の制御方法は、
半導体基板1上に、フィールド酸化膜を、形成する工程と、
前記フィールド酸化膜上に、p型の第1のポリシリコン膜、前記第1のポリシリコン膜と隣接するn型の第2のポリシリコン膜、および、前記第1のポリシリコン膜との間に前記第2のポリシリコン膜が位置するように前記第2のポリシリコン膜と隣接するp型の第3のポリシリコン膜を形成する工程と、
前記フィールド酸化膜上で前記第1から第3のポリシリコン膜を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通し、下端が前記第1のポリシリコン膜の上面に接続され、金属を含む第1のコンタクト配線、および、前記層間絶縁膜を貫通し、下端が前記第3のポリシリコン膜の上面に接続され、金属を含む第2のコンタクト配線を形成する工程と、を備え、
前記第2のポリシリコン膜のn型の不純物の濃度は、前記第1および第3のポリシリコン膜のp型の不純物の濃度よりも低く設定されている
ことを特徴とする。
本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に設けられたフィールド酸化膜と、前記フィールド酸化膜上に設けられたp型の第1のポリシリコン膜と、前記フィールド酸化膜上に、前記第1のポリシリコン膜と隣接して設けられたn型の第2のポリシリコン膜と、前記フィールド酸化膜上に、前記第1のポリシリコン膜との間に前記第2のポリシリコン膜が位置するように、前記第2のポリシリコン膜と隣接して設けられたp型の第3のポリシリコン膜と、前記フィールド酸化膜上で前記第1から第3のポリシリコン膜を覆う層間絶縁膜と、前記層間絶縁膜を貫通し、下端が前記第1のポリシリコン膜の上面に接続され、金属を含む第1のコンタクト配線と、前記層間絶縁膜を貫通し、下端が前記第3のポリシリコン膜の上面に接続され、金属を含む第2のコンタクト配線と、前記第1のコンタクト配線の上端に接続された第1の電極と、前記第2のコンタクト配線の上端に接続された第2の電極と、を備える。
そして、第2のポリシリコン膜のn型の不純物の濃度は、第1および第3のポリシリコン膜のp型の不純物の濃度よりも低く設定されている。
これにより、例えば、第1の電極(第1のコンタクト配線)および第2の電極(第2のコンタクト配線)に規定値以上の電圧が印加されることで、安定して接合破壊が発生して、第1、第2、第3のポリシリコン膜に電流が流れて、第1のコンタクト配線および第2のコンタクト配線の一部の金属が溶融する。これにより、第1のコンタクト配線および第2のコンタクト配線との間が、溶融した金属で電気的に接続される。
すなわち、この本発明に係る半導体装置は、ツェナーザップダイオードの抵抗値を高精度に低下させて、より適切にトリミングを実行することができる。
特に、第1のコンタクト配線は、第2のコンタクト配線に対向する側面において、第1の突出部を有し、第2のコンタクト配線は、第1のコンタクト配線に対向する側面において、第2の突出部を有し、第1の突出部は、第1のポリシリコン膜の上面に平行な断面が第2のコンタクト配線の側面に向けて突出した凸状の形状を有し、第2の突出部は、第3のポリシリコン膜の上面に平行な断面が第1のコンタクト配線の側面に向けて突出した凸状の形状を有する。
さらに、第1の突出部は、第1のコンタクト配線の側面に並んで複数個設けられ、第2の突出部は、第2のコンタクト配線の側面に並んで複数個設けられている。
このように、複数の突出部を設けることで、第1および第2のコンタクト配線間の電流の集中が分散され、発熱の集中を抑えてトリミングすることが可能となり、焼損の発生が低減される。
これにより、破壊後の抵抗値を所定の値により精度良く制御することができる。
図1は、本実施形態に係る半導体装置100の構成の一例を示す図である。 図2は、図1に示す半導体装置100のトリミング後の状態の一例を示す図である。 図3は、図1に示す半導体装置100の製造工程の一例を示す図である。 図4は、図3に続く、図1に示す半導体装置100の製造工程の一例を示す図である。 図5は、図4に続く、図1に示す半導体装置100の製造工程の一例を示す図である。 図6は、図5に続く、図1に示す半導体装置100の製造工程の一例を示す図である。 図7は、図6に続く、図1に示す半導体装置100の製造工程の一例を示す図である。 図8は、図7に続く、図1に示す半導体装置100の製造工程の一例を示す図である。 図9は、図8に続く、図1に示す半導体装置100の製造工程の一例を示す図である。 図10は、図9に続く、図1に示す半導体装置100の製造工程の一例を示す図である。
以下、本発明に係る実施形態について図面に基づいて説明する。
第1の実施形態
第1の実施形態に係る半導体装置100は、例えば、半導体基板1と、この半導体基板1上に設けられたフィールド酸化膜2と、を備える(図1)。
半導体基板1は、例えば、シリコン等を主成分とする基板である。
フィールド酸化膜2は、例えば、シリコン酸化膜である。
また、半導体装置100は、フィールド酸化膜2上に設けられたp型の第1のポリシリコン膜4aと、フィールド酸化膜2上に設けられたn型の第2のポリシリコン膜3と、フィールド酸化膜2上に、第1のポリシリコン膜4aとの間に第2のポリシリコン膜3が位置するように、第2のポリシリコン膜3と隣接して設けられたp型の第3のポリシリコン膜4bと、を備える(図1)。
第1のポリシリコン膜4aは、p型の不純物を含む。
また、第2のポリシリコン膜3は、第1、第2のポリシリコン膜4a、4bと隣接して設けられている。
この第2のポリシリコン膜3は、n型の不純物を含む。例えば、第2のポリシリコン膜3のn型の不純物は、リンを含む。この第2のポリシリコン膜3のn型の不純物の濃度は、例えば、1.0×1019/cm〜2.0×1019/cmである。
また、第3のポリシリコン膜4bは、第1のポリシリコン膜4aとの間に第2のポリシリコン膜3が位置するように、第2のポリシリコン膜3と隣接して設けられている。
なお、図1A、図1Bの例では、第1、第2、第3のポリシリコン膜4a、3、4bは、第1、第2のポリシリコン膜4a、3で形成されるPN接合が延びる方向と、第2、第3のポリシリコン膜3、4bで形成されるPN接合が延びる方向とが平行になるように、並んで配置されている。すなわち、図1の例では、第2のポリシリコン膜3は、第1のポリシリコン膜4aと第3のポリシリコン膜4bとの間に挟まれるように、配置されている。
ここで、第3のポリシリコン膜4bは、p型の不純物を含む。例えば、第3のポリシリコン膜4bのp型の不純物は、ボロンを含む。なお、第1ポリシリコン膜4aの不純物の濃度と第3のポリシリコン膜4aのp型の不純物の濃度は、同じである。そして、第1および第3のポリシリコン膜4a、4bのp型の不純物の濃度は、例えば、5.0×1019/cm〜8.0×1019/cmである。
そして、既述の第2のポリシリコン膜3のn型の不純物の濃度は、第1および第3のポリシリコン膜4a、4bのp型の不純物の濃度よりも低く設定されている。
また、半導体装置100は、フィールド酸化膜2上で第1から第3のポリシリコン膜4a、3、4bを覆う層間絶縁膜5と、この層間絶縁膜5を貫通する第1のコンタクト配線10aと、層間絶縁膜5を貫通する第2のコンタクト配線10bと、を備える(図1)。
層間絶縁膜5は、例えば、PSG(Phospho Silicate glass)膜、又は、PSG膜とBPSG(Boro−Phospho Silicate glass)膜の複合膜、又は、NSG(Non doped Silicate glass)膜とBPSG膜の複合膜等である。
また、第1のコンタクト配線10aは、第1のポリシリコン膜4a上で、層間絶縁膜5を貫通するように設けられている。この第1のコンタクト配線10aは、下端が第1のポリシリコン膜4aの上面に電気的に接続されている。
この第1のコンタクト配線10aは、アルミニウム等の金属を含む。より詳しくは、第1のコンタクト配線10aは、例えば、シリコンを含むアルミ合金を含む。
すなわち、第1のコンタクト配線10aは、例えば、Ti/TiN等のバリアメタルとアルミ合金で構成されている。なお、第1のコンタクト配線10aは、アルミ合金膜、または、高融点金属、または、高融点金属のシリサイド、高融点金属のナイトライド等の所謂バリアメタルとアルミ合金との積層膜の何れかであってもよい。
また、第2のコンタクト配線10bは、第3のポリシリコン膜4b上で、層間絶縁膜5を貫通するように設けられている。
この第2のコンタクト配線10bは、下端が第3のポリシリコン膜4bの上面に電気的に接続されている。第2のコンタクト配線10bは、アルミニウム等の金属を含む。より詳しくは、第2のコンタクト配線10bは、例えば、シリコンを含むアルミ合金を含む。
すなわち、第1のコンタクト配線10aは、例えば、Ti/TiN等のバリアメタルとアルミ合金で構成されている。なお、第1のコンタクト配線10aは、アルミ合金膜、または、高融点金属、高融点金属のシリサイド、高融点金属のナイトライド等の所謂バリアメタルとアルミ合金との積層膜の何れかであってもよい。
ここで、第1のコンタクト配線10aは、第2のコンタクト配線10bに対向する側面において、第1の突出部11aを有する(図1)。
この第1の突出部11aは、第1のポリシリコン膜4aの上面に平行な断面が第2のコンタクト配線10bの側面に向けて突出した凸状の形状を有する(図1A)。
さらに、第1の突出部11aは、第1のコンタクト配線10aの側面に並んで複数個(図1の例では、3個)設けられている。特に、図1A、図1Bの例では、第1の突出部11aは、第1、第2のポリシリコン膜4a、3で形成されるPN接合が延びる方向と平行な方向に、並んで配置されている。
また、第2のコンタクト配線10bは、第1のコンタクト配線10aに対向する側面において、第2の突出部11bを有する(図1)。
この第2の突出部11bは、第3のポリシリコン膜4bの上面に平行な断面が第1のコンタクト配線10aの側面に向けて突出した凸状の形状を有する(図1A)。
さらに、第2の突出部11bは、第2のコンタクト配線10bの側面に並んで複数個(図1の例では、3個)設けられている。特に、図1A、図1Bの例では、第2の突出部11bは、第2、第3のポリシリコン膜3、4bで形成されるPN接合が延びる方向と平行な方向に、並んで配置されている。
この図1A、図1Bの例では、第1の突出部11aと第2の突出部11bとは対向するように配置されている。特に、図1A、図1Bの例では、第1の突出部11aの数は、第2の突出部11bの数と同じであり、第1の突出部11aの凸状の形状の先端と第2の突出部11bの凸状の形状の先端とは、一対一に対応して、対向している。
ここで、第1の突出部11aの凸状の形状の内角θaおよび第2の突出部11bの凸状の形状の内角θbは、例えば、30度、60度、又は90度である。
また、半導体装置100は、層間絶縁膜5上に設けられた第1の電極6aと、層間絶縁膜5上に設けられた第2の電極6bと、層間絶縁膜5上で第1、第2の電極6a、6bを覆う保護膜7と、を備える(図1)。
第1の電極6aの下面は、第1のコンタクト配線10aを介し、第1のポリシリコン膜4aの上面に電気的に接続されている。なお、後述のように、この第1の電極6aと第1のコンタクト配線10aとは、一体の構成であるが、別々の構成であってもよい。
また、第2の電極6bの下面は、第2のコンタクト配線10bを介し、第3のポリシリコン膜4bの上面に電気的に接続されている。なお、後述のように、この第2の電極6bと第2のコンタクト配線10bとは、一体の構成であるが、別々の構成であってもよい。
第1、第2の電極6a、6bは、例えば、Ti/TiN等のバリアメタルとアルミ合金で構成されている。なお、第1および第2の電極6a、6bは、アルミ合金膜、または、高融点金属、高融点金属のシリサイド、または高融点金属のナイトライドの所謂バリアメタルとアルミ合金との積層膜の何れかであってもよい。
また、保護膜7は、層間絶縁膜5上で第1、第2の電極6a、6bを覆う絶縁膜である。 なお、この保護膜7中には、例えば、第1、第2の電極6a、6bに、電圧を印加するための図示しない配線等が、形成されている。また、第1、第2の電極6a、6bの上部が、保護膜7から露出するように、この保護膜7を設けてもよい。
ここで、以上のような構成を有する半導体装置100のトリミングについて説明する。
先ず、半導体装置100の第1の電極6a(第1のコンタクト配線10a)および第2の電極6b(第2のコンタクト配線10b)に規定値以上の電圧が印加される。
これにより、第1、第2、第3のポリシリコン膜4a、3、4bにおいて形成されるPN接合(第2のポリシリコン膜3のn型の不純物の濃度は、第1および第3のポリシリコン膜4a、4bのp型の不純物の濃度よりも低く設定されている)の逆方向に、大電流が流れる。このように、第1、第2、第3のポリシリコン膜4a、3、4bに大電流が流れることで、ホットスポットが各第1、第2の突出部11a、11bの近傍に形成される。このホットスポットの温度がキャリアの急激な増大が生じる真性温度に達すると、瞬間的に低抵抗領域となり、この溶融した金属の一部はポリシリコン膜4a、3、4bの表面上に達する。これにより、接続部Zが形成される。
そして、互いに対向する第1の突出部11aと第2の突出部11bとの間が、溶融した金属(接続部Z)で電気的に接続され(短絡され)ることで、半導体装置100のトリミングが完了する(図2A、図2B)。
ここで、既述のように、第1の突出部11aは、第1のコンタクト配線10aの側面に並んで複数個設けられている。特に、第1の突出部11aは、第1、第2のポリシリコン膜4a、3で形成されるPN接合が延びる方向と平行な方向に、並んで配置されている。
さらに、第2の突出部11bは、第2のコンタクト配線10bの側面に並んで複数個設けられている。特に、第2の突出部11bは、第2、第3のポリシリコン膜3、4bで形成されるPN接合が延びる方向と平行な方向に、並んで配置されている。
そして、第1の突出部11aの凸状の形状の先端と第2の突出部11bの凸状の形状の先端とは、一対一に対応して、対向している。
このように、それぞれの対向する第1、第2の突出部11a、11bを複数個配置することにより電流を分散させ、発熱の集中を抑えてトリミングすることが可能となり、焼損の発生が低減される。
次に、以上のような構成を有する半導体装置100の製造方法の一例について、図3〜図10を用いて説明する。
先ず、半導体基板1を用意する(図3)。既述のように、この半導体基板1は、例えば、シリコン等を主成分とする基板である。
次に、半導体基板1上に、例えば、熱酸化等により、0.8〜0.9μmの厚さを有するフィールド酸化膜2を、形成する(図4)。ここで、既述のように、フィールド酸化膜2は、例えば、シリコン酸化膜である。
次に、フィールド酸化膜2上に、例えば、CVD(Chemical Vapor Deposition)法により、0.4〜0.44μmの厚さを有するポリシリコン膜3xを形成する。さらに、イオン注入法により、n型の不純物(例えば、リン)をポリシリコン膜3xに導入する。その後、アニール処理を実施して、ポリシリコン膜3に導入されたリンを活性化させる。
これにより、フィールド酸化膜2上に、n型のポリシリコン膜3xが形成される(図5)。
次に、レジスト塗布および露光現像による写真工程により、ポリシリコン膜3xをパターニングする。次に、熱酸化によりポリシリコン膜3x上に熱酸化膜8を0.05〜0.07μm形成する(図6)。
次に、レジスト塗布および露光現像による写真工程によりマスク(図示せず)を、熱酸化膜8を介してポリシリコン膜3上に形成する。そして、イオン注入法により、p型の不純物(例えば、ボロン)を、ポリシリコン膜3xのうち第1、第3のポリシリコン膜4a、4bが形成される領域に、既述のマスクを介して、選択的に注入する。
これにより、n型の第2のポリシリコン膜3の両側にp型の第1、第3のポリシリコン膜4a、4bが形成される(図7)。
なお、この場合、アノードカソード間(ボロン-ボロン間)の距離を短くすることで、トリミングの電圧を低くでき、さらに、トリミング後の抵抗値も低くすることができる。
次に、フィールド酸化膜2上で第1から第3のポリシリコン膜4a、3、4b(熱酸化膜8)を覆う層間絶縁膜5を形成し、その後、アニール処理を実施して、第1、第3のポリシリコン膜4a、4bのp型の不純物であるボロンを活性化させる(図8)。
次に、レジスト塗布および露光現像により写真工程によりマスク(図示せず)を層間絶縁膜5上に形成する。そして、このマスクを介して、層間絶縁膜5をエッチングすることにより、層間絶縁膜5を貫通するコンタクトホール12a、12bを形成する(図9)。このコンタクトホール12a、12bは、溝部13a、13bを含む。この溝部13a、13bは、第1、第2のコンタクト配線10a、10bの第1、第2の突出部11a、11bが形成される領域になる。
次に、このコンタクトホール12a、12bに、例えば、Ti/TiNからなるバリアメタル層及びアルミ合金からなるアルミ系金属層を順に堆積した後、これらを所定の形状にパターニングする。
これにより、層間絶縁膜5を貫通する第1のコンタクト配線10aおよび層間絶縁膜5を貫通する第2のコンタクト配線10bを形成するとともに、層間絶縁膜5上に設けられた第1の電極6aおよび第2の電極6bを形成する(図10)。
このように、第1の電極6aと第1のコンタクト配線10aとは、一体の構成で形成されるが、別々に形成されてもよい。同様に、第2の電極6bと第2のコンタクト配線10bとは、一体の構成で形成されるが、別々に形成されてもよい。
なお、この第1のコンタクト配線10aは、下端が第1のポリシリコン膜4aの上面に電気的に接続されている。さらに、第2のコンタクト配線10bは、下端が第3のポリシリコン膜4bの上面に電気的に接続されている。
さらに既述のように、第1のコンタクト配線10aは、第2のコンタクト配線10bに対向する側面において、第1の突出部11aを有する(図9)。また、第2のコンタクト配線10bは、第1のコンタクト配線10aに対向する側面において、第2の突出部11bを有する(図9)
なお、第1の電極6aの下面は、第1のコンタクト配線10aの上端に電気的に接続されている。また、第2の電極6bの下面は、第2のコンタクト配線10bの上端に電気的に接続されている。
すなわち、この第1の電極6aは、下面が第1のポリシリコン膜4aの上面に電気的に接続されている。さらに、第2の電極6bは、下面が第3のポリシリコン膜4bの上面に電気的に接続されている。
次に、層間絶縁膜5上で第1、第2の電極6a、6bを覆う保護膜7を形成することで、図1に示す半導体装置100が完成する。
以上のように、本発明の一態様に係る半導体装置は、半導体基板1と、半導体基板1上に設けられたフィールド酸化膜と、フィールド酸化膜上に設けられたp型の第1のポリシリコン膜4aと、フィールド酸化膜上に、第1のポリシリコン膜4aと隣接して設けられたn型の第2のポリシリコン膜3と、フィールド酸化膜上に、第1のポリシリコン膜4aとの間に第2のポリシリコン膜3が位置するように、第2のポリシリコン膜3と隣接して設けられたp型の第3のポリシリコン膜4bと、フィールド酸化膜上で第1から第3のポリシリコン膜4a、3、4bを覆う層間絶縁膜5と、層間絶縁膜5を貫通し、下端が第1のポリシリコン膜の上面に接続され、金属を含む第1のコンタクト配線10aと、層間絶縁膜5を貫通し、下端が第3のポリシリコン膜4bの上面に接続され、金属を含む第2のコンタクト配線10bと、第1のコンタクト配線10aの上端に接続された第1の電極6aと、第2のコンタクト配線10bの上端に接続された第2の電極6bと、を備える。
さらに、第2のポリシリコン膜3のn型の不純物の濃度は、第1および第3のポリシリコン膜4a、4bのp型の不純物の濃度よりも低く設定されている。
これにより、例えば、の第1の電極6a(第1のコンタクト配線10a)および第2の電極6b(第2のコンタクト配線10b)に規定値以上の電圧が印加されることで、安定して接合破壊が発生して、第1、第2、第3のポリシリコン膜4a、3、4bに電流が流れて、第1のコンタクト配線10aおよび第2のコンタクト配線10bの一部の金属が溶融する。
したがって、第1のコンタクト配線10aおよび第2のコンタクト配線10bとの間が、溶融した金属で電気的に接続される。
すなわち、この本発明に係る半導体装置は、ツェナーザップダイオードの抵抗値を高精度に低下させて、より適切にトリミングを実行することができる(図2)。
特に、第1のコンタクト配線10aは、第2のコンタクト配線10bに対向する側面において、第1の突出部11aを有し、第2のコンタクト配線10bは、第1のコンタクト配線10aに対向する側面において、第2の突出部11bを有し、第1の突出部11aは、第1のポリシリコン膜4aの上面に平行な断面が第2のコンタクト配線10bの側面に向けて突出した凸状の形状を有し、第2の突出部11bは、第3のポリシリコン膜4bの上面に平行な断面が第1のコンタクト配線10aの側面に向けて突出した凸状の形状を有する。
さらに、第1の突出部11aは、第1コンタクト配線10aの側面に並んで複数個設けられ、第2の突出部11bは、第2のコンタクト配線10bの側面に並んで複数個設けられている。
このように、本発明に係る半導体装置において、複数の突出部を設けることで、第1の突出部11aと第2の突出部11bとの間の電流の集中が分散され、発熱の集中を抑えてトリミングすることが可能となり、焼損の発生が低減される。
これにより、破壊後の抵抗値を所定の値により精度良く制御することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

Claims (12)

  1. 半導体基板と、
    前記半導体基板上に設けられたフィールド酸化膜と、
    前記フィールド酸化膜上に設けられたp型の第1のポリシリコン膜と、
    前記フィールド酸化膜上に、前記第1のポリシリコン膜と隣接して設けられたn型の第2のポリシリコン膜と、
    前記フィールド酸化膜上に、前記第1のポリシリコン膜との間に前記第2のポリシリコン膜が位置するように、前記第2のポリシリコン膜と隣接して設けられたp型の第3のポリシリコン膜と、
    前記フィールド酸化膜上で前記第1から第3のポリシリコン膜を覆う層間絶縁膜と、
    前記層間絶縁膜を貫通し、下端が前記第1のポリシリコン膜の上面に接続され、金属を含む第1のコンタクト配線と、
    前記層間絶縁膜を貫通し、下端が前記第3のポリシリコン膜の上面に接続され、金属を含む第2のコンタクト配線と、
    前記第1のコンタクト配線の上端に接続された第1の電極と、
    前記第2のコンタクト配線の上端に接続された第2の電極と、を備え、
    前記第2のポリシリコン膜のn型の不純物の濃度は、前記第1および第3のポリシリコン膜のp型の不純物の濃度よりも低く設定されている
    ことを特徴とする半導体装置。
  2. 前記第1のコンタクト配線は、前記第2のコンタクト配線に対向する側面において、第1の突出部を有し、
    前記第2のコンタクト配線は、前記第1のコンタクト配線に対向する側面において、第2の突出部を有し、
    前記第1の突出部は、前記第1のポリシリコン膜の上面に平行な断面が前記第2のコンタクト配線の前記側面に向けて突出した凸状の形状を有し、
    前記第2の突出部は、前記第3のポリシリコン膜の上面に平行な断面が前記第1のコンタクト配線の前記側面に向けて突出した凸状の形状を有する
    ことを特徴とする請求項1に記載の半導体装置。
  3. 前記第1の突出部は、前記第1のコンタクト配線の前記側面に並んで複数個設けられ、
    前記第2の突出部は、前記第2のコンタクト配線の前記側面に並んで複数個設けられている
    ことを特徴とする請求項2に記載の半導体装置。
  4. 前記第1の突出部と前記第2の突出部とは対向するように配置されていることを特徴とする請求項2に記載の半導体装置。
  5. 前記第1の突出部の数は、前記第2の突出部の数と同じであり、
    前記第1の突出部の前記凸状の形状の先端と前記第2の突出部の凸状の形状の先端とは、一対一に対応して、対向している
    ことを特徴とする請求項3に記載の半導体装置。
  6. 前記第1、第2、第3のポリシリコン膜は、前記第1、第2のポリシリコン膜で形成されるPN接合が延びる方向と、前記第2、第3のポリシリコン膜で形成されるPN接合が延びる方向とが平行になるように、並んで配置され、
    前記第1の突出部は、前記第1、第2のポリシリコン膜で形成されるPN接合が延びる方向と平行な方向に、並んで配置され、
    前記第2の突出部は、前記第2、第3のポリシリコン膜で形成されるPN接合が延びる方向と平行な方向に、並んで配置されている
    ことを特徴とする請求項3に記載の半導体装置。
  7. 前記第1の突出部の凸状の形状および第2の突出部の凸状の形状の内角は、30度、60度、又は90度であることを特徴とする請求項2に記載の半導体装置。
  8. 前記第2のポリシリコン膜のn型の不純物は、リンを含み、前記第1および第3のポリシリコン膜のp型の不純物は、ボロンを含む
    ことを特徴とする請求項1に記載の半導体装置。
  9. 前記第1および第2のコンタクト配線は、高融点金属のナイトライドのバリアメタルとアルミ合金との積層膜である
    ことを特徴とする請求項1に記載の半導体装置。
  10. 前記層間絶縁膜は、PSG(Phospho Silicate glass)膜、又は、PSG膜とBPSG(Boro−Phospho Silicate glass)膜の複合膜、又は、NSG(Non doped Silicate glass)膜とBPSG膜の複合膜であることを特徴とする請求項1に記載の半導体装置。
  11. 前記第1の電極および第2の電極に規定値以上の電圧が印加されることで、前記第1、第2、第3のポリシリコン膜に電流が流れて、前記第1のコンタクト配線および第2コンタクト配線の一部の前記金属が溶融することにより、互いに対向する前記第1の突出部と前記第2の突出部との間が、溶融した前記金属で電気的に接続される
    ことを特徴とする請求項2に記載の半導体装置。
  12. 半導体基板1上に、フィールド酸化膜を、形成する工程と、
    前記フィールド酸化膜上に、p型の第1のポリシリコン膜、前記第1のポリシリコン膜と隣接するn型の第2のポリシリコン膜、および、前記第1のポリシリコン膜との間に前記第2のポリシリコン膜が位置するように前記第2のポリシリコン膜と隣接するp型の第3のポリシリコン膜を形成する工程と、
    前記フィールド酸化膜上で前記第1から第3のポリシリコン膜を覆う層間絶縁膜を形成する工程と、
    前記層間絶縁膜を貫通し、下端が前記第1のポリシリコン膜の上面に接続され、金属を含む第1のコンタクト配線、および、前記層間絶縁膜を貫通し、下端が前記第3のポリシリコン膜の上面に接続され、金属を含む第2のコンタクト配線を形成する工程と、を備え、
    前記第2のポリシリコン膜のn型の不純物の濃度は、前記第1および第3のポリシリコン膜のp型の不純物の濃度よりも低く設定されている
    ことを特徴とする半導体装置の製造方法。
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Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06151897A (ja) * 1992-11-13 1994-05-31 Sony Corp ツェナーザップダイオード及びその作製方法
JPH0750304A (ja) * 1994-04-15 1995-02-21 Nippondenso Co Ltd 半導体装置
JPH10209472A (ja) * 1997-01-20 1998-08-07 Sony Corp ツェナーザップダイオード
JPH1154708A (ja) * 1997-08-06 1999-02-26 Mitsubishi Electric Corp 半導体集積回路装置
JPH11297846A (ja) * 1998-04-07 1999-10-29 Fuji Electric Co Ltd 半導体装置
US6621138B1 (en) * 2002-10-21 2003-09-16 Micrel, Inc. Zener-like trim device in polysilicon
JP2004288883A (ja) * 2003-03-24 2004-10-14 Denso Corp 半導体装置の製造方法
JP2005276907A (ja) * 2004-03-23 2005-10-06 Kawasaki Microelectronics Kk アンチヒューズ素子
US20060043526A1 (en) * 2004-08-26 2006-03-02 Lutz Robert C Lateral programmable polysilicon structure incorporating polysilicon blocking diode

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06151897A (ja) * 1992-11-13 1994-05-31 Sony Corp ツェナーザップダイオード及びその作製方法
JPH0750304A (ja) * 1994-04-15 1995-02-21 Nippondenso Co Ltd 半導体装置
JPH10209472A (ja) * 1997-01-20 1998-08-07 Sony Corp ツェナーザップダイオード
JPH1154708A (ja) * 1997-08-06 1999-02-26 Mitsubishi Electric Corp 半導体集積回路装置
JPH11297846A (ja) * 1998-04-07 1999-10-29 Fuji Electric Co Ltd 半導体装置
US6621138B1 (en) * 2002-10-21 2003-09-16 Micrel, Inc. Zener-like trim device in polysilicon
JP2004288883A (ja) * 2003-03-24 2004-10-14 Denso Corp 半導体装置の製造方法
JP2005276907A (ja) * 2004-03-23 2005-10-06 Kawasaki Microelectronics Kk アンチヒューズ素子
US20060043526A1 (en) * 2004-08-26 2006-03-02 Lutz Robert C Lateral programmable polysilicon structure incorporating polysilicon blocking diode

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