JP2010118637A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】チップ厚みの増加を招くことなく、ゲート引出電極とソース電極のパターンレイアウトの自由度を高くする。
【解決手段】半導体装置１００は、複数のセルが配列されたセル領域を含む半導体基板１と、半導体基板１上のセル領域に形成され、第１の導電材料により構成されたゲート電極６と、半導体基板１上のセル領域が形成された領域とは異なる領域に、第１の導電材料により構成されたポリシリコン層６ａ（第１の層）、第１の層上に形成された配線金属層１０３ｂとの積層構造により構成されたゲート引出電極１０３と、ゲート電極６およびゲート引出電極１０３上に形成され、ゲート電極６およびゲート引出電極１０３を覆う単一の層間絶縁膜７と、層間絶縁膜７上に形成されたソース電極１０８と、を備えることを特徴とする。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関する。
パワーＭＯＳＦＥＴ（電界効果トランジスタ）などの半導体装置では、多数のＭＯＳＦＥＴセルが配列されたセル領域の外周にＭＯＳＦＥＴセルのゲート電極を引き出すゲート引出電極、所謂、ゲートフィンガーが配置される。
特許文献１には、縦型ＭＯＳＦＥＴとして、Ｎ型の半導体基板１に形成されたドレインとして作用するＮ−型のエピタキシャル層２と、その表層部に形成されたＰ型のウェル３と矩形環状のＮ＋型のソース領域４と、基板上にゲート酸化膜５を介してＭＯＳＦＥＴセル１０間を跨ぐように形成されたゲート電極６とを備えたＭＯＳＦＥＴセル１０が多数個、マトリクス状に配置されたセル領域が記載されている（図６（ａ）、（ｂ））。
図６（ｂ）に示すように、チップ表面には、各ＭＯＳＦＥＴセル１０のソース領域４を接続するアルミニウムからなるソース電極８が形成され、ソース電極８はソースパッド１１に接続されている。
また、図６（ａ）に示すように、ゲートフィンガー１３は、セル領域のほぼ外周に配置されている。
また、ゲートフィンガー１３は、半導体基板１表面上に形成されたゲート酸化膜５上に配置され、ポリシリコンからなるゲート電極６と一体的に形成されたゲート引き出し用のポリシリコン層６ａと、その上に設けられたアルミニウム層１３ａとで構成され、ゲートパッド１２に接続されている。
また、ゲート電極６およびポリシリコン層６ａは、ソース電極８と短絡しないように層間絶縁膜７で覆われている。また、半導体基板１の裏面側にはアルミニウムからなるドレイン電極９が形成されている。
しかしながら、図６で説明した技術では、以下の問題点があった。図７を参照して説明する。図７は、従来の半導体装置の電流の流れを模式的に示す平面図である。
上記の縦型パワーＭＯＳＦＥＴでは、図７に示すようにして、ソース電極８に電流が流れる。このとき、ソース電極８とゲートフィンガー１３が同層に形成され、ゲートフィンガー１３がセル領域を横切るようにセル領域に入り込んだ格好で配置されているため、電流は、ゲートフィンガー１３の内側のソース電極８を流れる電流Ｉｉｎｓｉｄｅとゲートフィンガー１３の外側ソース電極８を流れる電流Ｉｏｕｔｓｉｄｅとに分かれる。図７に示すように、電流Ｉｏｕｔｓｉｄｅは電流Ｉｉｎｓｉｄｅと比べて、ゲートフィンガー１３を迂回しなければならず、その分電流経路が長くなる。そのため結果的に、縦型パワーＭＯＳＦＥＴの全体のオン抵抗を増加させてしまう。
特許文献２には、ＤＭＯＳＦＥＴのはしご状に形成されたポリシリコン配線上に、層間絶縁膜を介して、複数のゲート電極部が並ぶ方向に延びるアルミニウム製のゲート信号配線を形成し、そのゲート信号配線を複数のコンタクト部を介してポリシリコン配線に電気的に接続した構成が記載されている（図８（ａ）、（ｂ））。
図８（ａ）に示すように、配線パターン部２１は、第１の層間絶縁膜（図示省略）を介して、上層のアルミニウムからなるゲート信号配線２５にコンタクト部２９で接続されている。また、ゲート信号配線２５は、パッド部２５ａと、そのパッド部２５ａからゲート接続配線部２４に沿って延びる延長部２５ｂとを有する。
図８（ｂ）に示すように、ゲート信号配線２５は、第２の層間絶縁膜（図示省略）を介して、上層のアルミニウムからなるソース引き出し配線２６およびドレイン引き出し配線２７にコンタクト部で接続されている。
また、特許文献２には、ゲート信号配線２５の同層には、ソース引き出し配線２６およびドレイン引き出し配線２７と、ソース領域２２およびドレイン領域２３とをそれぞれ電気的に接続するためのパッドが形成されていることが記載されている。
特開平９−１３９４９６号公報 特開２００１−３６０８１号公報
図８で説明した技術では、ソース引き出し配線２６（ソース電極）とゲート信号配線２５（ゲートフィンガー）とが異なる層に形成されるため、互いにパターンレイアウトの自由度を高くできる。しかし、図６で説明した構成に比べて、層間絶縁膜の形成工程が増加するという問題がある。すなわち、アルミニウムからなるゲート信号配線２５をパターニングする際に下層のポリシリコン配線を保護するための層間絶縁膜と、ゲート信号配線２５とソース引き出し配線２６とを絶縁するための層間絶縁膜とを形成する必要がある。また、このような層間絶縁膜の層数の増加は、チップ厚みの増加を招く上に、層間絶縁膜のクラックや剥離のポテンシャルを増大させることになり好ましくなかった。
本発明による半導体装置は、
複数のセルが配列されたセル領域を含む基板と、
前記基板上の前記セル領域に形成され、第１の導電材料により構成されたゲート電極と、
前記基板上の前記セル領域が形成された領域とは異なる領域に、前記第１の導電材料により構成された第１の層、および前記第１の層上に形成された配線金属層との積層構造により構成されたゲート引出電極と、
前記ゲート電極および前記ゲート引出電極上に形成され、前記ゲート電極および前記ゲート引出電極を覆う単一の層間絶縁膜と、
前記層間絶縁膜上に形成されたソース電極と、
を備えることを特徴とする。
本発明による半導体装置の製造方法は、
複数のセルが配列されたセル領域を含む基板上の前記セル領域に形成されたゲート電極と、前記セル領域が形成された領域とは異なる領域に形成されたゲート引出電極とを含む半導体装置の製造方法であって、
前記基板上に、第１の導電材料により構成された前記ゲート電極と前記第１の導電材料により構成され、ゲート引出電極のパターンを有する第１の層とを形成する工程と、
前記ゲート電極および前記第１の層上の全面にレジスト層を形成する工程と、
前記レジスト層に前記ゲート引出電極のパターンで開口した開口部を設け、当該開口部底面に前記第１の層の上面を露出させる工程と、
前記レジスト層をマスクとして、前記基板上の全面に配線金属層を形成し、前記レジスト層の前記開口部内の前記第１の層上に前記配線金属層を形成して前記ゲート引出電極を形成する工程と、
前記レジスト層を除去する工程と、
前記第１の層および前記配線金属層上に、前記ゲート電極および前記ゲート引出電極を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜を選択的に除去して、前記基板表面のソースコンタクト領域に対応する箇所に到達するコンタクトホールを形成する工程と、
前記層間絶縁膜上に、ソース電極を形成し、当該ソース電極を前記ソースコンタクト領域に電気的に接続する工程と、
を含むことを特徴とする。
この方法によれば、レジスト層をマスクとしたリフトオフ法により、ゲート引出電極パターンの金属配線層を形成するので、金属配線層をパターニングする際にゲート電極を保護するための層間絶縁膜を形成する必要がない。そのため、一度の層間絶縁膜の形成でゲート電極およびゲート引出電極を覆うことができる。これにより、層間絶縁膜の層数の増加なしにゲート引出電極とソース電極とを異なる層に配置することができる。
ゲート電極およびゲート引出電極を一層の層間絶縁膜で覆う構成とすることにより、層間絶縁膜の層数が増加しないので、チップ厚みの増加を招くことなく、ゲート引出電極とソース電極とを異なる層に形成することができ、互いにパターンレイアウトの自由度を高くできる。そのため、半導体装置のオン抵抗の増加も防ぐことができる。また、層間絶縁膜のクラックや剥離のポテンシャルの増大も防ぐことができる。
本発明によれば、チップ厚みの増加を招くことなく、ゲート引出電極とソース電極のパターンレイアウトの自由度を高くすることができる。
本実施形態における半導体装置を示す斜視図（ａ）、及び（ａ）中のＩ−Ｉ'断面図（ｂ）である。 本実施形態における半導体装置の各層を模式的に示す斜視図である。 本実施形態における半導体装置の製造方法を示す工程断面図である。 本実施形態における半導体装置の製造方法を示す工程断面図である。 本実施形態における半導体装置の変形例を示す断面図である。 従来の半導体装置を示す斜視図（ａ）、及び（ａ）中のＩＩ−ＩＩ'断面図（ｂ）である。 従来の半導体装置の電流の流れを模式的に示す平面図である。 従来の半導体装置を示す平面図である。 本実施形態における半導体装置の変形例を示す断面図である。
以下、図面を参照しつつ、本発明による半導体装置およびその製造方法の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
（第１実施形態）
図１は、本実施形態における半導体装置を示す斜視図（ａ）、及び（ａ）中のＩ−Ｉ'断面図（ｂ）である。図２は、本実施形態における半導体装置の各層を模式的に示す斜視図である。なお、図２中のポリシリコン層６ａの内側の格子線部分は、セル領域に格子状に配列された複数のゲート電極６を簡略化して示している。
半導体装置１００は、複数のＭＯＳＦＥＴセル１０が配列されたセル領域を含む半導体基板１と、半導体基板１上のセル領域に形成され、ポリシリコン（第１の導電材料）により構成されたゲート電極６と、半導体基板１上のセル領域が形成された領域とは異なる領域に形成され、ポリシリコンにより構成されたポリシリコン層（第１の層）６ａ、およびポリシリコン層６ａ上に形成された配線金属層１０３ｂとの積層構造により構成されたゲート引出電極１０３と、ゲート電極６およびゲート引出電極１０３上に形成され、ゲート電極６およびゲート引出電極１０３を覆う単一の層間絶縁膜７（例えば、ＢＰＳＧ膜（ボロンガラス、リンガラスを含むシリコン酸化膜））と、層間絶縁膜７上に形成されたソース電極１０８と、を備える。
本実施形態において、ゲート引出電極１０３は、ポリシリコン層６ａと配線金属層１０３ｂとの間でこれらに接して設けられた密着金属層１０３ａをさらに含む
図１（ａ）に示すように、半導体基板１上には、ＭＯＳＦＥＴセル１０が多数個、マトリクス状に配置されたセル領域が形成されている。各ＭＯＳＦＥＴセル１０のソース領域４はソース電極１０８と接続している。また、ソース電極１０８は、ソースパッド１１に接続されている。
図１（ｂ）に示すように、Ｎ型の半導体基板１に形成されたドレインとして作用するＮ−型のエピタキシャル層２と、その表層部に形成されたＰ型のウェル３とＮ＋型のソース領域４と、ゲート酸化膜５を介してＭＯＳＦＥＴセル１０間を跨ぐように形成されたゲート電極６と、を備えている。
ソース電極１０８は、平面視でセル領域及びゲート引出電極１０３の全面にわたって形成されている。すなわち、ソース電極１０８は、ベタパターン（連続的に形成された単一のパターン）となっている。これにより、抵抗を低くすることができる。ソース電極１０８の材料は特に限定されないが、例えばアルミニウムとする。
図２に示すように、ソース電極１０８の一部には、ゲートパッド１２が形成される位置に、切り欠き部１０８ａが形成されている。
また、層間絶縁膜７の一部には、ゲートパッド１２が形成される位置に、開口部１０７ａが形成されている。開口部１０７ａ及び切り欠き部１０８ａにより、ゲートパッド１２は露出している。さらに、層間絶縁膜７には、ソースコンタクトのための開口部７ａが複数形成されている。
ゲート電極６の材料は特に限定されないが、例えばポリシリコンとする。本実施形態では、ゲート電極６は、ポリシリコン層６ａ（第１の層）により形成されている。また、図２に示すように、ゲート電極６は、ゲート引出電極１０３のポリシリコン層６ａと一体形成されている。すなわち、ゲート電極６とゲート引出電極１０３のポリシリコン層６ａは、電気的に接続し、連続的に形成されている。
本実施形態における半導体装置１００は、図１（ｂ）に示すように、ゲート電極６とゲート引出電極１０３のポリシリコン層６ａは、半導体基板１上に形成されたゲート酸化膜５上に配置されている。ゲート電極６とゲート引出電極１０３とは、同一の層に形成されている。
図２に示すように、ゲート引出電極１０３は、セル領域が形成された領域とは異なる領域に形成されている。一方、ゲート電極６はセル領域に形成されている。すなわち、ゲート引出電極１０３は、ゲート電圧がセル領域全体に均一に分配されるようにセル領域を横切るように配置されていてもよい。また、ゲート引出電極１０３にはゲートパッド１２が接続され、これらは一体に形成されている。
ゲート引出電極１０３は、ポリシリコン（第１の導電材料）からなるポリシリコン層（第１の層）６ａと、密着金属層１０３ａと、配線金属層１０３ｂとが順に積層した積層構造を有している。すなわち、ポリシリコン層６ａと、配線金属層１０３ｂと、は同一のパターンを有する。そのため、配線金属層１０３ｂと、ポリシリコン層６ａとの間には、全面にわたって層間絶縁膜７が形成されていない。
密着金属層１０３ａは、ポリシリコン層６ａと配線金属層１０３ｂとの間でこれらに接して設けられている。すなわち、密着金属層１０３ａは、配線金属層１０３ｂと同一のパターンを有する。
ここで、配線金属層１０３ｂの材料は、特に限定されないが、ポリシリコン（第１の導電材料）よりも抵抗が低いものが好ましい。本実施形態では、配線金属層１０３ｂはアルミニウムとする。
一方、密着金属層１０３ａの材料は、特に限定されないが、本実施形態では、密着金属層１０３ａは、ポリシリコン層６ａ上に、チタン膜１０３ａｂと、窒化チタン膜１０３ａａと、がこの順で積層された積層膜により構成されるものとする。
本実施形態における密着金属層１０３ａの積層膜による効果を以下に説明する。
密着金属層１０３ａは、上層の窒化チタン膜１０３ａａが、ポリシリコン層６ａ中のシリコンが、配線金属層１０３ｂのアルミニウム中に溶け出すことで生じる接合破壊（アロイスパイク不良）や導通不良を抑制できるバリアとして機能できる。それにより、ポリシリコン層６ａと配線金属層１０３ｂとの密着性をより確保できる。さらに、下層のチタン膜１０３ａｂにより、窒化チタン膜１０３ａａの窒素（Ｎ）がポリシリコン層６ａ中のシリコン中に導入されることを抑制できる。
また、密着金属層１０３ａは、コンタクトプラグなどを介したりせず、その全面積で直接、ポリシリコン層６ａおよび配線金属層１０３ｂ間に積層されて接する。そのため、密着金属層１０３ａの電気伝導度が多少高めであっても、配線抵抗の増加は接触面積の増加で相殺される。このため、半導体装置１００全体の抵抗の上昇を抑制できる。
また、積層膜の厚さは特に限定されないが、例えば、窒化チタン膜１０３ａａの膜厚が約３ｎｍ、チタン膜１０３ａｂの膜厚が約１３ｎｍであってもよい。この場合、配線金属層１０３ｂの膜厚は、約１μｍであることが好ましい。これにより、上層のソース電極１０８に凹凸が生じるのを阻止できる。
層間絶縁膜７は、ゲート電極６およびゲート引出電極１０３上に形成され、ゲート電極６およびゲート引出電極１０３を覆う単一層である。層間絶縁膜７を介して、ゲート引出電極１０３上にソース電極１０８が形成できるため、両者を異なる層に配置できる。また、層間絶縁膜７により、ゲート電極６およびゲート引出電極１０３とソース電極１０８とが短絡するのを抑制できる。
ドレイン電極９は、半導体基板１の裏面側に形成されている。ドレイン電極９は、例えばアルミニウムからなる。
また、ゲートパッド１２及びゲート引出電極１０３が設けられた領域には、ＭＯＳＦＥＴセル１０は配置されず、Ｐ型の第２ウェル１４が形成されている。ゲートパッド１２は、ポリシリコン層６ａと、密着金属層１０３ａと、配線金属層１０３ｂとが順に積層した積層構造を有する（不図示）。
第２ウェル１４を設けることにより、ドレイン・ソース間に逆電圧が印加されたときに、ゲートパッド１２及びゲート引出電極１０３の下のエピタキシャル層２と第２ウェル１４との接合により形成されるダイオードの、エピタキシャル層２における空乏層の広がりを良くし、耐圧を向上させる役目をしている。
図３および図４を参照しつつ、本発明による半導体装置の製造方法の一実施形態として、半導体装置１００の製造方法の一例を説明する。図３および図４は、本実施形態における半導体装置の製造方法を示す工程断面図である。
まず、半導体基板（不図示）の所定領域にフォトリソグラフィ法およびイオン注入法を用いてＰ型の第２ウェル１４を形成した後、フォトリソグラフィ法およびエッチング処理を用いて、半導体基板上に所定パターンのゲート酸化膜５を形成する。
次に、ゲート酸化膜５の上に、ポリシリコン（第１の導電材料）により構成されたポリシリコン層６ａ（第１の層）を形成する。
次に、フォトリソグラフィ法およびドライエッチング法を用いて、ポリシリコン層６ａを選択的に除去して、ゲート電極６およびゲート引出電極１０３のパターンを形成する。これにより、ゲート電極６およびゲート引出電極１０３用のポリシリコン層６ａを一体的かつ連続的に同時形成できる（図３（ａ））。
その後、ウェル３およびソース領域４をイオン注入・拡散法で形成する。
次に、図３（ｂ）に示すように、ゲート電極６およびゲート引出電極１０３用のポリシリコン層６ａ（第１の層）上の全面にレジスト層ＰＲを形成し、続けて、レジスト層ＰＲにゲート引出電極１０３のパターンで開口した開口部を設け、当該開口部底面にポリシリコン層６ａの上面を露出させる。すなわち、半導体基板は、ほぼポリシリコン層６ａ部を開口したレジスト層ＰＲで被覆される。
次に、図３（ｃ）に示すように、レジスト層ＰＲをマスクとして、半導体基板上の全面に窒化チタン膜１０３ａａ及びチタン膜１０３ａｂより構成される密着金属層１０３ａを形成し、レジスト層ＰＲの開口部から露出したポリシリコン層６ａの上に、密着金属層１０３ａを付着させる。密着金属層１０３ａとして、例えば、チタン膜１０３ａｂ、窒化チタン膜１０３ａａをこの順で付着させる。膜厚は、チタン膜１０３ａｂ約１３ｎｍ、窒化チタン膜１０３ａａ約３ｎｍとすることができる。
続けて、レジスト層ＰＲをマスクとして、半導体基板上の全面に配線金属層１０３ｂを形成し、密着金属層１０３ａの直上に配線金属層１０３ｂを付着させる。密着金属層１０３ａおよび配線金属層１０３ｂは、スパッタ法または蒸着法により積層付着される。配線金属層１０３ｂとして、例えば、アルミニウム膜を付着させ、その膜厚を約１μｍとすることができる。
次に、図３（ｄ）に示すように、レジスト層ＰＲを用いたリフトオフ法で、レジスト層ＰＲを除去するとともに、所定パターンの、ポリシリコン層６ａと密着金属層１０３ａと配線金属層１０３ｂとでなる積層構造を有するゲート引出電極１０３を形成する。
ゲート電極６およびゲート引出電極１０３用のポリシリコン層６ａ（第１の層）および配線金属層１０３ｂ上に、ゲート電極６およびゲート引出電極１０３を覆う層間絶縁膜７を形成する。
続いて、図４（ａ）に示すように、層間絶縁膜７を選択的に除去して、半導体基板表面のソースコンタクト領域に到達する開口部７ａ（コンタクトホール）を形成する。さらに、図２で示したゲートパッド領域に対応する開口部１０７ａを形成する。
次に、図４（ｂ）に示すように、層間絶縁膜７上に、ソース電極１０８を形成し、ソース電極１０８をソースコンタクト領域に電気的に接続する。
その後、半導体基板の裏面側に、図１（ｂ）で示したドレイン電極９を形成して縦型パワーＭＯＳＦＥＴである半導体装置１００が得られる。
本実施形態の効果を説明する。
半導体装置１００の製造方法は、レジスト層ＰＲをマスクとしたリフトオフ法により、ゲート引出電極１０３のパターンの配線金属層１０３ｂを形成するので、配線金属層１０３ｂをパターニングする際にゲート電極６を保護するための層間絶縁膜を形成する必要がない。そのため、一度の層間絶縁膜７の形成でゲート電極６およびゲート引出電極１０３を覆うことができる。これにより、層間絶縁膜の層数の増加なしにゲート引出電極１０３とソース電極１０８とを異なる層に配置することができる。
また半導体装置１００のゲート引出電極１０３とゲート電極６とを一層の層間絶縁膜７で覆う構成とすることにより、層間絶縁膜の層数が増加しないので、チップ厚みの増加を招くことなく、ゲート引出電極１０３とソース電極１０８とを異なる層に形成することができ、互いにパターンレイアウトの自由度を高くできる。そのため、半導体装置１００のオン抵抗の増加も防ぐことができる。また、層間絶縁膜７のクラックや剥離のポテンシャルの増大も防ぐことができる。
本実施形態によれば、半導体装置１００の厚みの増加を招くことなく、ゲート引出電極１０３とソース電極１０８のパターンレイアウトの自由度を高くすることができる。
本発明による半導体装置およびその製造方法は、上記実施形態に限定されるものではなく、様々な変形が可能である。
上記実施形態では、ゲート電極を基板上に設けた縦型パワーＭＯＳＦＥＴについて説明したが、例えば、図５に示すように、トレンチゲート構造を有する縦型パワーＭＯＳＦＥＴである半導体装置２００であってもよい。半導体装置２００の他の構造は半導体装置１００と同様であるため説明は省略する。
トレンチゲート構造を有する縦型パワーＭＯＳＦＥＴである場合、ゲート電極６がトレンチ内部に埋設され、ゲート電極６を構成するポリシリコン層が図示しない領域で半導体基板１表面上に引き出され、ゲート引出電極１０３を構成するポリシリコン層６ａと連続的な単一のパターンとして形成されている。すなわち、トレンチゲート構造であっても、ゲート電極６とゲート引出電極１０３のポリシリコン層６ａは、同一工程で形成される。
半導体装置２００においても、ゲート引出電極１０３とソース電極１０８が異なる層に形成されているため、互いのパターンレイアウトの自由度を高くできる。半導体装置２００においても、上記実施形態と同様の効果が得られる。
また、上記実施形態では、層間絶縁膜７をひとつの材料からなる層で説明したが、複数の異なる材料からなる積層膜としてもよい。
層間絶縁膜７の絶縁材料は、特に限定されないが、例えば、図９に示すように、上層に平坦性のよいＢＰＳＧ膜（ボロンガラス、リンガラスを含むシリコン酸化膜）を、下層にＢＰＳＧ膜からボロンやリンが下方に拡散することを防止するバリア層としてのＮＳＧ膜（ノンドープの二酸化シリコン膜）を積層した積層膜により構成されてもよい。図９の半導体装置３００の他の構造は半導体装置１００と同様であるため説明は省略する。
また、上記実施形態では、配線金属層１０３ｂの材料としてアルミニウムを用いた場合について説明したが、アルミニウム、銅およびタングステンのうちの少なくとも１つを含むものであってもよい。また、アルミニウムを含む合金膜や銅を含む合金膜などでもよい。タングステンを用いることにより、マイグレーションやアルミスパイクの発生を防止できる。ただし、タングステンを用いる場合は、配線抵抗の増加が許容されることが望ましい。
１ 半導体基板
２ エピタキシャル層
３ ウェル
４ ソース領域
５ ゲート酸化膜
６ ゲート電極
６ａ ポリシリコン層
７ 層間絶縁膜
７ａ 開口部
９ ドレイン電極
１０ ＭＯＳＦＥＴセル
１１ ソースパッド
１４ ウェル
１００ 半導体装置
１０３ ゲート引出電極
１０３ａ 密着金属層
１０３ａａ 窒化チタン膜
１０３ａｂ チタン膜
１０３ｂ 配線金属層
１０７ａ 開口部
１０８ ソース電極
１０８ａ 切り欠き部
２００ 半導体装置
３００ 半導体装置
ＰＲ レジスト層

Claims (20)

  1. 複数のセルが配列されたセル領域を含む基板と、
    前記基板上の前記セル領域に形成され、第１の導電材料により構成されたゲート電極と、
    前記基板上の前記セル領域が形成された領域とは異なる領域に、前記第１の導電材料により構成された第１の層、および前記第１の層上に形成された配線金属層との積層構造により構成されたゲート引出電極と、
    前記ゲート電極および前記ゲート引出電極上に形成され、前記ゲート電極および前記ゲート引出電極を覆う単一の層間絶縁膜と、
    前記層間絶縁膜上に形成されたソース電極と、
    を備えることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１の導電材料は、ポリシリコンであることを特徴とする半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記ゲート引出電極は、前記第１の層と前記配線金属層との間でこれらに接して設けられた金属密着層をさらに含むことを特徴とする半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記金属密着層は前記配線金属層と同一のパターンを有することを特徴とする半導体装置。
  5. 請求項１乃至４いずれかに記載の半導体装置において、
    前記ゲート電極は、前記ゲート引出電極の前記第１の層と一体形成されていることを特徴とする半導体装置。
  6. 請求項３または５に記載の半導体装置において、
    前記金属密着層は、窒化チタン膜およびチタン膜からなる積層膜により構成されることを特徴とする半導体装置。
  7. 請求項１乃至６いずれかに記載の半導体装置において、
    前記配線金属層は、前記第１の導電材料よりも抵抗が低い材料より形成されていることを特徴とする半導体装置。
  8. 請求項１乃至７いずれかに記載の半導体装置において、
    前記配線金属層は、アルミニウム、銅およびタングステンのうちの少なくとも１つを含むことを特徴とする半導体装置。
  9. 請求項１乃至８いずれかに記載の半導体装置において、
    前記ソース電極は、平面視で前記セル領域及び前記ゲート引出電極上の全面にわたって形成されていることを特徴とする半導体装置。
  10. 請求項１乃至９いずれかに記載の半導体装置において、
    前記ゲート電極と前記ゲート引出電極の前記第１の層とが、同一の層に形成されていることを特徴とする半導体装置。
  11. 請求項１乃至１０いずれかに記載の半導体装置において、
    前記層間絶縁膜は、複数の異なる材料からなる積層膜により構成されることを特徴とする半導体装置。
  12. 請求項１１に記載の半導体装置において、
    前記層間絶縁膜は、ＮＳＧ膜からなる下層と、ＢＰＳＧ膜からなる上層との積層膜であることを特徴とする半導体装置。
  13. 複数のセルが配列されたセル領域を含む基板上の前記セル領域に形成されたゲート電極と、前記セル領域が形成された領域とは異なる領域に形成されたゲート引出電極とを含む半導体装置の製造方法であって、
    前記基板上に、第１の導電材料により構成された前記ゲート電極と前記第１の導電材料により構成され、ゲート引出電極のパターンを有する第１の層とを形成する工程と、
    前記ゲート電極および前記第１の層上の全面にレジスト層を形成する工程と、
    前記レジスト層に前記ゲート引出電極のパターンで開口した開口部を設け、当該開口部底面に前記第１の層の上面を露出させる工程と、
    前記レジスト層をマスクとして、前記基板上の全面に配線金属層を形成し、前記レジスト層の前記開口部内の前記第１の層上に前記配線金属層を形成して前記ゲート引出電極を形成する工程と、
    前記レジスト層を除去する工程と、
    前記第１の層および前記配線金属層上に、前記ゲート電極および前記ゲート引出電極を覆う層間絶縁膜を形成する工程と、
    前記層間絶縁膜を選択的に除去して、前記基板表面のソースコンタクト領域に対応する箇所に到達するコンタクトホールを形成する工程と、
    前記層間絶縁膜上に、ソース電極を形成し、当該ソース電極を前記ソースコンタクト領域に電気的に接続する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  14. 請求項１３に記載の半導体装置の製造方法において、
    前記ゲート引出電極を形成する工程の前に、前記レジスト層をマスクとして、前記基板上の全面に金属密着層を形成し、前記レジスト層の前記開口部から露出した前記第１の層の直上に当該金属密着層を付着する工程をさらに含み、
    前記ゲート引出電極を形成する工程において、当該金属密着層の直上に前記配線金属層を付着させる
    ことを特徴とする半導体装置の製造方法。
  15. 請求項１４に記載の半導体装置の製造方法において、
    前記金属密着層を、チタン、窒化チタンをこの順にスパッタ法または蒸着法で付着させて形成することを特徴とする半導体装置の製造方法。
  16. 請求項１３乃至１５いずれかに記載の半導体装置の製造方法において、
    前記第１の導電材料は、ポリシリコンであることを特徴とする半導体装置の製造方法。
  17. 請求項１３乃至１６いずれかに記載の半導体装置の製造方法において、
    前記配線金属層は、アルミニウム、銅およびタングステンのうちの少なくとも１つを含むことを特徴とする半導体装置の製造方法。
  18. 請求項１３乃至１７いずれかに記載の半導体装置の製造方法において、
    前記層間絶縁膜上に、前記ソース電極を形成し、当該ソース電極を前記ソースコンタクト領域に電気的に接続する前記工程は、
    前記ソース電極を、平面視で前記セル領域及び前記ゲート引出電極上の全面にわたって前記層間絶縁膜上に形成することを特徴とする半導体装置の製造方法。
  19. 請求項１３乃至１８いずれかに記載の半導体装置の製造方法において、
    前記層間絶縁膜は、複数の異なる材料からなる積層膜により構成されることを特徴とする半導体装置の製造方法。
  20. 請求項１９に記載の半導体装置の製造方法において、
    前記層間絶縁膜は、ＮＳＧ膜からなる下層と、ＢＰＳＧ膜からなる上層との積層膜であることを特徴とする半導体装置の製造方法。
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