JP2008112890A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】ｐチャネルを有するトレンチゲート型ＭＩＳＦＥＴに過熱遮断回路を設けた半導体装置において、信頼性を向上できる技術を提供する。
【解決手段】ソース領域２８の上面からｐ−型エピタキシャル層２６に達するようにトレンチ２９が形成され、このトレンチ２９を埋め込むようにゲート電極３１が形成される。また、ゲート電極３１に離間してボディコンタクト用トレンチ３２が形成され、このボディコンタクト用トレンチ３２の底部にボディコンタクト領域３３を形成する。そして、ボディコンタクト領域３３の下層に本発明の特徴であるｎ型半導体領域３４を形成する。このｎ型半導体領域３４の不純物濃度は、チャネル形成領域２７よりも高く、ボディコンタクト領域３３よりも低くなっている。
【選択図】図１３

Description

本発明は、半導体装置およびその製造技術に関し、特に、ｐチャネルを有するトレンチゲート型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）に過熱遮断回路を設けた半導体装置およびその製造に適用して有効な技術に関するものである。
特開昭６３−２２９７５８号公報（特許文献１）には、過熱遮断回路を内蔵するパワーＭＩＳＦＥＴが開示されている。この特許文献１に記載されている技術によれば、パワーＭＩＳＦＥＴのゲート電極と外部ゲート端子（ゲートパッド）との間にゲート抵抗を設けるとともに、パワーＭＩＳＦＥＴのゲート電極とソース電極の間に保護回路用ＭＩＳＦＥＴを設けている。そして、パワーＭＩＳＦＥＴが過熱状態になったとき、保護回路用ＭＩＳＦＥＴをオンし、ゲート抵抗に電流を流す。これにより、パワーＭＩＳＦＥＴのゲート電極に印加される電圧を下げて、パワーＭＩＳＦＥＴをオフし、過熱による素子破壊を防止している。
特開２００５−５７０４９号公報（特許文献２）には、ｎチャネルを有するトレンチゲート型パワーＭＩＳＦＥＴのアバランシェ耐量を向上する技術が開示されている。具体的には、トレンチゲート型パワーＭＩＳＦＥＴのコンタクト溝の底部にｐ＋型半導体領域を形成し、このｐ＋型半導体領域の下部に、ｐ＋型半導体領域およびｎ−型単結晶シリコン層と接し、ｐ＋型半導体領域より不純物濃度の低いｐ型半導体領域を形成する。さらに、ｐ型半導体領域の下部のｎ−型単結晶シリコン層に、ｐ型半導体領域と接し、ｎ−型単結晶シリコン層より不純物濃度の高いｎ型半導体領域を形成するとしている。
特開昭６３−２２９７５８号公報 特開２００５−５７０４９号公報
数ワット以上の電力を扱える大電力用途のトランジスタをパワートランジスタといい、様々な構造のものが存在する。中でもパワーＭＩＳＦＥＴにおいては、チャネルを流れる電流の方向によって、いわゆる縦型構造や横型構造と呼ばれるものがある。さらに、ゲート電極の構造に応じてトレンチゲート型パワーＭＩＳＦＥＴやプレーナ型パワーＭＩＳＦＥＴと呼ばれる構造がある。このようなパワーＭＩＳＦＥＴにおいては、大きな電力を得るために、多数個のパワーＭＩＳＦＥＴを並列に接続して使用している。
パワーＭＩＳＦＥＴは、チャネルを流れるキャリアの種類によってｐチャネルパワーＭＩＳＦＥＴとｎチャネルパワーＭＩＳＦＥＴに分けられる。ｐチャネルパワーＭＩＳＦＥＴでは、正孔を多数キャリアとして利用し、ｎチャネルパワーＭＩＳＦＥＴでは電子を多数キャリアとして利用している。
一般的に、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴは、ｎチャネルトレンチゲート型パワーＭＩＳＦＥＴと比較してアバランシェ破壊が生じにくいという特徴がある。これは、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴにおいて寄生的に存在しているｐｎｐバイポーラトランジスタの電流増幅率（ｈＦＥ）が、ｎチャネルトレンチゲート型パワーＭＩＳＦＥＴに寄生的に存在しているｎｐｎバイポーラトランジスタの電流増幅率と比較してかなり小さいためである。また、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴのキャリアである正孔の移動度が、ｎチャネルトレンチゲート型パワーＭＩＳＦＥＴのキャリアである電子の移動度に比べて約１／４程度と小さいためである。したがって、単体のｐチャネルトレンチゲート型パワーＭＩＳＦＥＴでは、アバランシェ耐性不足が問題になることはほとんどないといえる。
ここで、パワーＭＩＳＦＥＴの破壊を防止して信頼性を向上するために、過熱遮断回路を内蔵したパワーＭＩＳＦＥＴがある。例えば、特許文献１に記載されているように、過熱遮断回路として、パワーＭＩＳＦＥＴのゲート電極と外部ゲート端子（ゲートパッド）との間にゲート抵抗を設けるとともに、パワーＭＩＳＦＥＴのゲート電極とソース電極の間に保護回路用ＭＩＳＦＥＴを設けているものがある。この過熱遮断回路によれば、パワーＭＩＳＦＥＴが過熱状態になったとき、保護回路用ＭＩＳＦＥＴをオンし、ゲート抵抗に電流を流す。これにより、パワーＭＩＳＦＥＴのゲート電極に印加される電圧を下げて、パワーＭＩＳＦＥＴをオフし、過熱による素子破壊を防止している。
過熱遮断回路を内蔵したパワーＭＩＳＦＥＴとして、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴに過熱遮断回路を内蔵したものがある。この過熱遮断回路を内蔵したｐチャネルトレンチゲート型パワーＭＩＳＦＥＴにおいては、アバランシェ耐量（Ｌ負荷耐量）が目標値に対して低下する問題点が発生した。単体のｐチャネルトレンチゲート型パワーＭＩＳＦＥＴでは、アバランシェ耐量が問題とならないことと、同一回路構成の過熱遮断回路を内蔵したｐチャネルのプレーナ型パワーＭＩＳＦＥＴでは、充分に高いアバランシェ耐量を有していることから、この問題は、過熱遮断回路を内蔵したｐチャネルトレンチゲート型パワーＭＩＳＦＥＴに特有の問題であることがわかる。
本発明の目的は、ｐチャネルを有するトレンチゲート型ＭＩＳＦＥＴに過熱遮断回路を設けた半導体装置において、信頼性を向上できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明による半導体装置は、ｐ型チャネルを有するトレンチゲート型ＭＩＳＦＥＴと、ゲートパッドと前記トレンチゲート型ＭＩＳＦＥＴのゲート電極との間に抵抗素子を含む半導体装置に関するものである。そして、（ａ）半導体基板と、（ｂ）前記半導体基板上に形成されたｐ型半導体領域と、（ｃ）前記ｐ型半導体領域上に形成されたｎ型チャネル領域と、（ｄ）前記ｎ型チャネル領域上に形成されたｐ型ソース領域とを備える。さらに、（ｅ）前記ｐ型ソース領域の上面から前記ｐ型半導体領域に達するトレンチと、（ｆ）前記トレンチの内壁に形成されたゲート絶縁膜と、（ｇ）前記ゲート絶縁膜上に形成され、前記トレンチを埋め込むように形成されたゲート電極とを備える。そして、（ｈ）前記ｎ型チャネル領域内に形成され、前記ｎ型チャネル領域よりも不純物が高濃度に導入された第１ｎ型半導体領域と、（ｉ）前記第１ｎ型半導体領域より深く、前記トレンチの底部よりも浅い領域に形成され、前記第１ｎ型半導体領域よりも不純物が低濃度に導入され、かつ、前記ｎ型チャネル領域よりも不純物が高濃度に導入された第２ｎ型半導体領域とを備えることを特徴とする。
また、本発明による半導体装置の製造方法は、ｐ型チャネルを有するトレンチゲート型ＭＩＳＦＥＴと、ゲートパッドと前記トレンチゲート型ＭＩＳＦＥＴのゲート電極との間に抵抗素子を含む半導体装置の製造方法に関するものである。そして、（ａ）半導体基板上にｐ型半導体領域を形成する工程と、（ｂ）前記ｐ型半導体領域にトレンチを形成する工程と、（ｃ）前記トレンチの内壁にゲート絶縁膜を形成する工程と、（ｄ）前記トレンチを埋め込むようにゲート電極を形成する工程とを備える。さらに、（ｅ）前記ｐ型半導体領域の前記トレンチよりも浅い領域にｎ型チャネル領域を形成する工程と、（ｆ）前記ｎ型チャネル領域の底部よりも浅い表面領域にｐ型ソース領域を形成する工程と、（ｇ）前記ｎ型チャネル領域に第１ｎ型半導体領域を形成する工程とを備える。そして、（ｈ）前記第１ｎ型半導体領域より深く、前記トレンチの底部よりも浅い領域に第２ｎ型半導体領域を形成する工程とを備え、前記第２ｎ型半導体領域の不純物濃度は、前記第１ｎ型半導体領域の不純物濃度よりも低く、かつ、前記ｎ型チャネル領域の不純物濃度よりも高いことを特徴とする。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
ボディコンタクト領域の直下にチャネル形成領域と同じ導電型で高濃度のｎ型半導体領域を形成することにより、チャネル形成領域とドレイン領域との境界に存在するｐｎ接合でアバランシェ降伏するポイントをトレンチゲート電極の側壁から離れた位置に形成することができる。このため、アバランシェ降伏する際に発生した電子電流が、トレンチゲート電極の側壁を流れることを抑制することができ、ゲート電極に注入される電子を低減することができる。この結果、ゲート電極に直列に接続された抵抗素子における電圧降下を防ぐことができ、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴがターンオンしてデバイス動作が安全動作領域を越え、熱破壊する現象を防止できる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態１）
本実施の形態１における半導体装置について、図面を参照しながら説明する。本実施の形態１における半導体装置は、過熱遮断回路を内蔵したｐチャネルトレンチゲート型パワーＭＩＳＦＥＴである。トレンチゲート型パワーＭＩＳＦＥＴとは、半導体基板の厚さ方向に形成されたトレンチ（溝）に埋め込むようにゲート電極を形成する構造のパワーＭＩＳＦＥＴであり、ｐチャネルとは、パワーＭＩＳＦＥＴの多数キャリアが正孔であるものを示している。
図１は、過熱遮断回路を内蔵したｐチャネルトレンチゲート型パワーＭＩＳＦＥＴを示す回路ブロック図である。図１において、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ１には、過熱遮断回路２が接続されている。過熱遮断回路２は、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ１が過熱状態になったときに、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ１を強制的にオフして保護するための回路である。
この過熱遮断回路２は、ゲート遮断抵抗３、温度検知回路４、ラッチ回路５および保護用ＭＩＳＦＥＴ６を有している。そして、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ１のゲート電極とゲートパッドとの間にゲート遮断抵抗３が直列に設けられており、このゲート遮断抵抗３と、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴのソース領域が接続されるソースパッドとの間に保護用ＭＩＳＦＥＴ６が形成されている。さらに、ゲートパッドとソースパッドとの間には、温度検知回路４およびラッチ回路５が接続されており、ラッチ回路５は保護用ＭＩＳＦＥＴ６のゲート電極に接続されている。温度検知回路４としては、例えば、ダイオードを用いたものを使用できる。つまり、ダイオードは温度変化に伴って抵抗が変化するので、この温度変化に対する抵抗変化を利用することにより温度を検知することができる。
次に、過熱遮断回路２の動作について説明する。通常時には、図１に示すゲートパッドからゲート電圧がｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ１のゲート電極に入力される。すると、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ１がオンして、ドレインパッドとソースパッドとの間に電流が流れる。このとき、システム上、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ１に接続されている負荷（図示せず）が、例えば、何らかの原因により短絡すると、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ１はゲート電極がオンした状態のままで電源電圧が印加され、大電流（ＭＩＳＦＥＴの飽和電流）が流れる状態となる。このため、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ１が過熱状態になる。過熱状態が続くと、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ１が破壊されてしまうので、過熱遮断回路２が動作する。
まず、温度検知回路４によって、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ１の温度を検知する。そして、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ１の温度がある一定温度以上になると、温度検知回路４はラッチ回路５を介して保護用ＭＩＳＦＥＴ６をオンする。すると、ゲートパッドとソースパッドとの間には、保護用ＭＩＳＦＥＴ６を介して遮断電流が流れる。この遮断電流は、ゲート遮断抵抗３にも流れるので、遮断電流がゲート遮断抵抗３を流れることにより電圧降下が生じる。すると、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ１のゲート電極に印加される電圧がしきい値電圧以下となり、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ１がオフする。このようにｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ１が過熱した場合、過熱遮断回路２を動作させることによりｐチャネルトレンチゲート型パワーＭＩＳＦＥＴを強制的にオフする。したがって、過熱によるｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ１の破壊を防止できる。以上のことから、過熱遮断回路２を内蔵したｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ１によれば、信頼性を向上することができる。
図１では、過熱遮断回路２としてゲート遮断抵抗を使用するものを挙げて説明している。ゲート遮断抵抗３を使用する過熱遮断回路２では、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ１をオフするために、ゲート遮断抵抗３および保護用ＭＩＳＦＥＴ６を有している。ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ１をオフさせるには、保護用ＭＩＳＦＥＴ６をオンさせることにより、ゲート遮断抵抗３で電圧降下を生じさせ、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ１のゲート電極に印加される電圧をしきい値電圧以下になるようにすることで実現している。ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ１のゲート電極に印加される電圧は、ゲート遮断抵抗３と、保護用ＭＩＳＦＥＴ６のオン抵抗比により決定される。この場合、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ１のゲート電極に印加される電圧をしきい値電圧以下（一般的に、１Ｖ以下）とするためには、保護用ＭＩＳＦＥＴ６のオン抵抗をゲート遮断抵抗３に比べて、充分小さくする必要がある。
また、遮断電流値は外部駆動回路の電流駆動能力以下とする必要がある。これは、電流駆動能力以上の電流を遮断電流として引き込むと、外部駆動回路の出力が低下して規定の電圧を出力することができなくなるためである。この遮断電流の電流値は、外部駆動回路による印加電圧（ゲートパッドに印加される電圧）とゲート遮断抵抗３によりほぼ決定される。
図１に示すように、過熱遮断回路２を構成する温度検知回路４などは、ゲートパッドから電源を供給するようになっているため、電源電圧の変動などに伴う外来ノイズによって、過熱遮断回路２が正常に動作できなくなるおそれがある。例えば、遮断と遮断解除とを繰り返すような発振現象が起こり、正常な遮断機能を得ることができない可能性がある。このため、過熱遮断回路２に形成するゲート遮断抵抗３としては、通常、５ｋΩ以上の抵抗が用いられることが多い。すなわち、過熱遮断回路２における発振現象を防止するためには、５ｋΩ以上のゲート遮断抵抗３を使用する必要がある。一方、ゲート遮断抵抗３の抵抗値を大きくしすぎると、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ１のスイッチングスピードが遅くなってしまうので、ゲート遮断抵抗３の抵抗値には上限が設けられる。このことから、過熱遮断回路２に使用するゲート遮断抵抗３として、抵抗値が５ｋΩ〜２０ｋΩの抵抗が用いられることが多い。
ところで、パワーＭＩＳＦＥＴには、キャリアが電子であるｎチャネルパワーＭＩＳＦＥＴとキャリアが正孔であるｐチャネルパワーＭＩＳＦＥＴがある。これらのパワーＭＩＳＦＥＴは、どちらも、例えば、スイッチング素子として使用されることがある。ここで、負荷よりも電源電位側にスイッチング素子としてのパワーＭＩＳＦＥＴを配置する構成をハイサイドスイッチと呼び、負荷よりも接地電位側にスイッチング素子としてのパワーＭＩＳＦＥＴを配置する構成をローサイドスイッチと呼ぶ。例えば、ハイサイドスイッチとして、ｎチャネルパワーＭＩＳＦＥＴとｐチャネルパワーＭＩＳＦＥＴが使用されるが、ｎチャネルパワーＭＩＳＦＥＴでハイサイドスイッチを構成する場合に比べて、ｐチャネルパワーＭＩＳＦＥＴでハイサイドスイッチを構成する場合の方が、駆動回路が簡素化できる利点がある。この点について説明する。
図２は、例えばランプ（負荷）を点灯するハイサイドスイッチとしてｎチャネルパワーＭＩＳＦＥＴを使用する場合を示す回路ブロック図である。図２に示すように、ランプ７の電源電位側にｎチャネルパワーＭＩＳＦＥＴ８が設けられている。そして、ｎチャネルパワーＭＩＳＦＥＴ８のゲート電極には、ｎチャネルパワーＭＩＳＦＥＴ８のスイッチングを制御する昇圧回路９が接続されている。この昇圧回路９によってｎチャネルパワーＭＩＳＦＥＴ８のオン／オフを制御することにより、ランプ７の点灯／消灯を行なうことができる。
ｎチャネルパワーＭＩＳＦＥＴ８をハイサイドスイッチとして利用する場合には、入力電圧より高いドライブ電圧（ＶＧ＝Ｖｉｎ（入力電圧）＋ＶＧＳ（しきい値電圧））をゲート電極に印加する必要があるため、図２に示すように、昇圧回路９が必要となり、ｎチャネルパワーＭＩＳＦＥＴ８を駆動する駆動回路が複雑になってしまう。
これに対し、ランプを点灯するハイサイドスイッチとしてｐチャネルパワーＭＩＳＦＥＴを使用する場合の回路ブロック図を図３に示す。図３に示すように、ランプ７の電源電位側にｐチャネルパワーＭＩＳＦＥＴ１０が設けられている。このｐチャネルパワーＭＩＳＦＥＴ１０のゲート電極には、昇圧回路は設けられていない。すなわち、ｐチャネルパワーＭＩＳＦＥＴ１０をハイサイドスイッチとして利用する場合には、入力電圧より低いドライブ電圧（ＶＧ＝Ｖｉｎ（入力電圧）−ＶＧＳ（しきい値電圧））で駆動できるので、ｐチャネルパワーＭＩＳＦＥＴ１０を駆動する駆動回路を簡素化することができる。したがって、ｎチャネルパワーＭＩＳＦＥＴ８をハイサイドスイッチとして使用する場合よりも、ｐチャネルパワーＭＩＳＦＥＴ１０をハイサイドスイッチとして使用する場合のほうが、小型で簡素なシステムを実現でき、汎用性に優れているといえる。
過熱遮断回路を内蔵したパワーＭＩＳＦＥＴにおいても、ｐチャネルパワーＭＩＳＦＥＴを使用した製品とｎチャネルパワーＭＩＳＦＥＴを使用した製品があるが、上述した理由により過熱遮断回路を内蔵したｐチャネルパワーＭＩＳＦＥＴは汎用性という点では優位性があり、幅広い顧客からの要求が期待される。
従来、過熱遮断回路を内蔵したパワーＭＩＳＦＥＴにおいては、プレーナ型パワーＭＩＳＦＥＴが一般的である。プレーナ型パワーＭＩＳＦＥＴとは、ゲート電極が半導体基板の主面上に形成された構造をしているものである。しかし、このプレーナ型パワーＭＩＳＦＥＴでは、セルサイズを小さくすることが困難であるため、オン抵抗の低減に限界があった。そこで、従来までのプレーナ型パワーＭＩＳＦＥＴにかわり、トレンチ型パワーＭＩＳＦＥＴを採用する事でセルをシュリンクして、プレーナ型パワーＭＩＳＦＥＴに比べてオン抵抗を低減することが検討されている。
次に、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴのアバランシェ耐量について説明する。アバランシェ耐量とは、アバランシェ破壊によって素子が破壊しない目安を示すものである。図４は、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ１のアバランシェ耐量を測定する回路を示す図である。図４に示すように、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴのドレインパッドには、インダクタンス１１と電源１２が接続され、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴのソースパッドおよび電源１２のインダクタンス１１と接続されていない側の端子が接地されている。また、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴのゲートパッドには、パルスジェネレータが接続されている。このように構成された回路において、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴがアバランシェ破壊を起こすメカニズムについて説明する。
図５はｐチャネルトレンチゲート型パワーＭＩＳＦＥＴを示す模式図である。図５において、ドレイン領域としてｐ型の半導体基板（ｐ−型エピタキシャル層）が形成されており、この半導体基板上にボディ領域となるチャネル形成領域（ｎ−型半導体領域）が形成されている。そして、チャネル形成領域の上部（表面）には、ソース領域（ｐ＋型半導体領域）が形成されている。ソース領域に隣接してゲートトレンチ構造のゲート電極とボディコンタクト領域（ｎ＋型半導体領域）が形成されている。このように形成されたｐチャネルトレンチゲート型パワーＭＩＳＦＥＴにおいて、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴをターンオフさせると、ゲート電極に印加されるゲート電圧がしきい値電圧以下になる。すると、ゲート電極の側面に形成されているチャネルが消滅して電流経路が遮断されるため、ドレイン電流は流れなくなる。このとき、インダクタンス（Ｌ）を有する負荷に逆起電力が発生し、発生した逆起電力がｐチャネルトレンチゲート型パワーＭＩＳＦＥＴのドレイン領域に印加される。
したがって、ｐ型の半導体基板とチャネル形成領域（ｎ−型半導体領域）の境界に形成されるｐｎ接合に逆バイアスの電圧が印加される。この逆バイアスの電圧がｐｎ接合の接合耐圧を超えるとインパクトイオン化によるアバランシェ降伏が起きて大量の電子正孔対が生成される。
一方、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴは、ソース領域（ｐ＋型半導体領域）、チャネル形成領域（ｎ−型半導体領域）および半導体基板（ｐ−型半導体領域）によって寄生ｐｎｐバイポーラトランジスタが形成される。アバランシェ降伏した際に発生する正孔はドレイン領域に注入され、電子はチャネル形成領域を通ってボディコンタクト領域に注入される。ここで、チャネル形成領域が寄生ｐｎｐバイポーラトランジスタのベース領域に相当し、ベース抵抗が大きい場合、寄生ｐｎｐバイポーラトランジスタがオンする。つまり、ベース抵抗による電圧降下（電子電流×ｒｂ）の値が約０．７Ｖを超えると、エミッタ領域とベース領域間が順バイアスされ、寄生ｐｎｐバイポーラトランジスタがオンする。このような寄生ｐｎｐバイポーラトランジスタがオンしたセルでは、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴのゲート電極で制御することができない大電流が流れて発熱する。このとき、発熱による温度上昇により半導体領域の電気抵抗が小さくなるために、さらに大きな電流が流れるという正帰還が起こる。この結果、大電流が局所的に流れてｐチャネルトレンチゲート型パワーＭＩＳＦＥＴの破壊が起こる。この現象がアバランシェ破壊である。特に、自動車分野では、大きなインダクタンスを有する負荷が存在してもアバランシェ破壊しないことが要求されており、アバランシェ耐量は重要な特性の１つとなっている。
一般的に、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴは、ｎチャネルトレンチゲート型パワーＭＩＳＦＥＴと比較してアバランシェ破壊が生じにくいという特徴がある。これは、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴにおいて寄生的に存在しているｐｎｐバイポーラトランジスタの電流増幅率（ｈＦＥ）が、ｎチャネルトレンチゲート型パワーＭＩＳＦＥＴに寄生的に存在しているｎｐｎバイポーラトランジスタの電流増幅率と比較してかなり小さいためである。また、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴのキャリアである正孔の移動度が、ｎチャネルトレンチゲート型パワーＭＩＳＦＥＴのキャリアである電子の移動度に比べて約１／４程度と小さいためである。したがって、単体のｐチャネルトレンチゲート型パワーＭＩＳＦＥＴでは、アバランシェ耐性不足が問題になることはほとんどないといえる。
ところが、過熱遮断回路を内蔵したｐチャネルトレンチゲート型パワーＭＩＳＦＥＴでは、アバランシェ耐量が目標値に対して未達になる問題点が発生している。以下に、このアバランシェ耐量が未達になる理由について検討する。
図６は、過熱遮断回路を内蔵したｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ１のアバランシェ耐量を測定する回路を示す図である。図６は、図４と基本的に同様の構成をしており、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ１に過熱遮断回路２が接続されている点が異なっている。図６に示す回路構成でアバランシェ耐量を測定する際のスイッチング波形を図７に示す。なお、図７では、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ１を対象としているため、縦軸は正負を反転して表示している。図７において、ゲートパッドにドライブ電圧が印加されると、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ１にはドレイン電流が流れる。このとき、図６に示す過熱遮断回路２に含まれるゲート遮断抵抗３とｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ１のゲート電極との間に存在する領域ＶＧ１の電位もゲートパッドに印加されるドライブ電圧と同様の電圧が印加される。
続いて、ゲートパッドの電位をドライブ電圧からオフ電圧にすると、インダクタンス（Ｌ負荷）による逆起電力が発生し、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ１でアバランシェ降伏が生じる。このため、ドレインパッドにはアバランシェ降伏電圧が印加され、ドレイン電流としてアバランシェピーク電流（Ｉａｐ）が流れる。このとき、ゲート遮断抵抗３が存在しない場合には、ゲートパッドの電位と同様に、領域ＶＧ１の電位も正常にオフするが、大きなゲート遮断抵抗３が存在すると、領域ＶＧ１にドライブ電圧レベルの電圧が印加された状態が長く続くことが判明した。この状態では、ドレインパッドとソースパッドに大きな電圧が印加されたままで、オンしやすいｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ１に大電流が集中して流れるために発熱し、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ１は破壊する。この現象は、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ１のゲート電極に直列接続されているゲート遮断抵抗３の抵抗値が大きいほど顕著に現れている。
この現象は以下の理由により現れると考えられる。すなわち、過熱遮断回路２を内蔵したｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ１では、インダクタンス（Ｌ負荷）によるアバランシェ降伏時に、想定外の大きなゲート電流が流れて、ゲート電極に直列接続されたゲート遮断抵抗（５ｋΩ〜２０ｋΩ）３において電圧降下が起きていると考えられる。このとき、ゲート電極は負にバイアスされるために、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ１がオンする状態になりうる。この状態では、ソース領域とドレイン領域の間に大きな電圧が印加されたままで、オン抵抗が低いセルに大電流が集中して流れるために発熱し、安全動作領域（Area of Safe Operation）を越えて、熱暴走により破壊に至る（いわゆる、ＡＳＯ破壊）。このように通常のアバランシェ耐量測定試験でＡＳＯ破壊にまで至ってしまう現象は、単体のｐチャネルトレンチゲート型パワーＭＩＳＦＥＴでは見られず、過熱遮断回路２に特有の大きなゲート遮断抵抗３の存在によって初めて発現する破壊現象である。
ここで、過熱遮断回路２が内蔵されているので、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ１が発熱した時点で、この過熱遮断回路２が動作すればよいと考えられる。しかし、今問題になっている現象は、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ１をオフした際のアバランシェ降伏現象である。すなわち、ゲート電極にドライブ電圧ではなく、オフ電圧が印加されているときの問題である。したがって、過熱遮断回路２によってｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ１を強制的にオフすることは何の意味もなさないのである。
このように過熱遮断回路を内蔵したｐチャネルトレンチゲート型パワーＭＩＳＦＥＴでは、ゲート遮断抵抗の存在によりＡＳＯ破壊にまで至る問題点が存在することがわかる。過熱遮断回路を内蔵したｐチャネルトレンチゲート型パワーＭＩＳＦＥＴでは、上述した問題点が生じるが、過熱遮断回路を内蔵したｐチャネルプレーナ型パワーＭＩＳＦＥＴでは、このような問題が生じずに高いアバランシェ耐量を有している。この違いについて説明する。
図８は、ｐチャネルプレーナ型パワーＭＩＳＦＥＴにおいて、ソース領域とドレイン領域との間の耐圧（Ｖｄｓｓ）とドレイン電流密度（Ｊｄｓ）および耐圧（Ｖｄｓｓ）とゲート電流密度（Ｊｇ）との関係を示すグラフである。横軸は耐圧（Ｖ）を示し、縦軸はドレイン電流密度（Ｊｄｓ）およびゲート電流密度（Ｊｇ）を示している。
図８に示すように、耐圧が−６５Ｖを超えると、ｐチャネルプレーナ型パワーＭＩＳＦＥＴにおいて、アバランシェ降伏が生じて急激にドレイン電流が上昇していることがわかる。しかし、図８に示すように、ｐチャネルプレーナ型パワーＭＩＳＦＥＴでは、アバランシェ降伏が生じても、ゲート電流が増加しないことがわかる。したがって、ｐチャネルプレーナ型パワーＭＩＳＦＥＴでは、ゲート遮断抵抗が存在しても、ゲート電流が増加しないので、ゲート遮断抵抗×ゲート電流による電圧降下が少なくなる。このため、ゲート遮断抵抗が存在してもＡＳＯ破壊に至る現象が発現しないのである。
これに対し、図９は、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴにおいて、ソース領域とドレイン領域との間の耐圧（Ｖｄｓｓ）とドレイン電流密度（Ｊｄｓ）および耐圧（Ｖｄｓｓ）とゲート電流密度（Ｊｇ）との関係を示すグラフである。横軸は耐圧（Ｖ）を示し、縦軸はドレイン電流密度（Ｊｄｓ）およびゲート電流密度（Ｊｇ）を示している。
図９に示すように、耐圧が−７５Ｖを超えると、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴにおいて、アバランシェ降伏が生じて急激にドレイン電流が上昇していることがわかる。このとき、ｐチャネルプレーナ型パワーＭＩＳＦＥＴとは異なりｐチャネルトレンチゲート型パワーＭＩＳＦＥＴでは、ゲート電流も著しく増加していることがわかる。これは、アバランシェ降伏時に発生したキャリア（電子）がゲート電極に注入されていると考えられる。したがって、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴでは、ゲート電流が増加するため、ゲート遮断抵抗×ゲート電流による電圧降下が大きくなる。この電圧降下はゲート電極に負バイアスを印加する方向に働くため、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴのゲート電極には、オフしているにもかかわらず、ドライブ電圧と同等の電圧が印加される状態となりうる。このことから、ソース領域とドレイン領域の間に大きな電圧が印加されたままで、オンしやすいｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ１に大電流が集中して流れるために発熱し、安全動作領域を越えて、熱暴走によりＡＳＯ破壊に至る現象が顕在化するのである。この現象は、ｐチャネルプレーナ型パワーＭＩＳＦＥＴでは見られないものであり、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴに特有の現象であると考えられる。
次に、ｐチャネルプレーナ型パワーＭＩＳＦＥＴではアバランシェ降伏時にゲート電流が少なく、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴではアバランシェ降伏時にゲート電流が増加する理由を、それぞれの構造の観点から考察する。
図１０は、ｐチャネルプレーナ型パワーＭＩＳＦＥＴの断面図である。図１０において、アバランシェ降伏時における電界最大点を星印で示している。図１０を見てわかるように、電界最大点は、ｐ−型エピタキシャル層１５とチャネル形成領域（ｎ−型半導体領域）１６との境界領域（ｐｎ接合領域）のうち曲率が大きな領域に存在することがわかる。この電界最大点では、インパクトイオン化が起こりやすく、インパクトイオン化で多量の電子正孔対が形成される。発生した正孔はドレイン領域に流れる一方、電子はチャネル形成領域１６を通ってボディコンタクト領域（ｎ＋型半導体領域）１７に注入される。このとき、ｐチャネルプレーナ型パワーＭＩＳＦＥＴでは、ゲート電極の形成位置と、インパクトイオン化が生じやすい電界最大点との距離が離れており、発生した電子電流もゲート電極から離れた位置を流れている。このため、アバランシェ降伏時に発生した電子がゲート電極に注入されることは極めて少なく、ゲート遮断抵抗が存在してもＡＳＯ破壊に至る現象が発現しないのである。
これに対し、図１１は、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴの断面図である。図１１においても、アバランシェ降伏時における電界最大点を星印で示している。図１１を見てわかるように、電界最大点は、ゲート電極が形成されたトレンチ１８の底部近傍に存在することがわかる。したがって、電界最大点とゲート電極との距離が非常に近い構造となっていることがわかる。電界最大点近傍で発生するインパクトイオン化により電子正孔対が発生するが、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴでは、トレンチ１８の側壁に沿って電子電流が流れている。つまり、正孔はｐ−型エピタキシャル層１５からドレイン領域に流れる一方、電子はゲート電極が形成されているトレンチ１８の側壁に沿って、チャネル形成領域（ｎ−型半導体領域）１６からボディコンタクト領域（ｎ＋型半導体領域）１７に流れている。アバランシェ降伏時に発生する電子の経路に着目すると、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴは、ｐチャネルプレーナ型パワーＭＩＳＦＥＴに比べて、アバランシェ降伏時に発生する電子がゲート電極に注入されやすい構造であることがわかる。このことから、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴでは、アバランシェ降伏時に発生した電子がゲート電極に注入されるおそれが高い。さらに、ゲート遮断抵抗が存在するので、ソース領域とドレイン領域の間に大きな電圧が印加されたままで、オンしやすいｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ１に大電流が集中して流れるために発熱し、安全動作領域を越えて、熱暴走によりＡＳＯ破壊に至る現象が顕在化するのである。
ここで、ゲート絶縁膜のポテンシャルを乗り越えるのに必要なエネルギーは、正孔と比較して電子のほうが約１桁程度小さいことから、ｎチャネルトレンチゲート型パワーＭＩＳＦＥＴよりもｐチャネルトレンチゲート型パワーＭＩＳＦＥＴで問題となりやすいことがわかる。
以上のことをまとめると以下のようになる。すなわち、過熱遮断回路を内蔵したｐチャネルトレンチゲート型パワーＭＩＳＦＥＴでは、オフする際のアバランシェ降伏によって発生した電子がゲート電極に注入される。そして、注入された電子による電流がゲート遮断抵抗を流れて電圧降下を生じる。この電圧降下により、オフしたはずのｐチャネルトレンチゲート型パワーＭＩＳＦＥＴがオンしやすくなる。すると、ソース領域とドレイン領域の間に大きな電圧が印加されたままで、オンしやすいｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ１に大電流が集中して流れるために発熱し、安全動作領域を越えて、熱暴走によりＡＳＯ破壊に至る。
この問題を解決するには、ゲート遮断抵抗における電圧降下を起こさせないようにする必要がある。電圧降下はゲート電流とゲート遮断抵抗の積によって決定されるので、電圧降下を小さくするためには、ゲート電流もしくはゲート遮断抵抗を可能な限り小さくする必要がある。
第１にゲート遮断抵抗の抵抗値を小さくすることが考えられる。しかし、ゲート遮断抵抗を小さくすると、過熱遮断回路で遮断と遮断解除とを繰り返す発振現象を抑制することができなくなるため、ゲート遮断抵抗を小さくすることは困難である。
そこで、第２にアバランシェ降伏する際にゲート電極に注入される電子を低減する方法が考えられる。すなわち、ゲート電流を低減する方法である。この方法によってゲート電極に注入される電子の量を低減できれば、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴのＡＳＯ破壊を防止することができる。
ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴでは、アバランシェ降伏する際、ゲート電極が形成されているトレンチの底部に電界が集中し、電界が集中しているトレンチの底部でインパクトイオン化が起こり、電子正孔対が発生している。そして、インパクトイオン化で発生した電子はトレンチの側壁を経由してボディコンタクト領域に流れている。この結果から、アバランシェ降伏の際、ゲート電極に電子が注入されることを抑制するには、トレンチ底部の電界を緩和するとともに、他の場所に電流経路を形成して、トレンチの側壁に流れる電子電流の量を低減することが考えられる。
以下では、この方法を実現した半導体装置の構造について説明する。図１２は、本実施の形態１における半導体装置を形成した半導体チップ２０を模式的に示す平面図である。半導体チップ２０には、パワーＭＩＳＦＥＴ形成領域２１と過熱遮断回路形成領域２２が形成されている。パワーＭＩＳＦＥＴ形成領域２１には、本実施の形態１におけるｐチャネルトレンチゲート型パワーＭＩＳＦＥＴが複数形成されており、それぞれのｐチャネルトレンチゲート型パワーＭＩＳＦＥＴがセルを形成している。一方、過熱遮断回路形成領域２２には、過熱遮断回路が形成されている。具体的には、ポリシリコン膜からなるゲート遮断抵抗や保護用ＭＩＳＦＥＴが形成されている。
半導体チップ２０の表面には、ソースパッド２３およびゲートパッド２４が形成されている。ソースパッド２３およびゲートパッド２４は外部接続端子であり、ソースパッド２３はｐチャネルトレンチゲート型パワーＭＩＳＦＥＴのソース領域に接続されており、ゲートパッド２４はｐチャネルトレンチゲート型パワーＭＩＳＦＥＴのゲート電極に接続されている。また、図１２には図示されないが、半導体チップ２０の裏面にドレインパッドが形成され、このドレインパッドはｐチャネルトレンチゲート型パワーＭＩＳＦＥＴのドレイン領域に接続されている。なお、過熱遮断回路には外部接続端子は形成されていない。すなわち、過熱遮断回路は、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴに内蔵されているといえる。このようにｐチャネルトレンチゲート型パワーＭＩＳＦＥＴと過熱遮断回路とは、同一の半導体チップ２０に形成されていることがわかる。
次に、図１３はｐチャネルトレンチゲート型パワーＭＩＳＦＥＴの断面構造を示す断面図である。図１３において、ｐ型単結晶シリコンよりなる半導体基板２５上にｐ−型エピタキシャル層２６が形成されている。この半導体基板２５およびｐ−型エピタキシャル層２６は、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴのドレイン領域となる。
ｐ−型エピタキシャル層２６上にはｎ−型半導体領域よりなるチャネル形成領域２７が形成され、このチャネル形成領域２７上にはｐ＋型半導体領域よりなるソース領域２８が形成されている。そして、ソース領域２８の上面からチャネル形成領域２７を貫通し、ｐ−型エピタキシャル層２６の内部に達するトレンチ２９が形成されている。このトレンチ２９の内壁にはゲート絶縁膜３０が形成され、このゲート絶縁膜３０上で、かつ、トレンチ２９を埋め込むようにゲート電極３１が形成されている。このゲート電極３１は引き出し配線によりゲート遮断抵抗を介してゲートパッドに接続されている。
ゲート電極３１が埋め込まれたトレンチ２９のソース領域２８を挟んだ横側には、ボディコンタクト用トレンチ３２が形成され、ボディコンタクト用トレンチ３２の底部には、ｎ＋型半導体領域よりなるボディコンタクト領域（第１ｎ型半導体領域）３３が形成されている。ボディコンタクト領域３３は、ソース領域２８をエミッタ領域、チャネル形成領域２７をベース領域、ｐ−型エピタキシャル層２６をコレクタ領域とする寄生バイポーラトランジスタのベース抵抗を低減する目的で形成されているものである。なお、図１３では、ボディコンタクト用トレンチ３２を形成し、このボディコンタクト用トレンチ３２の底部にボディコンタクト領域３３を設けているが、ボディコンタクト用トレンチ３２を形成せず、ソース領域２８とほぼ同じ高さにボディコンタクト領域３３を形成してもよい。すなわち、本実施の形態１では、ボディコンタクト用トレンチ３２を形成することによって、ボディコンタクト領域３３の上面の位置を、ソース領域２８の底面よりも下にある構造となっているが、ボディコンタクト用トレンチ３２を形成せず、ソース領域２８とほぼ同じ高さにボディコンタクト領域３３を形成してもよい。
ソース領域２８およびゲート電極３１上には絶縁膜３５が形成されており、この絶縁膜３５上およびボディコンタクト用トレンチ３２の内壁を含む領域にバリア導体膜３６が形成されている。このバリア導体膜３６上には配線３７が形成されている。配線３７は、ソース領域２８およびボディコンタクト領域３３の両方と電気的に接続されている。したがって、ソース領域２８とボディコンタクト領域３３とは同電位とされている。これは、ソース領域２８とボディコンタクト領域３３の間に電位差が生じて寄生ｐｎｐバイポーラトランジスタがオンすることを抑制するために行なわれているものである。この配線３７は、半導体チップの表面に形成されているソースパッドに接続されている。
次に、ボディコンタクト領域３３の下部にはｎ型半導体領域（第２ｎ型半導体領域）３４が形成されている。このｎ型半導体領域３４を設けた点が本発明の特徴の１つである。このｎ型半導体領域３４はボディコンタクト領域３３よりも深く、トレンチ２９の底部よりも浅い領域に配置されている。そして、ｎ型半導体領域３４の不純物濃度は、チャネル形成領域２７よりも不純物濃度が高く、かつ、ボディコンタクト領域３３よりも不純物濃度が低くなるように設定されている。
ｎ型半導体領域３４の不純物濃度をチャネル形成領域２７よりも不純物濃度よりも高くすることで、トレンチ２９近傍の不純物濃度分布を変えてトレンチ２９の底部における電界集中を低減することができる。そして、図１４に示すように、アバランシェ降伏点を、トレンチ２９の底部近傍から離れた位置にあるｎ型半導体領域３４とｐ−型エピタキシャル層２６の接合境界（ｐｎ接合）に移動させることができる。このため、アバランシェ降伏する際に発生した電子電流がトレンチ２９の側壁を流れることを抑制することができ、この結果、ゲート電極３１中に電子が注入されることを低減することができる。したがって、ゲート電極３１に直列接続されたゲート遮断抵抗での電圧降下を防ぎ、オフしたはずのｐチャネルトレンチゲート型パワーＭＩＳＦＥＴがターンオンして安全動作領域を超えて熱破壊することを防止できる。つまり、チャネル形成領域２７よりも不純物濃度が高いｎ型半導体領域３４をボディコンタクト領域３３とトレンチ２９の底部の間に配置することにより、意図的にトレンチ２９の底部近傍から離れた領域でアバランシェ降伏を起こす点に本発明の特徴の１つがある。アバランシェ降伏は高濃度のｐｎ接合領域ほど
起こりやすいので、意図的にアバランシェ降伏点を変える観点から、ｎ型半導体領域３４は、チャネル形成領域２７よりも不純物濃度が高濃度である必要がある。
一方、ｎ型半導体領域３４の不純物濃度が高濃度であると、ソース領域２８とドレイン領域（ｐ−型エピタキシャル層２６）との間の耐圧（ＢＶｄｓｓ）が低下してしまうので、不純物濃度を高くしすぎることは、耐圧を確保する観点から望ましくない。また、ｎ型半導体領域３４の不純物濃度を高くしすぎると欠陥が多くなるという問題点も発生する。そこで、本実施の形態１では、ｎ型半導体領域３４の不純物濃度をチャネル形成領域２７の不純物濃度よりも高くしてアバランシェ降伏点を意図的に変える一方、ボディコンタクト領域３３の不純物濃度よりも低濃度になるようにして耐圧を確保している。
次に、ｎ型半導体領域３４をボディコンタクト領域３３よりも深く形成し、トレンチ２９の底部よりも浅い領域に形成することにより、アバランシェ降伏点を変えているが、具体的にどの位置にｎ型半導体領域３４を形成すれば最適であるかについて説明する。
図１５は、チャネル形成領域２７の深さに対するｎ型半導体領域３４の深さの割合（ｎ型半導体領域３４の深さ／チャネル形成領域２７の深さ）と、アバランシェピーク電流（Ｉａｐ）との関係を示すグラフである。横軸は、チャネル形成領域２７の深さを１００％とし、そのチャネル形成領域２７の深さに対するｎ型半導体領域３４の深さを％で表示したものである。例えば、ｎ型半導体領域３４の深さがチャネル形成領域２７の深さよりも浅い場合には、横軸の目盛りは１００％以下になり、ｎ型半導体領域３４の深さがチャネル形成領域２７の深さよりも深い場合には、横軸の目盛りは１００％以上となる。ここで、例えば、図１３を見てわかるように、チャネル形成領域２７の深さは、ソース領域２８の上面を基準とし、ソース領域２８の上面からチャネル形成領域２７の底部（チャネル形成領域２７とｐ−型エピタキシャル層２６との境界）までの深さを示している。同様に、ｎ型半導体領域３４の深さは、ソース領域２８の上面からｎ型半導体領域３４底部までの深さを示している。縦軸は、アバランシェピーク電流（Ｉａｐ）を示しており、ｎ型半導体領域３４の深さをチャネル形成領域２７の深さと同じにした場合のアバランシェピーク電流を１００％としている。そして、そこからｎ型半導体領域３４の深さを変えたときのアバランシェピーク電流を１００％からの相対表示で示している。
図１５に示すように、ｎ型半導体領域３４の深さが深くなるに連れてアバランシェピーク電流も増加していることがわかる。つまり、ｎ型半導体領域３４の深さをチャネル形成領域２７の深さよりも深い領域に形成すればするほど、アバランシェ耐量を増加させることができることがわかる。
一方、図１６は、チャネル形成領域２７の深さに対するｎ型半導体領域３４の深さの割合（ｎ型半導体領域３４の深さ／チャネル形成領域２７の深さ）と、耐圧（ＢＶｄｓｓ）との関係を示すグラフである。横軸は、チャネル形成領域２７の深さを１００％とし、そのチャネル形成領域２７の深さに対するｎ型半導体領域３４の深さを％で表示したものである。縦軸は、ソース領域２８とドレイン領域との間の耐圧（ＢＶｄｓｓ）を示しており、ｎ型半導体領域３４の深さをチャネル形成領域２７の深さと同じにした場合の耐圧を１００％としている。そして、そこからｎ型半導体領域３４の深さを変えたときの耐圧を１００％からの相対表示で示している。
図１６に示すように、ｎ型半導体領域３４の深さが深くなるに連れて耐圧が低下していることがわかる。つまり、ｎ型半導体領域３４の深さをチャネル形成領域２７の深さよりも深い領域に形成すればするほど、耐圧は低下することがわかる。
以上のことから、アバランシェ耐量を向上させる観点からは、ｎ型半導体領域３４の深さをチャネル形成領域２７の深さよりも深くすればするほど望ましいが、耐圧を低下させない観点からは、ｎ型半導体領域３４の深さをチャネル形成領域２７の深さよりも深くしないほうが望ましい。すなわち、アバランシェ耐量と耐圧とは、ｎ型半導体領域３４の深さに関してトレードオフの関係がある。したがって、アバランシェ耐量を向上させる一方、耐圧の低下を抑制する観点からは、ｎ型半導体領域３４の深さをチャネル形成領域２７の深さに対して１００％（１倍）よりも大きく１２０％（１．２倍）よりも小さくすることが望ましい。例えば、図１５および図１６に示すように、ｎ型半導体領域３４の深さをチャネル形成領域２７の深さに対して１２０％とした場合は、アバランシェピーク電流（Ｉａｐ）を３００％にすることができる一方、耐圧（ＢＶｄｓｓ）を９０％程度にすることができる。
本実施の形態１における半導体装置は上記にように構成されており、以下に、その動作について説明する。図１３に示すｐチャネルトレンチゲート型パワーＭＩＳＦＥＴにおいて、ｐ型の半導体基板２５（ｐ−型エピタキシャル層２６も含む）に形成されているドレイン領域とソース領域２８との間に電位差を発生させた状態にする。そして、ゲート電極３１を接地して動作していない状態からゲート電極３１に負電圧を印加する。ゲート電極３１に負電圧を印加すると、チャネル形成領域２７の中に存在する正孔が、ゲート電極３１を構成するトレンチ２９の側面に集まり、このトレンチ２９の側面近傍のチャネル形成領域２７がｐ型半導体領域に反転する。この反転して形成されたｐ型半導体領域が正孔の通り道であるチャネルとなる。このチャネルにより、ソース領域と半導体基板２５（ドレイン領域）が結ばれ、正孔がソース領域とドレイン領域の間を流れる。このようにして、電流が半導体基板１０の厚さ方向（縦方向）に流れてｐチャネルトレンチゲート型パワーＭＩＳＦＥＴがオンする。続いて、ゲート電極３１に負電圧から接地電圧を印加した状態にすると、トレンチ２９の側面に形成されているチャネルが消滅する。このため、ソース領域とドレイン領域とは電気的に接続されなくなり、パワーＭＩＳＦＥＴがオフする。この一連の動作を繰り返すことで、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴがオン／オフ動作することになる。したがって、ゲート電極３１に印加する電圧を制御することにより、パワーＭＩＳＦＥＴをスイッチとして使用することができる。
ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴをオフさせる際の動作について詳述する。例えば、このときｐチャネルトレンチゲート型パワーＭＩＳＦＥＴにインダクタンスを含む負荷が接続されているとすると、インダクタンス（Ｌ）を有する負荷に逆起電力が発生し、発生した逆起電力がｐチャネルトレンチゲート型パワーＭＩＳＦＥＴのドレイン領域に印加される。
したがって、ｐ−型エピタキシャル層２６とチャネル形成領域（ｎ−型半導体領域）の境界に形成されるｐｎ接合に逆バイアスの電圧が印加される。この逆バイアスの電圧がｐｎ接合の接合耐圧を超えるとインパクトイオン化によるアバランシェ降伏が起きて大量の電子正孔対が生成される。ここで、本実施の形態１では、チャネル形成領域２７よりも不純物濃度の高いｎ型半導体領域３４が形成されているので、図１４に示すように、ｎ型半導体領域３４近傍でインパクトイオン化によるアバランシェ降伏が生じる。すなわち、トレンチ２９の底部から離れた領域でアバランシェ降伏が生じる。
アバランシェ降伏によって発生した電子正孔対のうち正孔はドレイン領域側に流れる。一方、電子はｎ型半導体領域３４からチャネル形成領域２７を介してボディコンタクト領域３３に流れる。このとき、アバランシェ降伏点がトレンチ２９から離れているため、電子電流は、トレンチ２９の側壁近傍を通らずに流れる。このため、電子がゲート絶縁膜３０を介してゲート電極３１に注入されることを低減できる。
したがって、ゲート電流を低減することができるので、ゲート電極３１に直列接続されたゲート遮断抵抗での電圧降下を防ぎ、オフしたはずのｐチャネルトレンチゲート型パワーＭＩＳＦＥＴがターンオンして安全動作領域を超えて熱破壊することを防止できる。このようにして本実施の形態１によれば、過熱遮断回路を内蔵したｐチャネルトレンチゲート型パワーＭＩＳＦＥＴの信頼性を向上することができる。
本実施の形態１で実施しているボディコンタクト領域の直下にチャネル形成領域に含まれる不純物と同一の不純物を用いて高濃度半導体領域を形成する手法は、単体のｎチャネルトレンチゲート型パワーＭＩＳＦＥＴのアバランシェ耐量を向上する場合にも用いられている手法である。しかし、本実施の形態１とは効果および機能がまったく異なる。この点について説明する。
まず、単体のｎチャネルトレンチゲート型パワーＭＩＳＦＥＴの場合について説明する。単体のｎチャネルトレンチゲート型パワーＭＩＳＦＥＴでは、ボディコンタクト領域（ｐ型）直下にチャネル形成領域（ｐ型）と同じ導電型のｐ型高濃度半導体領域を形成する。これにより、最大電界点がトレンチ底部からボディコンタクト領域の直下になるように設計し、インパクトイオン化がこの領域で発生するようにする。この結果、チャネル形成領域とドレイン領域（ｎ型）の境界に存在するｐｎ接合がアバランシェ降伏する際、アバランシェ降伏で発生した正孔電流は、ｐ型高濃度半導体領域から直上のボディコンタクト領域に流れ込む。
これは、正孔電流が抵抗の低い経路を最短距離で流れている状態であるといえる。すなわち、寄生ｎｐｎバイポーラトランジスタにおけるベース抵抗をできるだけ小さくした状態といえる。このため、寄生ｎｐｎバイポーラトランジスタがオンしにくくなり、ｎチャネルトレンチゲート型パワーＭＩＳＦＥＴはアバランシェ破壊を起こしにくくなる。この手法は、アバランシェ破壊しやすいｎチャネルトレンチゲート型パワーＭＩＳＦＥＴで用いられる。
この技術を単体のｐチャネルトレンチゲート型パワーＭＩＳＦＥＴに適用する場合を考える。ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴは、ｎチャネルトレンチゲート型パワーＭＩＳＦＥＴに比べてアバランシェ破壊が生じにくいことから、ボディコンタクト領域（ｎ型）直下にチャネル形成領域（ｎ型）と同じ導電型のｎ型高濃度半導体領域を形成する構成をとる必要性はあまり生じないといえる。
これに対し、過熱遮断回路を内蔵したｐチャネルトレンチゲート型パワーＭＩＳＦＥＴについて考える。この場合、ボディコンタクト領域（ｎ型）直下にチャネル形成領域（ｎ型）と同じ導電型のｎ型高濃度半導体領域を形成する。これにより、最大電界点がトレンチ底部からボディコンタクト領域の直下になるように設計し、インパクトイオン化がこの領域で発生するようにする。この結果、チャネル形成領域とドレイン領域（ｐ型）の境界に存在するｐｎ接合がアバランシェ降伏する際、アバランシェ降伏で発生した電子電流は、ｎ型高濃度半導体領域から直上のボディコンタクト領域に流れ込む。
これにより、電子電流がトレンチの側壁近傍を流れることを抑制し、ゲート電極に注入される電子を低減するように作用する。そして、ゲート電極に注入される電子を低減することで、ゲート電極に直列接続されているゲート遮断抵抗での電圧降下を防ぐことができる。この結果、ドレイン領域とソース領域の間に大きな電圧が印加されたままで、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴがターンオンしてしまう現象を抑制し、安全動作領域を越えて破壊に至ることを防止できる。
このように、単体のｎチャネルトレンチゲート型パワーＭＩＳＦＥＴと過熱遮断回路を内蔵したｐチャネルトレンチゲート型パワーＭＩＳＦＥＴにおいて、ボディコンタクト領域直下にチャネル形成領域と同じ導電型のｐ型高濃度半導体領域を形成する構成は共通するが、その効果および機能は異なることがわかる。つまり、単体のｎチャネルトレンチゲート型パワーＭＩＳＦＥＴでは、寄生ｎｐｎバイポーラトランジスタのベース抵抗を低減する目的で行なわれているが、過熱遮断回路を内蔵したｐチャネルトレンチゲート型パワーＭＩＳＦＥＴにおいては、ゲート電極に電子が注入されないようにする目的で行なわれている。
したがって、単体のｎチャネルトレンチゲート型パワーＭＩＳＦＥＴでボディコンタクト領域直下にチャネル形成領域と同じ導電型のｐ型高濃度半導体領域を形成する技術があるにしても、本発明者らが見出した過熱遮断回路を内蔵したｐチャネルトレンチゲート型パワーＭＩＳＦＥＴに特有の課題について記載されていない。このことから、ゲート電極に電子が注入されないようにして、過熱遮断回路を内蔵したｐチャネルトレンチゲート型パワーＭＩＳＦＥＴが安全動作領域を越えて破壊に至ることを防止できるという顕著な効果を達成できる点については発想自体が存在しない。この顕著な効果は、過熱遮断回路を内蔵したｐチャネルトレンチゲート型パワーＭＩＳＦＥＴに特有のものであって、単体のｎチャネルトレンチゲート型パワーＭＩＳＦＥＴでの技術からは容易に想到することはできないものであると考えられる。
次に、本実施の形態１における半導体装置の製造方法について図面を参照しながら説明する。図１７〜図３１は半導体装置の製造工程を模式的に示す断面図であり、それぞれの図面には、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ形成領域、過熱遮断回路形成領域およびｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ形成領域と過熱遮断回路形成領域との境界領域が示されている。
まず、図１７に示すように、ｐ型の半導体基板５０上にｐ型の不純物を導入したｐ−型エピタキシャル層５１を形成した半導体ウェハを用意する。そして、ｐ−型エピタキシャル層５１の表面（主面）に熱酸化法を用いて酸化シリコン膜（図示せず）を形成した後、ｐ−型エピタキシャル層５１の表面全面に窒化シリコン膜（図示せず）を形成する。次に、フォトリソグラフィ技術およびエッチング技術を使用することにより、窒化シリコン膜をパターニングする。パターニングは、素子分離領域を形成する領域に窒化シリコン膜が残らないように行なわれる。続いて、パターニングした窒化シリコン膜上にレジスト膜を塗布した後、フォトリソグラフィ技術を用いて、このレジスト膜をパターニングする。パターニングはウェル形成領域を開口するように行なわれる。そして、パターニングしたレジスト膜をマスクにしたイオン注入法により、例えば、リンや砒素などをｐ−型エピタキシャル層５１内に導入してｎ型ウェル５２を形成する。イオン注入法によって不純物を導入した後は、熱処理を施して不純物を活性化させる。ｎ型ウェル５２は、過熱遮断回路形成領域および境界領域に形成される。その後、パターニングしたレジスト膜を除去する。そして、パターニングした窒化シリコン膜をマスクとして、熱酸化法により酸化シリコン膜を形成し、その後パターニングした窒化シリコン膜を除去することにより、素子分離領域５３を形成する。素子分離領域５３は、過熱遮断回路形成領域および境界領域に形成される。
次に、図１８に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ｐ−型エピタキシャル層５１にトレンチ５４を形成する。このトレンチ５４は、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ形成領域および境界領域に形成される。そして、トレンチ５４の底部および側壁を含む半導体基板５０上にゲート絶縁膜５５を形成する。このゲート絶縁膜５５はｐチャネルトレンチゲート型パワーＭＩＳＦＥＴのゲート絶縁膜として使用される。
ゲート絶縁膜５５は、例えば、酸化シリコン膜から形成され、例えば、熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜５５は、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜５５を酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、ゲート絶縁膜５５と半導体基板５０との界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜５５のホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜５５に酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が半導体基板５０側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板５０をＮＯ、ＮＯ２またはＮＨ３といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板５０の表面に酸化シリコン膜からなるゲート絶縁膜５５を形成した後、窒素を含む雰囲気中で半導体基板５０を熱処理し、ゲート絶縁膜５５と半導体基板５０との界面に窒素を偏析させることによっても同様の効果を得ることができる。
また、ゲート絶縁膜５５は、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜５５として酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜５５の膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜５５として使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電体膜が使用されるようになってきている。高誘電体膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。
例えば、高誘電体膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）が使用されるが、酸化ハフニウム膜に変えて、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
続いて、図１９に示すように、ｐ型の不純物（例えば、ホウ素）が導入されたポリシリコン膜をトレンチ５４の内部を含む半導体基板５０上に形成する。ポリシリコン膜は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を使用して形成することができ、トレンチ５４の内部を埋め込むように形成される。または、ポリシリコン膜をトレンチ５４の内部を含む半導体基板５０上に形成した後、イオン注入法を用いてｐ型不純物をポリシリコン膜に導入するようにしてもよい。
次に、フォトリソグラフィ技術およびエッチング技術を使用することによりポリシリコン膜をパターニングする。このパターニングにより、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ形成領域では、半導体基板５０上に形成されたポリシリコン膜を除去し、トレンチ５４内にだけにポリシリコン膜を残すことで、トレンチ５４内に埋め込まれたゲート電極５６を形成することができる。また、境界領域においては、ゲート引き出し電極５７を形成する。このゲート引き出し電極５７は、ゲート電極５６と電気的に接続されている。
続いて、図２０に示すように、半導体基板５０上に、例えば、ＣＶＤ法を使用することにより、酸化シリコン膜５８を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、酸化シリコン膜５８をパターニングする。パターニングは、過熱遮断回路形成領域に形成されるＭＩＳＦＥＴ（保護用ＭＩＳＦＥＴを含む）のチャネル形成領域を開口するように行なわれる。このチャネル形成領域においては、酸化シリコン膜５８の下層に形成されているゲート絶縁膜５５も除去されている。そして、フォトリソグラフィ技術およびイオン注入法を使用することにより、開口されているチャネル形成領域にしきい値電圧（Ｖｔｈ）調整用の不純物を導入する。
次に、図２１に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、過熱遮断回路形成領域において、ＭＩＳＦＥＴのチャネル形成領域上にゲート絶縁膜５９を形成する。このゲート絶縁膜５９は、過熱遮断回路形成領域に形成されるＭＩＳＦＥＴのゲート絶縁膜となるものであり、上述したｐチャネルトレンチゲート型パワーＭＩＳＦＥＴのゲート絶縁膜５５と同様に、酸化シリコン膜や酸窒化シリコン膜あるいは高誘電体膜から形成してもよい。
続いて、半導体基板５０上にポリシリコン膜６０を形成する。そして、フォトリソグラフィ技術およびイオン注入法を使用することにより、ポリシリコン膜６０の一部領域にｐ型不純物を導入する。この一部領域とは、過熱遮断回路形成領域に形成されるＭＩＳＦＥＴのゲート電極形成領域である。そして、図２２に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ポリシリコン膜６０をパターニングする。これにより、境界領域においては、５ｋΩ〜２０ｋΩのポリシリコン抵抗素子６１を形成することができ、過熱遮断回路形成領域においては、ゲート電極６２を形成することができる。
次に、図２３に示すように、フォトリソグラフィ技術およびイオン注入法によりリンや砒素などからなるｎ型不純物をｐ−型エピタキシャル層５１に導入する。これにより、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ形成領域においては、ｎ−型半導体領域よりなるチャネル形成領域６３が形成される。このチャネル形成領域６３は、境界領域の一部にも形成される。その後、フォトリソグラフィ技術およびイオン注入法を使用することにより、過熱遮断回路形成領域に形成されているゲート電極６２に整合してｐ−型半導体領域６６を形成する。そして、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｐ型不純物を導入する。この工程により、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ形成領域においては、チャネル形成領域６３上にｐ＋型半導体領域であるソース領域６４が形成される。一方、境界領域においては、ポリシリコン抵抗素子６１にｐ＋型半導体領域６５が形成される。さらに、過熱遮断回路形成領域においては、ｐ＋型半導体領域６７およびｐ＋型半導体領域６８が形成される。ｐ＋型半導体領域６７は、過熱遮断回路形成領域に形成されるＭＩＳＦＥＴのソース領域となる。同様に、ｐ−型半導体領域６６およびｐ＋型半導体領域６８により、過熱遮断回路形成領域に形成されるＭＩＳＦＥＴのドレイン領域が形成される。このように過熱遮断回路形成領域に形成されるＭＩＳＦＥＴは高耐圧を維持できるようにオフセットドレイン構造をしている。すなわち、ゲート電極６２とｐ＋型半導体領域６８の間にｐ−型半導体領域６６が形成された構造となっている。
続いて、図２４に示すように、半導体基板５０上に酸化シリコン膜を形成した後、この酸化シリコン膜上に窒化シリコン膜を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、酸化シリコン膜および窒化シリコン膜よりなる絶縁膜６９をパターニングする。パターニングは、ゲート電極６２を覆うように行なわれる。
次に、図２５に示すように、半導体基板５０上にＰＳＧ（Phospho Silicate Glass）膜を形成した後、そのＰＳＧ膜上にＳＯＧ（Spin On Glass）膜を塗布することにより、ＰＳＧ膜およびＳＯＧ膜よりなる絶縁膜７０を形成する。
続いて、フォトリソグラフィ技術によりパターニングしたレジスト膜を絶縁膜７０上に形成する。パターニングはボディコンタクト用トレンチを形成する領域を開口するように行なわれる。そして、パターニングしたレジスト膜をマスクにしたエッチングにより絶縁膜７０をエッチングする。そして、パターニングしたレジスト膜を除去した後、パターニングされた絶縁膜７０をマスクにして半導体領域をエッチングすることにより、図２６に示すようなボディコンタクト用トレンチ７１を形成する。
その後、図２７に示すように、半導体基板５０の主面全面にイオン注入することにより、ボディコンタクト用トレンチ７１の底部にｎ＋型半導体領域よりなるボディコンタクト領域７２を形成する。ボディコンタクト領域７２は、ボディコンタクト用トレンチ７１の底部の表面領域近傍に形成されるので、低エネルギーのイオン注入により形成される。したがって、半導体基板５０の主面全面にわたるイオン注入を行なっても問題はない。つまり、ボディコンタクト用トレンチ７１が形成されている領域では、底部にボディコンタクト領域７２が形成され、それ以外の領域では絶縁膜７０によってイオン注入が遮断される。
次に、図２８に示すように、フォトリソグラフィ技術を使用することにより、絶縁膜７０上にレジスト膜７３を形成する。このレジスト膜７３はパターニングされる。パターニングは、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ形成領域のみを開口するように行なわれている。そして、パターニングされたレジスト膜７３をマスクにしてイオン注入を行なう。これにより、ボディコンタクト領域７２直下の深い領域にｎ型半導体領域７４を形成する。ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ形成領域において、ｎ型半導体領域７４は、ボディコンタクト領域７２よりも深く、かつ、ゲート電極が形成されているトレンチの底部よりも浅い領域に形成される。さらに、ｎ型半導体領域７４の不純物濃度は、チャネル形成領域６３の不純物濃度よりも高く、ボディコンタクト領域７２よりも低くなっている。ここで、ｎ型半導体領域７４は、ボディコンタクト用トレンチ７１の底部の深い領域に形成するので、イオン注入のエネルギーは高エネルギーとなる。このため、レジスト膜７３を形成せずに半導体基板の主面全面にイオンを注入すると、絶縁膜７０の厚さによっては、ボディコンタクト用トレンチ７１以外の領域でも、絶縁膜７０を貫通してイオンが注入されてしまう場合が起こりうる。ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ形成領域は縦方向にデバイスを形成しており、かつ、ｐ型のソース領域６４の不純物濃度は、ｎ型半導体領域７４を形成するために注入する不純物イオンの量と比較して圧倒的に大きいために大きな影響は受けない。しかし、過熱遮断回路形成領域に形成されている半導体素子の特性は大きく変動する可能性が高く、悪影響が出ると推察される。そこで、本実施の形態１では、レジスト膜７３を形成し、レジスト膜７３をマスクにしたイオン注入によりｎ型半導体領域７４を形成している。なお、ｎ型半導体領域７４の深さはチャネル形成領域６３の深さに対して１００％（１倍）よりも大きく１２０％（１．２倍）よりも小さくなるように形成する。これにより、アバランシェ耐量を向上させる一方、耐圧の低下を抑制することができる。
ここで、トレンチとチャネル形成領域６３の深さがかなり深い場合は、ｎ型半導体領域７４を形成するために、より高エネルギーでのイオン注入を実施する必要がある。この際は、ｐ型のソース領域６４よりも深いところまでイオン注入されてｐチャネルトレンチゲート型パワーＭＩＳＦＥＴの特性が変動する可能性があるので、図２９に示すようにパターニングすることが望ましい。
続いて、図３０に示すように、レジスト膜７３を除去した後、図３１に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより絶縁膜７０に接続孔７５を形成する。境界領域において、接続孔７５はゲート引き出し電極５７に達するように形成されるものと、ポリシリコン抵抗素子６１のｐ＋型半導体領域６５に達するものがある。一方、過熱遮断回路形成領域において、接続孔７５は、ｐ＋型半導体領域（ソース領域）６７に達するものと、ｐ＋型半導体領域（ドレイン領域）６８に達するものがある。
次に、図３２に示すように、ボディコンタクト用トレンチ７１および接続孔７５の内部を含む絶縁膜７０上にバリア導体膜（図示せず）を形成する。バリア導体膜は、例えば、ＴｉＷ（チタンタングステン）膜から形成され、例えば、スパッタリング法を使用して形成することができる。このバリア導体膜は、例えば、後の工程で埋め込む膜の材料であるアルミニウムがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。そして、バリア導体膜上にアルミニウム膜を形成した後、フォトリソグラフィ技術およびエッチング技術を使用することにより、アルミニウム膜およびバリア導体膜をパターニングして、配線７６を形成する。配線７６としてアルミニウム膜から形成する例を示しているが、アルミニウム膜に、例えば、シリコン（Ｓｉ）や銅（Ｃｕ）を含有していてもよい。この配線７６によって、ゲート引き出し電極５７とポリシリコン抵抗素子６１が接続される。このため、ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴのゲート電極５６とポリシリコン抵抗素子６１が直列に接続される。ポリシリコン抵抗素子６１は、例えば、過熱遮断回路におけるゲート遮断抵抗である。
続いて、絶縁膜７０および配線７６を覆うように保護膜（図示せず）を形成した後、フォトリソグラフィ技術およびエッチング技術により、配線７６上の所定領域を開口して電極パッドを形成する。この電極パッドとしてゲートパッドやソースパッドが形成される。このようにして、過熱遮断回路を内蔵したｐチャネルトレンチゲート型パワーＭＩＳＦＥＴを形成することができる。
（実施の形態２）
本実施の形態２では、前記実施の形態１よりもボディコンタクト用トレンチを深く形成して、アバランシェ降伏点を意図的に変えるためのｎ型半導体領域をボディコンタクト用トレンチの下層に形成する方法について説明する。
図１７から図２５までの工程は、前記実施の形態１と同様である。次に、図３３に示すように、フォトリソグラフィ技術を使用したパターニングしたレジスト膜を絶縁膜７０上に形成する。レジスト膜のパターニングは、ボディコンタクト用トレンチを形成する領域を開口するように行なわれる。そして、パターニングしたレジスト膜をマスクにして絶縁膜７０をエッチングしてパターニングする。続いて、レジスト膜を除去した後、パターニングされた絶縁膜７０をマスクにして、チャネル形成領域６３に達するボディコンタクト用トレンチ８０を形成する。このボディコンタクト用トレンチ８０の深さは、前記実施の形態１で形成したボディコンタクト用トレンチ７１（図２６参照）の深さに比べて深く形成されている。
続いて、図３４に示すように、レジスト膜によるマスクを使用せずに、半導体基板５０の主面全面に対してイオン注入することにより、ボディコンタクト用トレンチ８０の底部にｎ＋型半導体領域よりなるボディコンタクト領域７２を形成する。その後、図３５に示すように、レジスト膜によるマスクを使用せずに、半導体基板５０の主面全面に対してイオン注入することにより、ボディコンタクト領域７２の直下にｎ型半導体領域７４を形成する。
ここで、前記実施の形態１では、図２８に示すように、ｎ型半導体領域７４をボディコンタクト用トレンチ７１の底部の深い領域に形成するので、イオン注入のエネルギーは高エネルギーとなっていた。このため、レジスト膜７３を形成せずに半導体基板の主面全面にイオンを注入すると、ボディコンタクト用トレンチ７１以外の領域では、絶縁膜７０の厚さによっては、絶縁膜７０を貫通してイオンが注入されてしまう状況がある。すると、半導体素子の特性が変動するなど悪影響がでると推察される。そこで、本実施の形態１では、レジスト膜７３を形成し、レジスト膜７３をマスクにしたイオン注入によりｎ型半導体領域７４を形成していた。
これに対し、本実施の形態２では、図３５に示すように、ボディコンタクト用トレンチ８０の深さが深く形成されている。このため、ボディコンタクト領域７２の直下に形成するｎ型半導体領域７４は、前記実施の形態１よりも低エネルギーのイオン注入によって形成することができる。このため、本実施の形態２では、ｎ型半導体領域７４を形成するイオン注入の際、レジスト膜のマスクを使用せずに、半導体基板５０の主面全面に対してイオンを注入している。したがって、本実施の形態２によれば、ｎ型半導体領域７４を形成する際、前記実施の形態１のようにレジスト膜によるマスクを使用する必要がないので、製造工程を簡素化できる利点がある。すなわち、ボディコンタクト用トレンチ８０の深さを、ｎ型半導体領域７４を形成できる一方、絶縁膜７０をイオンが貫通しない深さで形成することにより、ｎ型半導体領域７４をレジスト膜によるマスクを使用せずに形成することができる。そして、絶縁膜７０をイオンが貫通しないので、過熱遮断回路形成領域に形成されている半導体素子に特性変動などの悪影響を与えることを防止できる。なお、ボディコンタクト用トレンチ８０の深さを深溝化することにより、ボディコンタクト領域７２とｎ型半導体領域７４が接触する場合があるが、電気的特性に問題が生じることはない。
その後の工程は前記実施の形態１と同様である。以上より、本実施の形態２でも、前記実施の形態１と同様の効果を得ることができる。
次に、前記実施の形態１による製造方法の利点と本実施の形態２による製造方法の利点について説明する。本実施の形態２による利点は、上述したように、ボディコンタクト用トレンチ８０を深溝化することによって、レジスト膜によるマスクを使用することなく、ｎ型半導体領域７４を形成できる点にある。つまり、製造工程を簡略化できる利点がある。
しかし、ボディコンタクト用トレンチ８０を深溝化すると、ボディコンタクト用トレンチ８０のアスペクト比が大きくなり、ボディコンタクト用トレンチ８０を埋め込む配線７６を形成する際、埋め込み特性が悪化することが懸念される。特に、セルピッチを小さくするとこの点が顕在化する。
一方、前記実施の形態１では、ｎ型半導体領域７４を形成する際、レジスト膜によるマスクを使用しているため、製造工程の追加が必要となるが、ボディコンタクト用トレンチ８０を深溝化していないため、セルピッチが微細化された場合でも、ボディコンタクト用トレンチ８０のアスペクト比の上昇を最低限に抑制することができる。
以上のことから、配線７６の埋め込み特性を考慮すると、セルピッチが比較的広くボディコンタクト用トレンチ８０のアスペクト比がそれほども問題とならない場合は、本実施の形態２における製造方法が適している。これに対し、セルピッチが比較的狭く深溝化することによってボディコンタクト用トレンチ８０のアスペクト比が問題となる場合は、前記実施の形態１における製造方法が適しているといえる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
本発明の実施の形態１において、過熱遮断回路を内蔵したｐチャネルトレンチゲート型パワーＭＩＳＦＥＴを示す回路ブロック図である。 ランプを点灯するハイサイドスイッチとしてｎチャネルパワーＭＩＳＦＥＴを使用する場合を示す回路ブロック図である。 ランプを点灯するハイサイドスイッチとしてｐチャネルパワーＭＩＳＦＥＴを使用する場合を示す回路ブロック図である。 ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ１のアバランシェ耐量を測定する回路を示す図である。 ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴを示す模式図である。 過熱遮断回路を内蔵したｐチャネルトレンチゲート型パワーＭＩＳＦＥＴのアバランシェ耐量を測定する回路を示す図である。 図６に示す回路構成でアバランシェ耐量を測定する際のスイッチング波形を示す図である。 ｐチャネルプレーナ型パワーＭＩＳＦＥＴにおいて、ソース領域とドレイン領域との間の耐圧とドレイン電流密度および耐圧とゲート電流密度との関係を示すグラフである。 ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴにおいて、ソース領域とドレイン領域との間の耐圧とドレイン電流密度および耐圧とゲート電流密度との関係を示すグラフである。 ｐチャネルプレーナ型パワーＭＩＳＦＥＴの断面構造を示す断面図である。 ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴの断面構造を示す断面図である。 実施の形態１における半導体装置を形成した半導体チップを模式的に示す平面図である。 ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴの断面構造を示す断面図である。 実施の形態１におけるｐチャネルトレンチゲート型パワーＭＩＳＦＥＴにおいて、アバランシェ降伏点を示す断面図である。 チャネル形成領域の深さに対するｎ型半導体領域の深さの割合と、アバランシェピーク電流との関係を示すグラフである。 チャネル形成領域の深さに対するｎ型半導体領域の深さの割合と、耐圧との関係を示すグラフである。 実施の形態１における半導体装置の製造工程を示す断面図である。 図１７に続く半導体装置の製造工程を示す断面図である。 図１８に続く半導体装置の製造工程を示す断面図である。 図１９に続く半導体装置の製造工程を示す断面図である。 図２０に続く半導体装置の製造工程を示す断面図である。 図２１に続く半導体装置の製造工程を示す断面図である。 図２２に続く半導体装置の製造工程を示す断面図である。 図２３に続く半導体装置の製造工程を示す断面図である。 図２４に続く半導体装置の製造工程を示す断面図である。 図２５に続く半導体装置の製造工程を示す断面図である。 図２６に続く半導体装置の製造工程を示す断面図である。 図２７に続く半導体装置の製造工程を示す断面図である。 図２８とは異なるレジストパターンを形成する例を示す断面図である。 図２８に続く半導体装置の製造工程を示す断面図である。 図３０に続く半導体装置の製造工程を示す断面図である。 図３１に続く半導体装置の製造工程を示す断面図である。 実施の形態２における半導体装置の製造工程を示す断面図である。 図３３に続く半導体装置の製造工程を示す断面図である。 図３４に続く半導体装置の製造工程を示す断面図である。
符号の説明
１ ｐチャネルトレンチゲート型パワーＭＩＳＦＥＴ
２ 過熱遮断回路
３ ゲート遮断抵抗
４ 温度検知回路
５ ラッチ回路
６ 保護用ＭＩＳＦＥＴ
７ ランプ
８ ｎチャネルパワーＭＩＳＦＥＴ
９ 昇圧回路
１０ ｐチャネルパワーＭＩＳＦＥＴ
１１ インダクタンス
１２ 電源
１５ ｐ−型エピタキシャル層
１６ チャネル形成領域
１７ ボディコンタクト領域
１８ トレンチ
２０ 半導体チップ
２１ パワーＭＩＳＦＥＴ形成領域
２２ 過熱遮断回路形成領域
２３ ソースパッド
２４ ゲートパッド
２５ 半導体基板
２６ ｐ−型エピタキシャル層
２７ チャネル形成領域
２８ ソース領域
２９ トレンチ
３０ ゲート絶縁膜
３１ ゲート電極
３２ ボディコンタクト用トレンチ
３３ ボディコンタクト領域
３４ ｎ型半導体領域
３５ 絶縁膜
３６ バリア導体膜
３７ 配線
５０ 半導体基板
５１ ｐ−型エピタキシャル層
５２ ｎ型ウェル
５３ 素子分離領域
５４ トレンチ
５５ ゲート絶縁膜
５６ ゲート電極
５７ ゲート引き出し電極
５８ 酸化シリコン膜
５９ ゲート絶縁膜
６０ ポリシリコン膜
６１ ポリシリコン抵抗素子
６２ ゲート電極
６３ チャネル形成領域
６４ ソース領域
６５ ｐ＋型半導体領域
６６ ｐ−型半導体領域
６７ ｐ＋型半導体領域
６８ ｐ＋型半導体領域
６９ 絶縁膜
７０ 絶縁膜
７１ ボディコンタクト用トレンチ
７２ ボディコンタクト領域
７３ レジスト膜
７４ ｎ型半導体領域
７５ 接続孔
７６ 配線
８０ ボディコンタクト用トレンチ

Claims (17)

  1. ｐ型チャネルを有するトレンチゲート型ＭＩＳＦＥＴと、ゲートパッドと前記トレンチゲート型ＭＩＳＦＥＴのゲート電極との間に抵抗素子を含む半導体装置であって、
    （ａ）半導体基板と、
    （ｂ）前記半導体基板上に形成されたｐ型半導体領域と、
    （ｃ）前記ｐ型半導体領域上に形成されたｎ型チャネル形成領域と、
    （ｄ）前記ｎ型チャネル形成領域上に形成されたｐ型ソース領域と、
    （ｅ）前記ｐ型ソース領域の上面から前記ｐ型半導体領域に達するトレンチと、
    （ｆ）前記トレンチの内壁に形成されたゲート絶縁膜と、
    （ｇ）前記ゲート絶縁膜上に形成され、前記トレンチを埋め込むように形成されたゲート電極と、
    （ｈ）前記ｎ型チャネル形成領域内に形成され、前記ｎ型チャネル形成領域よりも不純物が高濃度に導入された第１ｎ型半導体領域と、
    （ｉ）前記第１ｎ型半導体領域より深く、前記トレンチの底部よりも浅い領域に形成され、前記第１ｎ型半導体領域よりも不純物が低濃度に導入され、かつ、前記ｎ型チャネル形成領域よりも不純物が高濃度に導入された第２ｎ型半導体領域とを備えることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置であって、
    前記抵抗素子は、ポリシリコン膜から形成されていることを特徴とする半導体装置。
  3. 請求項１記載の半導体装置であって、
    前記抵抗素子の抵抗値は５ｋΩ〜２０ｋΩであることを特徴とする半導体装置。
  4. 請求項１記載の半導体装置であって、
    前記ｐ型ソース領域の上面から前記第２ｎ型半導体領域の底部までの距離は、前記ｐ型ソース領域の上面から前記ｎ型チャネル形成領域の底部までの距離の１倍よりも大きく１．２倍よりも小さいことを特徴とする半導体装置。
  5. 請求項１記載の半導体装置であって、
    前記第１ｎ型半導体領域の上面の位置は、前記ｐ型ソース領域の底面よりも下にあることを特徴とする半導体装置。
  6. 請求項５記載の半導体装置であって、
    前記第１ｎ型半導体領域と前記第２ｎ型半導体領域とは接触していることを特徴とする半導体装置。
  7. 請求項１記載の半導体装置であって、
    前記ｐ型ソース領域の上面から前記ｎ型チャネル領域に達するボディコンタクト用トレンチが形成され、
    前記第１ｎ型半導体領域は、前記ボディコンタクト用トレンチの底部に形成されていることを特徴とする半導体装置。
  8. 請求項１記載の半導体装置であって、
    前記トレンチゲート型ＭＩＳＦＥＴには過熱遮断回路が接続されていることを特徴とする半導体装置。
  9. 請求項８記載の半導体装置であって、
    前記抵抗素子は、前記過熱遮断回路に使用するものであることを特徴とする半導体装置。
  10. 請求項１記載の半導体装置であって、
    前記抵抗素子と前記トレンチゲート型ＭＩＳＦＥＴは直列に接続されていることを特徴とする半導体装置。
  11. ｐ型チャネルを有するトレンチゲート型ＭＩＳＦＥＴと、ゲートパッドと前記トレンチゲート型ＭＩＳＦＥＴのゲート電極との間に抵抗素子を含む半導体装置の製造方法であって、
    （ａ）半導体基板上にｐ型半導体領域を形成する工程と、
    （ｂ）前記ｐ型半導体領域にトレンチを形成する工程と、
    （ｃ）前記トレンチの内壁にゲート絶縁膜を形成する工程と、
    （ｄ）前記トレンチを埋め込むようにゲート電極を形成する工程と、
    （ｅ）前記ｐ型半導体領域の前記トレンチよりも浅い領域にｎ型チャネル形成領域を形成する工程と、
    （ｆ）前記ｎ型チャネル形成領域の底部よりも浅い表面領域にｐ型ソース領域を形成する工程と、
    （ｇ）前記ｎ型チャネル形成領域に第１ｎ型半導体領域を形成する工程と、
    （ｈ）前記第１ｎ型半導体領域より深く、前記トレンチの底部よりも浅い領域に第２ｎ型半導体領域を形成する工程とを備え、
    前記第２ｎ型半導体領域の不純物濃度は、前記第１ｎ型半導体領域の不純物濃度よりも低く、かつ、前記ｎ型チャネル形成領域の不純物濃度よりも高いことを特徴とする半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法であって、
    前記抵抗素子の抵抗値は５ｋΩ〜２０ｋΩであることを特徴とする半導体装置の製造方法。
  13. 請求項１１記載の半導体装置の製造方法であって、
    前記ｐ型ソース領域の上面から前記第２ｎ型半導体領域の底部までの距離は、前記ｐ型ソース領域の上面から前記ｎ型チャネル形成領域の底部までの距離の１倍よりも大きく１．２倍よりも小さいことを特徴とする半導体装置の製造方法。
  14. 請求項１１記載の半導体装置の製造方法であって、
    さらに、
    （ｉ）前記（ｆ）工程後、前記ｎ型チャネル領域にボディコンタクト用トレンチを形成する工程を備え、
    前記（ｇ）工程は、前記ボディコンタクト用トレンチの底部に前記第１ｎ型半導体領域を形成することを特徴とする半導体装置の製造方法。
  15. 請求項１１記載の半導体装置の製造方法であって、
    さらに、
    （ｊ）前記（ｆ）工程後、前記（ｈ）工程前に、前記トレンチ上および前記ｐ型ソース領域上に層間絶縁膜を形成する工程を備えることを特徴とする半導体装置の製造方法。
  16. 請求項１５記載の半導体装置の製造方法であって、
    さらに、
    （ｋ）前記（ｊ）工程後、前記層間絶縁膜上に、前記第２ｎ型半導体領域を形成する領域上を開口するパターニングが施されたレジスト膜を形成する工程を備え、
    前記（ｈ）工程は、前記（ｋ）工程後、前記レジスト膜をマスクにしたイオン注入法により前記第２ｎ型半導体領域を形成することを特徴とする半導体装置の製造方法。
  17. 請求項１１記載の半導体装置の製造方法であって、
    さらに、
    （ｌ）前記（ｆ）工程後、前記トレンチ上および前記ｐ型ソース領域上に層間絶縁膜を形成する工程と、
    （ｍ）前記層間絶縁膜を貫通して前記ｎ型チャネル領域の内部に達するボディコンタクト用トレンチを形成する工程とを備え、
    前記（ｇ）工程は、前記半導体基板の主面全面へのイオン注入により、前記ボディコンタクト用トレンチの底部に前記第１ｎ型半導体領域を形成し、
    前記（ｈ）工程は、前記半導体基板の主面全面へのイオン注入により、前記第１ｎ型半導体領域よりも深い領域に前記第２ｎ型半導体領域を形成し、
    前記ボディコンタクト用トレンチの深さは、前記第２ｎ型半導体領域を形成できる一方、前記層間絶縁膜をイオンが貫通しない深さで形成されていることを特徴とする半導体装置の製造方法。
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