JP2008108962A - 半導体装置 - Google Patents

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Abstract

【課題】フローティング構造のＭＯＳトランジスタの利点であるオン抵抗と耐圧の良好なトレードオフ特性を維持しつつ、素子のターンオン時におけるターンオン特性やスイッチング損失も改善する。
【解決手段】エピタキシャル層１２には、底部のｐ型埋め込み層１３Ａが埋め込み形成され、更にｐ型埋め込み層１３とｐ型ベース層１４とを接続するｐ−型接続層１３Ｂが埋め込み形成されている。ｐ−型接続層１３Ｂの不純物濃度はｐ型埋め込み層１３Ａのそれより小さい。エピタキシャル層１２の上面にｐ型ベース層１４がエピタキシャル成長により形成される。トレンチＴ１には、ゲート絶縁膜１５を介してポリシリコン等からなるゲート電極１６が埋め込まれている。ｐ型埋め込み層１３Ａのｐ型ベース層１４底面からの深さ（ｐ型埋め込み層深さ）Ｄｄは、ゲート電極１６の底面とｐ型ベース層１４との間の距離（突出距離）Ｄｇｐよりも大きい。
【選択図】図１

Description

本発明は、半導体装置に関し、特にドリフト層が所謂フローティング構造を有する半導体装置に関する。
近年、パワーＭＯＳトランジスタは、大電流・高耐圧（例えば耐圧６００Ｖ）のスイッチング電源の市場に加え、ノート型ＰＣをはじめとする移動体通信機器での省エネルギ用スイッチング市場（例えば耐圧３０Ｖ）での需要が急増している。こうした省エネルギ用スイッチング市場でのパワーＭＯＳトランジスタには、電池電圧で直接に駆動できる低電圧駆動化、低オン抵抗化、およびスイッチング損失低減のためゲート・ドレイン間容量の低減等が求められている。
一方、ＭＯＳトランジスタのオン抵抗は主にチャネル抵抗とドリフト抵抗からなるが、ドリフト抵抗を低減するＭＯＳトランジスタの構造として、スーパージャンクション構造と呼ばれるものと、フローティング構造と呼ばれるものが知られている。
スーパージャンクション構造は、縦長短冊状のｐ型ピラー層とｎ型ピラー層を横方向に交互に埋め込んだ構造としてドリフト層を形成したものである（例えば、特許文献１参照）。スーパージャンクション構造によれば、ＭＯＳトランジスタの非導通時において、ｐｎピラー層の配列方向である横方向に空乏層を伸ばすことができ、これにより素子の耐圧を高めることができ、またｐ型ピラー層とｎ型ピラー層に含まれるチャージ量（不純物量）を同じとすれば、擬似的にノンドープ層を作り出すことができる。これにより、求められる耐圧を保持しつつ、高ドープされたｎ型ピラー層を通して電流を流すことで、材料限界を越えた低オン抵抗を実現することができる。
フローティング構造とは、ドリフト層となる例えばｎ型エピタキシャル層中にフローティング層となるｐ型埋め込み層をイオン打ち込みで埋め込んだ構造であり、ＭＯＳトランジスタが形成されるｐ型ベース層とｐ型埋め込み層は電気的に接続されていない。このフローティング構造においても、ｐ型埋め込み層とｎ型エピタキシャル層との間でＭＯＳトランジスタの非導通時に形成される空乏層により、素子の耐圧を高く維持することが可能になる。このフローティング構造については、耐圧６０〜１００Ｖ系のＭＯＳトランジスタの特性向上に有効であり、特に、ｐ型ピラーが同じ深さに形成されるスーパージャンクション構造のＭＯＳトランジスタとの比較においては、フローティング構造のＭＯＳトランジスタの方が、オン抵抗と耐圧のトレードオフが改善されることが確認されている。
しかし、このようなフローティング構造のＭＯＳトランジスタでは、オフ状態においてｐ型埋込み層が一旦空乏化すると、ターンオン時にｐ型埋込み層の空乏化が解消されるまで正常なオン状態にならず、ターンオン時間が長くなるという問題があった。また、ターンオン直後、ｐ型埋込み層から周辺に空乏層が延び、実効的にキャリアが伝導する面積が減るため、素子自体が高抵抗となってスイッチング損失が大きくなるという問題もあった。
特開２００３−２７３３５５号公報 特開２００１−３１３３９３号公報
本発明は、フローティング構造のＭＯＳトランジスタの利点であるオン抵抗と耐圧の良好なトレードオフ特性を維持しつつ、素子のターンオン時におけるターンオン特性やスイッチング損失も改善することが可能な半導体装置を提供することを目的とする。
本発明の一の態様に係る半導体装置は、第１導電型の第１半導体層と、この第１半導体層上の表面側に形成される第１導電型のエピタキシャル層と、前記エピタキシャル層の表面に形成される第２導電型のベース層と、前記ベース層に選択的に形成される第１導電型の拡散層と、前記ベース層を貫通して前記エピタキシャル層に達するように形成されるトレンチと、前記トレンチの内壁に形成されるゲート絶縁膜を介して前記トレンチ内に形成されるゲート電極と、前記第１半導体層の裏面側に接続される第１主電極と、前記拡散層及び前記ベース層に接続される第２主電極と、前記エピタキシャル層中の前記ゲート電極の底部よりも深い位置に形成された第２導電型の第１埋め込み拡散層と、前記前記埋め込み拡散層と前記ベース層とを接続する前記第１埋め込み拡散層よりも高抵抗の第２埋め込み拡散層とを備えたことを特徴とする。
本発明によれば、フローティング構造のＭＯＳトランジスタの利点であるオン抵抗と耐圧の良好なトレードオフ特性を維持しつつ、素子のターンオン時におけるターンオン特性やスイッチング損失も改善することが可能な半導体装置を提供することが可能になる。
次に、本発明の実施の形態に係る半導体装置を、図面を参照して詳細に説明する。なお、以下の説明では、第１導電型をｎ型、第２導電型をｐ型として説明するが、逆に第１導電型をｐ型、第２導電型をｎ型としてもかまわない。また、以下において、「ｎ＋型」は「ｎ型」よりも不純物濃度が高く、「ｎ型」は「ｎ−型」よりも不純物濃度が高いことを意味する。ｐ型についても同様であり、「ｐ＋型」は「ｐ型」よりも不純物濃度が高く、「ｐ型」は「ｐ−型」よりも不純物濃度が高いことを意味する。
［第１の実施の形態］
図１は、本発明の第１の実施の形態に係る半導体装置の構造を示す断面図である。図１に示すように、本実施の形態の半導体装置は、ドレイン領域としてのｎ＋型半導体基板１１と、この上にエピタキシャル成長により形成されたｎ−型のエピタキシャル層１２（ドリフト層）とを備え、この上にトレンチゲート型ＭＯＳＦＥＴを備えている。ｎ＋型半導体基板１１の裏面には、ドレイン電極１０が形成される。
このエピタキシャル層１２内には、Ｚ方向を長手方向としたｐ型埋め込み層１３Ａが、Ｘ方向において等間隔に埋め込み形成されている。更にエピタキシャル層１２内には、は、ｐ型埋め込み層１３Ａと後述するｐ型ベース層１４とを接続するｐ−型接続層１３Ｂが形成されている。ｐ−型接続層１３Ｂは、ｐ型埋め込み層１４Ａに対し、平面方向の断面（ＸＺ面方向）の一部において接続されている。図１では、Ｚ方向の１箇所のみにｐ−型接続層１３Ｂを形成しているが、数箇所に亘って複数形成することも可能である。
ｐ−型接続層１３Ｂの不純物濃度はｐ型埋め込み層１３Ａのそれより小さい。一例として、エピタキシャル層の不純物濃度が１．０ｅ１６ｃｍ−３、ｐ型埋め込み層１３Ａの不純物濃度が８．０ｅ１６ｃｍ−３である場合、ｐ−型接続層１３Ｂの不純物濃度は１．５ｅ１６ｃｍ−３とすることができる。ｐ型埋め込み層１３Ａとｐ−型接続層１３Ｂとの不純物濃度がこのような関係となっていることにより、本実施の形態の半導体装置は、所謂スーパージャンクション構造の半導体装置に比べ、改善されたオン抵抗・耐圧のトレードオフを実現することができ、フローティング構造の半導体装置と同等の特性を得ることができる。
さらにこのエピタキシャル層１２の上面にｐ型ベース層１４がイオン注入と熱拡散により形成される。そして、このｐ型ベース層１４に複数のトレンチＴ１が等間隔に、フォトリソグラフィと反応性イオンエッチング（ＲＩＥ）により形成される。
トレンチＴ１には、ゲート絶縁膜１５を介してポリシリコン等からなるゲート電極１６が埋め込まれている。また、ゲート電極１６に挟まれるｐ型ベース層１４の表面には、ｎ＋型のソース領域１７及びｐ＋型コンタクト層１８が形成され、これがソース電極１９と電気的に接続されている。
なお、図１に示すように、ゲート電極１６は、図１における紙面奥行き方向に延びるストライプ状に形成されている。また、このゲート電極１６の長手方向と平行に、前述のソース領域１７と、ｐ＋型コンタクト層１８とが、ｐ型ベース層１４の表面に、その長手方向に沿って交互に形成されている。このコンタクト層１８は、ソース領域１７と共にソース電極１９と電気的に接続されている。
ここで、図２に示すように、各部の寸法を、以下のように定義する。
（１）Ｄｄ：ｐ型埋め込み層１３Ａのｐ型ベース層１４からの深さ（ｐ型埋め込み層深さ）
（２）Ｄｇ：ゲート電極１６の深さ
（３）Ｌｄ：ｐ型埋め込み層１３Ａ間の間隔（セルピッチ）
（４）Ｄｇｐ：ゲート電極１６の底面とｐ型ベース層１４との間の距離（突出距離）
本実施の形態では、ｐ型埋め込み層深さＤｄが、突出距離Ｄｇｐよりも深くなるよう、ｐ型埋め込み層１３Ａ及びゲート電極１６を形成する。
ここで、図３に、比較例に係る半導体装置の断面構造を示す。図１の第１の実施の形態と同一の構成要素に関しては同一の符号を付している。この比較例では、 ｐ−型接続層１３Ｂが存在せず、ｐ型埋め込み層１３Ａｆがｐ型ベース層１４と電気的に独立なフローティング構造とされている。このようなフローティング構造の場合、ＭＯＳＦＥＴが非導通時において、空乏層はｐ型ベース層１４の底面から広がり始め、その後ｐ型埋め込み層１３Ａｆの周辺が空乏化を開始する。そのため、エピタキシャル層１２の深い位置にまで空乏層が広がり難く、ゲート・ドレイン間容量Ｃｇｄｆが高くなる。
これに対し、本実施の形態の構造の場合、ｐ型埋め込み層１３Ａが不純物濃度の低いｐ−型接続層１３Ｂによってｐ型ベース層１４と電気的に接続されている。このため、ＭＯＳＦＥＴが非導通時において、空乏層はまずｐ型埋め込み層１３Ａの周辺から広がり始める。従って、比較例に比べ、エピタキシャル層１２の深い位置にまで空乏層が広がり易く、ゲート・ドレイン間容量Ｃｇｄは、図３の場合のＣｇｄｆに比べ低くすることができる。
ただし本実施の形態では、ｐ型埋め込み層深さＤｄが、突出距離Ｄｇｐよりも大きくなるよう、ｐ型埋め込み層１３Ａ及びゲート電極１６を形成している。ｐ型埋め込み層深さＤｄが、突出距離Ｄｇｐよりも小さいと、ゲート・ドレイン間容量Ｃｇｄの低減効果は小さいものとなることが、発明者らにより行われたコンピュータシミュレーションの結果判明した。これは、ｐ型埋め込み層１３Ａ周辺に広がる空乏層の大きさが、ゲート電極１６の周りに広がる空乏層の影響により小さくなることによるものと思われる。
コンピュータシミュレーションに基づいて得られた、ｐ型埋め込み層深さＤｄと、ゲート・ドレイン間容量Ｃｇｄとの関係を、図４のグラフを参照して説明する。このグラフでは、横軸に、突出距離Ｄｇｐと型埋め込み層深さＤｄとの差（Ｄｇｐ−Ｄｄ）をとっている。また、縦軸には、本実施の形態の半導体装置のゲート・ドレイン間容量Ｃｇｄと、同様のスペックを有するフローティング構造の半導体装置のゲート・ドレイン間容量Ｃｇｄｆとの比（容量比ＲＣ＝Ｃｇｄｆ／Ｃｇｄ）をとっている。
図４に示すように、差（Ｄｇｐ−Ｄｄ）が正の値の場合には、容量比は１．５程度であり、ゲート・ドレイン間容量に関しフローティング構造と比較した顕著な差は見られない。しかし、差（Ｄｇｐ−Ｄｄ）が負の値になると、容量比は大きくなり、フローティング構造に比較してゲート・ドレイン間容量を大幅に改善（低減）することができる。しかも、フローティング構造の利点である、オン抵抗と耐圧のトレードオフも、フローティング構造のものと同等にすることが可能になる。
また、差（Ｄｇｐ−Ｄｄ）を負にするという条件に加え、セルピッチＬｄの値を、Ｄｇ、Ｄｄ、Ｌｄとの関係において最適化することが有効であることも、発明者らにより行われたコンピュータシミュレーションの結果判明した。図５は、このコンピュータシミュレーションの結果を示すグラフである。横軸には、セルピッチＬｄとｐ型埋め込み層深さＤｄの比（Ｌｄ／Ｄｄ）をとり、縦軸には、図４と同様に容量比ＲＣ（＝Ｃｇｄｆ／Ｃｇｄ）をとっている。また、ゲート電極１６の深さＤｇを、１．２μｍ、２．０μｍ、２．５μｍの３通りに変更し、それぞれについてシミュレーションを行った。なお、いずれの場合も、ｐ型埋め込み層深さＤｄは２．５μｍであり、ドレイン電圧が８Ｖであるとして計算を行った。
（１）Ｄｇ＝１．２μｍの場合、Ｌｄ／Ｄｄが１．５より大きいときは、容量比ＲＣ（＝Ｃｇｄ／Ｃｇｄｆ）はあまり変化が見られなかった。しかし、Ｌｄ／Ｄｄが１．５以下になると、容量比ＲＣは徐々に低下し、Ｌｄ／Ｄｄ＝０．６付近では、Ｒｃは略０．３となった。従って、Ｄｇ＝１．２μｍの範囲では、Ｌｄ／Ｄｄは１．５以下が好ましく、Ｌｄ／（Ｄｄ・Ｄｇ）は１．２５以下であることが好ましいと考えられる。
（２）Ｄｇ＝２．０μｍの場合、Ｌｄ／Ｄｄが０．８より大きいときは、容量比ＲＣ（＝Ｃｇｄ／Ｃｇｄｆ）は十分小さい値０．９以下となった。しかし、Ｌｄ／Ｄｄが０．８以下になると、容量比ＲＣは急激に上昇した。従って、Ｄｇ＝２．０μｍの範囲では、Ｌｄ／Ｄｄは０．８以上が好ましく、Ｌｄ／（Ｄｄ・Ｄｇ）は０．４以上であることが好ましいと考えられる。
（３）Ｄｇ＝２．５μｍの場合、Ｌｄ／Ｄｄが１・０より大きいときは、容量比ＲＣ（＝Ｃｇｄ／Ｃｇｄｆ）は十分小さい値０．９以下となった。しかし、Ｌｄ／Ｄｄが１．０以下になると、容量比ＲＣは急激に上昇した。従って、Ｄｇ＝２．５μｍの範囲では、Ｌｄ／Ｄｄは１．０以上が好ましく、Ｌｄ／（Ｄｄ・Ｄｇ）は０．４以上であることが好ましいと考えられる。
以上、（１）〜（３）を総合すると、０．４＜Ｌｄ／（Ｄｄ・Ｄｇ）＜１．２５とすることが好適であると考えられる。
［第２の実施の形態］
次に、本発明の第２の実施の形態に係る半導体装置を、図６を参照して説明する。図６中、第１の実施の形態と同一の構成要素に関しては図１と同一の符号を付し、以下ではその詳細な説明は省略する。この実施の形態は、ｐ−型接続層１３Ｂが、ｐ型埋め込み層１３Ａと、平面方向の断面（ＸＺ平面）の一部でなく、全体において接続されている点で、第１の実施の形態と異なっている。すなわち、ｐ−型接続層１３ＢのＸＺ平面に沿った断面図は、ｐ型埋め込み層１３Ａのそれと略同一のストライプ形状とされている。その他は第１の実施の形態と同様である。
なお、ｐ型埋め込み層１３Ａとｐ−型接続層１３Ｂは、同一のマスクを用いて、イオン注入の加速電圧及び不純物ドーズ量を変化させることにより形成することができる。ｐ−型接続層１３Ｂは、例えば不純物ドーズ量は一定で加速電圧を連続的に多段階に切り替えることにより、図６に示すような直線状のプロファイルを有するｐ−型接続層１３Ｂとすることができる。ｐ型埋め込み層１３Ａは、さらに加速電圧を上げると共に、不純物ドーズ量を更に上げることにより形成することができる。
［第３の実施の形態］
次に、本発明の第３の実施の形態に係る半導体装置を、図７を参照して説明する。図７中、第１の実施の形態と同一の構成要素に関しては図１と同一の符号を付し、以下ではその詳細な説明は省略する。この実施の形態は、第２の実施の形態と同様に、ｐ−型接続層１３Ｂがゲート電極１６等と平行に伸びるストライプ状に形成され、ｐ型埋め込み層１３Ａと平面方向（ＸＺ平面）の全体において接続されている点で、この点においてｐ−型接続層１３ＢがＺ方向の一部においてＹ方向に延びる柱状に形成されている第１の実施の形態と異なっている。ただし、ｐ−型接続層１３Ｂが波型のプロファイルを有している点で、第２の実施の形態と異なっている。 この実施の形態においても、ｐ型埋め込み層１３Ａとｐ−型接続層１３Ｂは、同一のマスクを用いて、イオン注入の加速電圧及び不純物ドーズ量を変化させることにより形成することができる。ｐ−型接続層１３Ｂは、例えば不純物ドーズ量は一定で加速電圧を３段階に切り替えることにより、図６に示すような波状のプロファイルを有するｐ−型接続層１３Ｂとすることができる。 ［第４の実施の形態］
次に、本発明の第４の実施の形態に係る半導体装置を、図８を参照して説明する。図８中、第１の実施の形態と同一の構成要素に関しては図１と同一の符号を付し、以下ではその詳細な説明は省略する。なお、ｐ−型接続層１３Ｂは、第１の実施の形態のようにＺ方向の一部においてｐ型埋め込み層１３Ａと接続されていてもよいし、第２、第３の実施の形態のように全体に亘ってｐ型埋め込み層１３Ａと接続されていてもよい。
この実施の形態では、エピタキシャル層１２が２層構造を有している点で、上記の実施の形態と異なっている。すなわち、エピタキシャル層１２は、不純物濃度が高い第１エピタキシャル層１２Ａと、これよりも不純物濃度が低い第２エピタキシャル層１２Ｂとからなっている。一例として、第１エピタキシャル層１２Ａの不純物濃度を２．０ｅ１６ｃｍ-３、第２エピタキシャル層１２Ｂの不純物濃度を１．５ｅ１６ｃｍ−３程度とすることができる。
このとき、ｐ型接続層１３Ｂの不純物濃度も、この高濃度の第１エピタキシャル層１３Ｂとチャージバランスを取るため、第１の実施の形態よりも高くすることが可能である。
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。
本発明の第１の実施の形態に係る半導体装置の構造を示す断面図である。 本発明の第１の実施の形態に係る半導体装置の構造を示す断面図である。 比較例に係る半導体装置の断面構造を示す。 コンピュータシミュレーションに基づいて得られた、ｐ型埋め込み層深さＤｄと、ゲート・ドレイン間容量Ｃｇｄとの関係を示すグラフである。 セルピッチＬｄとｐ型埋め込み層深さＤｄの比（Ｌｄ／Ｄｄ）を横軸に、容量比ＲＣ（＝Ｃｇｄ／Ｃｇｄｆ）を縦軸にとったグラフである。 本発明の第２の実施の形態に係る半導体装置の構造を示す断面図である。 本発明の第３の実施の形態に係る半導体装置の構造を示す断面図である。 本発明の第４の実施の形態に係る半導体装置の構造を示す断面図である。
符号の説明
１０・・・ドレイン電極、 １１・・・ｎ＋型半導体基板、 １２・・・ｎ−型エピタキシャル層、 １３Ａ、１３Ａｆ・・・ｐ型埋め込み層、 １３Ｂ・・・ｐ−型接続層、 １４・・・ｐ型ベース層、 Ｔ１・・・トレンチ、 １５・・・ゲート絶縁膜、 １６・・・ゲート電極、 １７・・・ソース領域、 １８・・・ｐ＋型コンタクト層、 １９・・・ソース電極。

Claims (5)

  1. 第１導電型の第１半導体層と、
    この第１半導体層上の表面側に形成される第１導電型のエピタキシャル層と、
    前記エピタキシャル層の表面に形成される第２導電型のベース層と、
    前記ベース層に選択的に形成される第１導電型の拡散層と、
    前記ベース層を貫通して前記エピタキシャル層に達するように形成されるトレンチと、
    前記トレンチの内壁に形成されるゲート絶縁膜を介して前記トレンチ内に形成されるゲート電極と、
    前記第１半導体層の裏面側に接続される第１主電極と、
    前記拡散層及び前記ベース層に接続される第２主電極と、
    前記エピタキシャル層中の前記ゲート電極の底部よりも深い位置に形成された第２導電型の第１埋め込み拡散層と、
    前記前記埋め込み拡散層と前記ベース層とを接続する前記第１埋め込み拡散層よりも高抵抗の第２埋め込み拡散層と
    を備えたことを特徴とする半導体装置。
  2. 前記ゲート電極の深さＤｇと、
    前記第１埋め込み拡散層の前記ベース層の底部からの深さＤｄと、
    前記第１埋め込み拡散層の配列間隔Ｌｄとが、
    ０．４＜Ｌｄ／（Ｄｄ・Ｄｇ）＜１．２５
    の関係を満たすことを特徴とする請求項１記載の半導体装置。
  3. 前記エピタキシャル層は、
    前記第１半導体層上に形成され第１の不純物濃度を有する第１エピタキシャル層と、
    前記第１エピタキシャル層上に形成され前記第１の不純物濃度よりも低い第２の不純物濃度を有する第２エピタキシャル層と
    を備えたことを特徴とする請求項１又は２記載の半導体装置。
  4. 前記第２埋め込み拡散層は、前記第１埋め込み拡散層と、その平面方向の断面の一部において接続するように構成されたことを特徴とする請求項１記載の半導体装置。
  5. 前記第２埋め込み拡散層は、前記第１埋め込み拡散層と、その平面方向の断面の全体において接続するように構成されたことを特徴とする請求項１記載の半導体装置。
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