JP2000101082A - 半導体構成素子用の縁構造及びドリフト領域体及び半導体構成素子用の縁構造及びドリフト領域体の製造方法 - Google Patents

半導体構成素子用の縁構造及びドリフト領域体及び半導体構成素子用の縁構造及びドリフト領域体の製造方法

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Abstract

(57)【要約】 【課題】 両導電型のドーピングの全量を正確に同じに
する必要はなくて、高いアバランシェ強度によって特徴
付けられる半導体構成素子用の縁構造及びドリフト領域
体を提供し、更に、製造方法を提供すること。 【解決手段】 一方の導電型の半導体部を有する、半導
体構成素子用の縁構造及びドリフト領域体において、縁
領域内に、相互に種々異なる少なくとも２つの面に、他
方の導電型の多数の領域が埋め込まれており、領域は、
半導体構成素子の活性ゾーンのほぼ下側の領域内では種
々異なる面に亘って接続ゾーンを用いてつなげられてい
るが、それ以外ではフロート状態である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一方の導電型の半
導体部を有しており、該半導体内に、前記一方の導電型
とは反対の、他方の導電型の、少なくとも１つの活性ゾ
ーンが設けられている、半導体構成素子用の縁構造及び
ドリフト領域体（”内部構造”）に関する。
【０００２】
【従来の技術】公知のように、高ドーピングドリフト区
間を有するトランジスタの場合、高いブロッキング電圧
も達成することができる。この例としては、ジャンクシ
ョントレンチＭＯＳ電界効果トランジスタ、及び、一方
の導電型の半導体内に設けられたフロート状態の、他方
の導電型の領域を有するトランジスタがある。
【０００３】ジャンクショントレンチＭＯＳ電界効果ト
ランジスタ、例えば、”ＣｏｏｌＭＯＳ”トランジスタ
は、ｎ導電型半導体層を複数回エピタキシャル析出し、
ｐ導電型ドーピング材を打込み（注入）、続いて拡散す
ることによって形成することができ、その結果、ｐ導電
型の「円柱」がｎ導電型半導体層内に形成される。その
際、ｐ導電型円柱の全ドーピング材の量は、ほぼ、ｎ導
電型半導体層の全ドーピング材の量に相応している必要
がある。
【０００４】
【発明が解決しようとする課題】本発明の課題は、両導
電型のドーピングの全量を正確に同じにする必要はなく
て、高いアバランシェ強度によって特徴付けられる半導
体構成素子用の縁構造及びドリフト領域体を提供し、更
に、半導体構成素子用の、そのような縁構造、及び、そ
のようなドリフト領域体の製造方法を提供することにあ
る。
【０００５】
【課題を解決するための手段】この課題は、本発明によ
ると、冒頭に記載した半導体構成素子用の縁構造及びド
リフト領域体において、半導体部内に、相互に種々異な
る少なくとも２つの面に、他方の導電型の多数の領域が
埋め込まれており、領域は、活性ゾーンのほぼ下側の領
域内では種々異なる面に亘って接続ゾーンを用いてつな
げられているが、それ以外ではフロート状態であるよう
にしたことによって解決される。
【０００６】
【発明の実施の形態】一方の導電型が、例えば、リンで
のｎドーピングであって、他方の導電型が、例えば、ホ
ウ素でのｐドーピングである場合、本発明の縁構造乃至
本発明のドリフト領域体では、ｐドーピング材料の量
は、縁領域内では、ｎドーピング材の量よりも高い。と
言うのは、幾つかの、又は全てのフロート状態のｐ領域
が、遮断負荷時に完全には排除されない場合に欠点では
ないからである。フロート状の領域により、縁領域内で
の電界強度を均一に低減することができ、そのことは、
２次元シミュレーションにより容易に証明することがで
きる。
【０００７】本発明の有利で合目的的な構成は、従属請
求項に記載されている。
【０００８】半導体部上に設けられた絶縁層内に、通常
のように、フィールドプレートが設けられており、前記
フィールドプレートは、それぞれ最上面の領域と電気的
に接続されている。同様に、半導体部の上面領域内に、
フィールドプレートの下側に、他方の導電型の付加的な
保護リングが設けられている。
【０００９】接続ゾーンは、有利には、領域自体よりも
弱くドーピングされており、この領域は、この接続ゾー
ンを介して、半導体構成素子の活性ゾーンの下側で相互
に接続されている。
【００１０】半導体部は、シリコン又はシリコンカーバ
イド（ＳｉＣ）から形成されている。接続半導体は、同
様に可能である。
【００１１】半導体構成素子用の縁構造及びドリフト領
域体の製造方法は、一方の導電型の、それぞれの半導体
層を、一方の導電型の半導体基板上に順次連続してエピ
タキシャルにより形成し、更に、各個別層の形成後、活
性ゾーンの下側の領域内では、それぞれのエピタキシャ
ル層内に、及び、その他の縁領域内では、少なくとも各
２番目毎のエピタキシャル層（又は、各４番目乃至５番
目のエピタキシャル層）内に、他方の導電型のドーピン
グ材をイオン打込み及び／又は拡散により挿入すること
を特徴としている。
【００１２】半導体構成素子用の縁構造及びドリフト領
域体の他の手法は、一方の導電型の個別半導体層を、順
次エピタキシャルにより半導体基板上に形成し、各半導
体層を、活性ゾーンの下側の領域内に形成した後、Ｖ字
型のトレンチを形成し、該該形成の際、トレンチの床及
びカラー領域が高くドーピングされ、且つ、トレンチの
側壁が弱くドーピングされるようにする。このために、
例えば、斜めイオン打込みを使用することができる。こ
の打込みの実施後、別のエピタキシャル層が析出され、
その際、そのようにしてトレンチが充填される。この処
理が複数回繰り返され、その際、個別エピタキシャル層
内の他の導電型の各領域間に所望の電気接続ゾーンが製
造される迄繰り返される。可能な拡散後、最後に、他の
導電型の領域と、弱くドーピングされた接続ゾーンと
が、半導体構成素子の活性ゾーンの下側の、これらの各
領域間相互に流通され、その結果、半導体構成素子の活
性ゾーンの下側で、他の導電型の高ドーピング領域が、
種々の面で、他の導電型の弱ドーピング接続ゾーンを介
して相互に接続されており、縁領域では、活性ゾーンの
下側の領域の外部に、他の導電型の領域がフロート状態
で設けられていて、接続ゾーンを介して種々の面で相互
に接続されていない。
【００１３】トレンチ内には、寿命キラー原子を導入す
ることができ、そうすることによって、例えば、ダイオ
ード用の小さなメモリ電荷を達成することができる。
【００１４】半導体構成素子は、ジャンクショントレン
チＭＯＳ電界効果トランジスタ、ダイオード、ＩＧＢＴ
（絶縁ゲート付バイポーラトランジスタ）、ＳｉＣジャ
ンクション電界効果トランジスタ等である。
【００１５】
【実施例】以下、図示の実施例を用いて、本発明を詳細
に説明する。
【００１６】図では、相互に相応する構成部品には、そ
れぞれ同じ参照番号が付けられている。
【００１７】図１には、ｎ＋導電型半導体領域３とｎ−
導電型半導体領域４とから形成されいて、例えば、アル
ミニウムのような金属製のドレイン電極２（ドレイン電
圧＋ＵＤが印加されている）を有するシリコン半導体基
板１が示されている。この半導体基板１上には、種々異
なるエピタキシャル層５，６，７，８，９，１０，１１
が、ｐ導電型半導体領域１２内に埋め込まれている。ｎ
＋導電型ソースゾーン１３とｐ導電型チャネルゾーン１
４の下側のドリフト領域内には、ｐ導電型領域１２が垂
直方向に統合されており、ｐ導電型領域１２は、この領
域外ではフロート状態に形成されている。
【００１８】個別層５〜１１のエピタキシャル析出時
に、このために、活性ゾーン１３，１４の下側にｐ導電
型ドーピング材、例えば、硼素を有するイオン打込み
（注入）部が、個別層５〜１１の各層面に続くように設
けられており、縁領域内には、そのような打込み部が単
に例えば各４番目毎の層内に設けられている。
【００１９】縁領域内には、ｐ導電型ドーピング材の全
量は、ｎ導電型ドーピング材の全量よりも大きいように
することができる。と言うのは、幾つかの、又は、全て
のｐ導電型「島状」フロート領域１２は、遮断負荷時に
完全には排除されないからである。
【００２０】フロートｐ導電型領域１２により、縁領域
内で、電界強度を均一に低減することができ、その結
果、アバランシェ強度がかなり向上する。
【００２１】図１に示されているように、このＭＯＳ電
界効果トランジスタでは、更にゲート電極１５（この電
極に、ゲート電圧＋ＵＧが印加されている）、ソースコ
ンタクト１６（アースに接続されている）、フィールド
プレート１７（ゾーン１４乃至エピタキシャル層１１と
接続されており、アルミニウム電極１８に接続されてい
る）が、例えば、二酸化シリコン製の絶縁層１９上に設
けられている。電極１５及びフィールドプレート１７
は、例えば、ドーピング多結晶シリコンから形成するこ
とができる。
【００２２】図２には、高電圧ＭＯＳ電界効果トランジ
スタ用の本発明の縁構造の別の実施例が示されている。
この実施例では、活性ゾーン１３，１４の下側の領域内
には、ｐ導電型領域１２が、ｐ−導電型の接続ゾーン２
０の上に垂直方向に相互に統合されていて、そのように
して、それぞれ格子を形成している。更に、この実施例
では、更にｐ導電型保護リング２１及びイオン打込みに
より形成されたｎ導電型上面ゾーン２２が設けられてい
る。保護リング２１は、その際、それぞれ対応のフィー
ルドプレート１７に接続されている。図２の構造用の可
能な製造方法について、以下で更に図４を用いて詳細に
説明する。
【００２３】図３には、本発明の別の実施例として、高
電圧ダイオード用の縁構造及びドリフト領域体が図示さ
れており、その際、ここでは、電極２には、電圧＋ＵＡ
が印加されており、活性ゾーン１３，１４の代わりに、
アノードＡ用のアノードコンタクト２４を有するｐ導電
型ゾーン２３が設けられている。ちなみに、この実施例
は、図２の縁構造及びドリフト領域体に相応している。
【００２４】図４から分かるように、図２及び３の実施
例のドリフト領域と同様に製造することができる：ほぼ
１０〜５０μｍ厚のエピタキシャル層５乃至６内には、
それぞれ層５乃至６の析出後、トレンチ（溝）２５乃至
２６がエッチングによって形成され、その後、このトレ
ンチには、アクセプタが埋め込まれ、その際、カラー及
び床領域２７乃至２８には、アクセプタ、例えば、硼素
が高くドーピングされており、側壁領域２９には、極め
て弱くしか硼素がドーピングされていない。このため
に、斜め打込みが用いられており、及び／又は、トレン
チ２５乃至２６は、図４に示されているように、Ｖ字型
に形成されている。打込み後、例えば、トレンチ２５内
には、第２のエピタキシャル層６が析出され、その際、
このトレンチ２５は、ｎ導電型材料で充填されている。
続いて行われる拡散によって、このカラー乃至床領域２
７乃至２８から領域１２が形成され、それから、この領
域１２は、側壁領域２９の上に、弱くドーピングされた
接続ゾーン２０として相互に接続されている。トレンチ
２５，２６は、その首領域が、ほぼ１〜２μｍ幅であ
る。しかし、他の値も可能であることは明らかである。
【００２５】半導体には、シリコン又はシリコンカーバ
イドを使用することができる。特に、シリコンカーバイ
ドの場合に半導体適している縁構造及びドリフト領域の
実施例は、図５に示されている。この実施例では、ソー
スコンタクトＳは、ｎ＋導電型ゾーン１３及びｐ＋導電
型ゾーン１４に接続されており、ｐ＋導電型ゲート電極
１５は、エピタキシャル層８内に埋め込まれている。こ
の実施例でも、活性ゾーン１４の下側には、ｐ導電型領
域１２が弱くドーピングされたｐ−導電型接続ゾーン２
０によって相互に接続されている。
【図面の簡単な説明】
【図１】ＭＯＳ電界効果トランジスタ用の本発明の第１
の実施例の縁構造及びドリフト領域体の一部の断面図
【図２】高電圧ＭＯＳ電界効果トランジスタ用の本発明
の第２の実施例の縁構造及びドリフト領域体の一部の断
面図
【図３】高電圧ダイオード用の本発明の第３の実施例の
縁構造及びドリフト領域体の一部の断面図
【図４】本発明の製造方法の説明に供するドリフト領域
の一部の断面図
【図５】シリコンカーバイドジャンクションＭＯＳ電界
効果トランジスタ用の本発明の１実施例の縁構造及びド
リフト領域体の一部の断面図
【符号の説明】
１ 半導体基板 ２ ドレイン電極 ３ ｎ＋導電型半導体領域 ４ ｎ−導電型半導体領域 ５，６，７，８，９，１０，１１ エピタキシャル層 １２ ｐ導電型半導体領域 １３ ｎ＋導電型ソースゾーン １４ ｐ導電型チャネルゾーン １５ ゲート電極 １６ ソースコンタクト １７ フィールドプレート １８ アルミニウム電極 １９ 二酸化シリコン製の絶縁層 ２０ ｐ−導電型の接続ゾーン ２１ ｐ導電型保護リング ２２ ｎ導電型上面ゾーン ２５乃至２６ トレンチ ２７ カラー領域 ２８ 床領域 ２９ 側壁領域 Ｓ ソースコンタクト Ｇ ゲートコンタクト Ｄ ドレインコンタクト

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 一方の導電型の半導体部（３〜１１）を
    有しており、該半導体（３〜１１）内に、前記一方の導
    電型とは反対の、他方の導電型の、少なくとも１つの活
    性ゾーン（１４）が設けられている、半導体構成素子用
    の縁構造及びドリフト領域体において、 −半導体部（３〜１１）内に、相互に種々異なる少なく
    とも２つの面に、他方の導電型の多数の領域（１２）が
    埋め込まれており、 −前記領域（１２）は、活性ゾーン（１４）のほぼ下側
    の領域内では前記種々異なる面に亘って接続ゾーン（１
    ２；２０）を用いてつなげられているが、それ以外では
    フロート状態であるようにしたことを特徴とする半導体
    構成素子用の縁構造及びドリフト領域体。
  2. 【請求項２】 半導体部（３〜１１）上に設けられた絶
    縁層（１９）内にフィールドプレート（１７）が設けら
    れており、前記フィールドプレートは、それぞれ最上面
    の領域（１２）と電気的に接続されている請求項１記載
    の半導体構成素子用の縁構造及びドリフト領域体。
  3. 【請求項３】 半導体部（３〜１１）の上面領域内に、
    他方の導電型の保護リング（２１）が設けられており、
    前記保護リング（２１）は、フィールドプレート（１
    ７）と接続されている請求項１又は２記載の半導体構成
    素子用の縁構造及びドリフト領域体。
  4. 【請求項４】 縁領域内では、他方の導電型のドーピン
    グ材の量は、一方の導電型のドーピング材の量よりも高
    い請求項１〜３までのいずれか１記載の半導体構成素子
    用の縁構造及びドリフト領域体。
  5. 【請求項５】 接続ゾーン（２０）は、領域（１２）よ
    りも弱くドーピングされている請求項１〜４までのいず
    れか１記載の半導体構成素子用の縁構造及びドリフト領
    域体。
  6. 【請求項６】 半導体部（３〜１１）は、シリコン又は
    シリコンカーバイドから形成されている請求項１〜５ま
    でのいずれか１記載の半導体構成素子用の縁構造及びド
    リフト領域体。
  7. 【請求項７】 領域内に寿命キラー原子が導入されてい
    る請求項１〜６までのいずれか１記載の半導体構成素子
    用の縁構造及びドリフト領域体。
  8. 【請求項８】 それぞれの半導体層（５〜１１）を、一
    方の導電型の半導体基板（１）上に順次連続してエピタ
    キシャルにより形成し、各個別層（５〜１１）の形成
    後、活性ゾーン（１４）の下側の領域内では、それぞれ
    のエピタキシャル層内に、及び、その他の縁領域内で
    は、少なくとも各２番目毎のエピタキシャル層（５〜１
    １）内に、他方の導電型のドーピング材をイオン打込み
    及び／又は拡散により挿入する請求項１〜７までのいず
    れか１記載の半導体構成素子用の縁構造及びドリフト領
    域体の製造方法。
  9. 【請求項９】 一方の導電型の個別半導体層（５〜１
    １）を、順次エピタキシャルにより半導体基板（１）上
    に形成し、前記各半導体層（５〜１１）を、活性ゾーン
    （１４）の下側の領域内に形成した後、Ｖ字型のトレン
    チ（２５，２６）を形成し、該該形成の際、前記トレン
    チの床及びカラー領域（２８乃至２７）が高くドーピン
    グされ、且つ、前記トレンチの側壁（２９）が弱くドー
    ピングされるようにする請求項１〜７までのいずれか１
    記載の半導体構成素子用の縁構造及びドリフト領域体の
    製造方法。
  10. 【請求項１０】 ドーピングを、斜めイオン打込みによ
    り行う請求項９記載の半導体構成素子用の縁構造及びド
    リフト領域体の製造方法。
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