CN111564488B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体装置及其制造方法，该装置包含衬底、外延层、漂移区、射极区、以及集极区。外延层设置于衬底之上且具有第一导电类型。漂移区设置于外延层中且具有第二导电类型，第二导电类型与第一导电类型相反。射极区设置于漂移区之外的外延层中。集极区设置于漂移区中。此半导体装置还包含掺杂区，此掺杂区设置于相邻漂移区的底面且具有第一导电类型。本发明实施例提供的半导体装置及其制造方法，可以增强半导体装置的关闭状态击穿电压和可靠性。

Description

半导体装置及其制造方法
技术领域
本发明是有关于半导体装置，且特别是有关于具有高击穿电压的半导体装置及其制造方法。
背景技术
近年来，随着半导体集成电路制造技术的发展，对于形成于单一芯片上的控制器、存储器、低电压操作电路以及高电压操作电路等元件的需求也随之增加，藉以制作出更高积集成度的单一芯片系统。
于单一芯片系统内，通常采用了如绝缘栅极双极型晶体管(insulated gatebipolar transistors，IGBTs)的高电压元件，以改善功率转换效率并减少电量的损耗。绝缘栅极双极型晶体管(IGBT)具有高电流增益(high current gain)、高操作电压(highoperating voltage)与低导通电阻值(low on-state resistance)等，因而适用于高电压操作的应用。
然而，随着单一芯片系统的尺寸微缩趋势，便需要一种绝缘栅极双极型晶体管元件，其可随着尺寸微缩趋势而仍具有一定或增加的电流密度与导通电阻值。
发明内容
本发明的一些实施例提供半导体装置，此半导体装置包含衬底、外延层、漂移区、射极区、以及集极区。外延层设置于衬底之上且具有第一导电类型。漂移区设置于外延层中且具有第二导电类型，第二导电类型与第一导电类型相反。射极区设置于漂移区之外的外延层中。集极区设置于漂移区中。此半导体装置还包含掺杂区，此掺杂区设置于相邻漂移区的底面且具有第一导电类型。
本发明的一些实施例提供半导体装置，此半导体装置包含衬底、外延层、漂移区、第一掺杂区、第二掺杂区、以及多个第三掺杂区。外延层设置于衬底之上且具有第一导电类型。漂移区设置于外延层中且具有第二导电类型，第二导电类型与第一导电类型相反。第一掺杂区设置于漂移区之外的外延层中且具有第二导电类型。第二掺杂区设置于漂移区中且具有第一导电类型。这些第三掺杂区设置于相邻漂移区与外延层之间的接面，并且具有第一导电类型。
本发明实施例提供半导体装置的制造方法，此方法包含提供衬底、以及形成外延层于衬底之上，外延层具有第一导电类型。此方法还包含形成掺杂区于外延层中、以及形成漂移区于外延层中。掺杂区具有第一导电类型且相邻漂移区的底面。漂移区具有第二导电类型，第二导电类型与第一导电类型相反。此方法还包含形成射极区于漂移区之外的外延层中、以及形成集极区于漂移区中。
本发明实施例提供的半导体装置及其制造方法，可以增强半导体装置的关闭状态击穿电压和可靠性。
为让本发明的特征和优点能更明显易懂，下文特举出一些实施例，并配合所附图式，作详细说明如下。
附图说明
藉由以下详细描述和范例配合所附图式，可以更加理解本发明实施例。为了使图式清楚显示，图式中各个不同的元件可能未依照比例绘制，其中：
图1-图8是根据本发明的一些实施例，显示形成半导体装置在各个不同中间阶段的剖面示意图。
图9是根据本发明的一些实施例，显示半导体装置的剖面示意图。
图10是根据本发明的一些实施例，显示半导体装置的剖面示意图。
附图标号：
100、200、300 半导体装置
102 半导体衬底
104 绝缘层
106 半导体层
108 衬底
110 第一埋置层
112 第二埋置层
114 外延层
116、117 隔离部件
118 掺杂区
120 漂移区
122 第一阱
124 第二阱
126 栅极结构
128 射极区
130 基极区
132 集极区
134 层间介电层
136a、136b、136c 接触插塞
138 射极电极
140 集极电极
具体实施方式
以下揭露提供了许多的实施例或范例，用于实施所提供的半导体装置的不同部件。各组件和其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一组件形成在第二组件之上，可能包含第一和第二组件直接接触的实施例，也可能包含额外的组件形成在第一和第二组件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在不同的范例中重复元件符号及/或字母。如此重复是为了简明和清楚，而非用以表示所讨论的不同实施例之间的关系。
以下描述实施例的一些变化。在不同图式和说明的实施例中，相似的元件符号被用来标明相似的元件。可以理解的是，在方法的前、中、后可以提供额外的步骤，且一些叙述的步骤可为了该方法的其他实施例被取代或删除。
尽管一些实施例是以特定的步骤顺序进行讨论，但这些步骤可以其他合乎逻辑的方式来进行。在不同实施例中，在本发明所描述的阶段前、中、后可以提供额外的步骤。可针对不同实施例将所述的一些阶段取代或删除。额外的部件可以加入本发明实施例的半导体装置中。可取代或删除以下所述的一些部件。
本发明实施例提供半导体装置，此半导体装置包含掺杂区，其形成于相邻外延层与漂移区之间的PN接面。此掺杂区具有与外延层相同的导电类型，但与漂移区的导电类型相反。此漂移区有助于将电场分布从射极区重新分布至集极区。因此，得以增强半导体装置的关闭状态击穿电压(off-state breakdown voltage)和可靠性。
图1-图8是根据本发明的一些实施例，显示形成图8所示的半导体装置100在各个不同工艺阶段的剖面示意图。
根据一些实施例，提供衬底108，如图1所示。根据一些实施例，衬底108是绝缘体上覆硅(semiconductor-on-insulator，SOI)。衬底108包含半导体衬底102、形成于半导体衬底102之上的绝缘层104、以及形成于绝缘层104之上的半导体层106。在一些实施例中，可通过植氧分离(separation by implantation of oxygen，SIMOX)技术、晶圆键合工艺(waferbonding process)、外延层转移工艺(epitaxial layer transfer process)、其他适合的工艺、或前述的组合，形成绝缘体上覆硅衬底。
在一些实施例中，半导体衬底102是硅(Si)衬底。在一些实施例中，半导体衬底102包含其他元素半导体，例如锗(Ge)；化合物半导体，例如GaN、SiC、GaAs、GaP、InP、InAs及/或InSb；合金半导体，例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP；或前述的组合。
根据一些实施例，半导体衬底102是掺杂的。举例而言，半导体衬底102可以是掺杂磷的衬底或掺杂砷的衬底。举例而言，半导体衬底102可以是掺杂硼的衬底。根据一些实施例，半导体层106具有第一导电类型，例如P型，并且半导体衬底102具有第二导电类型，例如N型，其中第一导电类型与第二导电类型相反。根据一些实施例，绝缘层104是埋置氧化(buried oxide，BOX)层。
在一些实施例中，半导体层106的厚度范围在约1微米(μm)至约15微米。在一些实施例中，绝缘层104的厚度范围在约0.3微米至约5微米。
根据一些实施例，形成第一埋置(buried)层110于半导体层106中且相邻半导体层106的底面，如图2所示。根据一些实施例，第一埋置层110具有第一导电类型，例如P型。在一些实施例中，P型掺杂物包含硼(B)、镓(Ga)、铝(Al)、铟(In)离子、或前述的组合。
根据一些实施例，形成第二埋置层112于半导体层106中的第一埋置层110之上，且相邻半导体层106的上表面，如图2所示。根据一些实施例，第二埋置层112具有第二导电类型，例如N型。在一些实施例中，N型掺杂物包含磷(P)、砷(As)、氮(N)、锑(Sb)离子、或前述的组合。第一埋置层110和第二埋置层112的掺杂浓度可以是在任何范围，可最佳化此范围以降低背侧偏压效应。如果掺杂浓度太高，则可能恶化击穿电压。
根据一些实施例，形成外延层114于半导体层106的上表面之上，如图3所示。在一些实施例中，外延层114由硅(Si)形成。根据一些实施例，外延层114具有第一导电类型，例如P型。在一些实施例中，外延层114的厚度范围在约2微米至约15微米。
在一些实施例中，使用外延成长工艺形成外延层114，例如分子束外延技术(molecular-beam epitaxy，MBE)、金属有机化学气相沉积(metal organic chemicalvapor deposition，MOCVD)、氢化物气相外延技术(hydride vapor phase epitaxy，HVPE)、或前述的组合。在一些实施例中，在外延成长工艺期间，原位掺杂外延层114。
根据一些实施例，形成隔离部件116和117于外延层114的上表面上，如图4所示。根据一些实施例，隔离部件116和117彼此隔开，并且具有埋入外延层114中的一些部分，以定义出半导体装置的主动区。根据一些实施例，隔离部件116和117具有高于外延层114的上表面的一些部分。
在一些实施例中，隔离部件116和117是场氧化物(field oxide，FOX)、局部硅氧化物(local oxide of silicon，LOCOS)、及/或浅沟道隔离(shallow trench isolation，STI)结构。在一些实施例中，隔离部件116和117由氧化硅、氮化硅、氮氧化硅、其他适当介电材料、或前述的组合形成。在一些实施例中，隔离部件116和117通过热氧化工艺形成。在一些实施例中，形成隔离部件116和117的步骤包含通过图案化工艺(包含光刻(photolithography)工艺和蚀刻工艺)形成沟道、以及通过沉积工艺(例如，化学气相沉积工艺(CVD))沉积绝缘材料于外延层114之上以填入沟道。
根据一些实施例，形成一或多个掺杂区118于外延层114中，如图4所示。外延层118的数量范围在1至20个(例如3个)，取决于所得半导体装置的尺寸。根据一些实施例，这些掺杂区118在平行于外延层114的上表面的方向上排列。根据一些实施例，这些掺杂区118被外延层114彼此隔开。根据一些实施例，这些掺杂区118等距间隔。在一些实施例中，这些掺杂区118非等距间隔。在一些实施例中，两个邻近的掺杂区118的间距范围在约0.05微米至约5微米。
再者，根据一些实施例，掺杂区118位于大致上相同的深度，其范围在约0.05微米至约5微米。在一些实施例中，掺杂区118位于隔离部件116正下方。在一些实施例中，掺杂区118并未横向延伸超出隔离部件116的一端。
如本文中所使用，“约”、“大约”、“大致上”的用语通常意味着在给定数值或范围的20％之内，较佳地是在10％之内，并且更好地是在5％、3％或2％、或1％、或0.5％之内。值得注意的是，本文中的数量是大致上的数量，这意味着其中隐含着“约”、“大约”、“大致上”的意思，即使没有特别提到“约”、“大约”、“大致上”的用语。
根据一些实施例，掺杂区118具有第一导电类型，例如P型。在一些实施例中，掺杂区118的掺杂浓度可大于、少于、或等于外延层114的掺杂浓度。根据一些实施例，掺杂区118的导电类型与外延层114的导电类型相同。在一些实施例中，其中形成掺杂区118的外延层114的一些区域的整体浓度大于其中未形成掺杂区118的外延层114的一些区域的浓度。
在一些实施例中，形成掺杂区118的步骤包含形成具有一或多个开口的图案化掩膜层(例如光刻胶及/或硬掩膜)于外延层114的上表面之上、以及通过图案化掩膜层的开口执行离子注入工艺。在一些实施例中，离子注入工艺的注入能量范围在约1000千电子伏特(Kev)至约2500Kev，并且离子注入工艺的剂量范围在约5E11原子/公分2(atom/cm2)至约1E12atom/cm2。在一些实施例中，在离子注入工艺期间，掺杂物通过隔离部件116以形成掺杂区118。在一些实施例中，这些掺杂物118具有大致上相同的浓度。
根据一些实施例，形成漂移(drift)区120于外延层114中，如图5所示。根据一些实施例，漂移区120自外延层114的上表面向下延伸。根据一些实施例，隔离部件116位于漂移区120上。根据一些实施例，漂移区120具有第二导电类型，例如N型。因为漂移区120与外延层114具有不同导电类型，漂移区120与外延层114之间的PN接面(PN junction)形成于漂移区120的底面。
根据一些实施例，掺杂区118位于相邻漂移区120的底面。根据一些实施例，漂移区120的底面横向穿过掺杂区118，如图5所示。掺杂区118包含在较上部分和较下部分，较上部分在漂移区120中，而较下部分在漂移区120之外的外延层114中。
根据一些实施例，漂移区120的深度范围在约0.05微米至约5微米。在一些实施例中，通过离子注入工艺形成漂移区120。
根据一些实施例，形成第一阱122于外延层114中，如图5所示。根据一些实施例，第一阱122自外延层114的上表面向下延伸。根据一些实施例，第一阱122与漂移区120彼此接触。在一些实施例中，掺杂区118并未延伸至第一阱122正下方。
根据一些实施例，第一阱122具有第一导电类型，例如P型。在一些实施例中，通过离子注入工艺形成第一阱122。
根据一些实施例，形成第二阱124于外延层114中的漂移区120中，如图5所示。根据一些实施例，第二阱124自外延层114的上表面向下延伸。根据一些实施例，第二阱124形成于漂移区120的远离第一阱122的一侧。根据一些实施例，第二阱124具有一部分延伸至隔离部件116下方。
根据一些实施例，第二阱124具有第二导电类型，例如N型。在一些实施例中，通过离子注入工艺形成第二阱124。
根据一些实施例，形成栅极结构126于外延层114之上，并且部分覆盖第一阱122和漂移区120，如图6所示。根据一些实施例，栅极结构126延伸于隔离部件116上并且部分覆盖隔离部件116。
在一些实施例中，栅极结构126包含栅极介电层(未显示)和设置于栅极介电层上的栅极电极层(未显示)。在一些实施例中，栅极介电层是或者包含氧化硅、氮化硅、或氮氧化硅。在一些实施例中，通过适当氧化工艺(例如，干式氧化工艺或湿式氧化工艺)、沉积工艺(例如，化学气相沉积工艺(CVD))，成长栅极介电层。在一些实施例中，通过热氧化工艺于含氧环境(例如，O2、H2O、NO或N2O)热成长栅极介电层。
在一些实施例中，栅极介电层是或者包含高介电常数(high-k，例如介电常数大于3.9)介电层，例如氧化铪(HfO2)。在一些实施例中，高介电常数介电层包含LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3、BaTiO3、BaZrO、HfZrO、HfLaO、HfTaO、HfSiO、HfSiON、HfTiO、LaSiO、AlSiO、BaTiO3、SrTiO3、Al2O3、其他适当的高介电常数介电材料、或前述的组合。在一些实施例中，通过热氧化工艺、沉积工艺(例如，化学气相沉积(CVD)、原子层沉积(atomic layerdeposition，ALD)、或物理气相沉积(physical vapor deposition，PVD))、其他适当方法、或前述的组合，形成高介电常数介电层。
在一些实施例中，形成栅极电极层于栅极介电层上。在一些实施例中，栅极电极层是或者包含导电材料，例如多晶硅(polysilicon)或金属(例如，钨(W)、钛(Ti)、铝(Al)、铜(Cu)、钼(Mo)、镍(Ni)、铂(Pt)、类似金属、或前述的组合)。在一些实施例中，栅极电极层的形成可通过化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、电镀工艺、原子层沉积(ALD)工艺、其他适当方法、或前述的组合来形成电极材料。接着，通过光刻工艺和蚀刻工艺将电极材料图案化，以形成栅极电极层。
根据一些实施例，形成射极(emitter)区128和基极(bulk)区130于漂移区120之外的外延层114中，如图7所示。根据一些实施例，射极区128和基极区130形成于第一阱122中。根据一些实施例，射极区128和基极区130各自从外延层114的上表面向下延伸。根据一些实施例，射极区128与基极区130接触。根据一些实施例，射极区128形成于漂移区120与基极区130之间。
根据一些实施例，射极区128具有第二导电类型，例如N型。根据一些实施例，基极区130具有第一导电类型，例如P型。在一些实施例中，通过各自的离子注入工艺形成射极区128和基极区130。
根据一些实施例，形成集极(collector)区132于漂移区120中的第二阱124中，如图7所示。根据一些实施例，集极区132自外延层114的上表面向下延伸。根据一些实施例，集极区132具有第一导电类型，例如P型。在一些实施例中，通过离子注入工艺形成集极区132。
根据一些实施例，形成层间介电(interlayer dielectric，ILD)层134于外延层114的上表面之上，如图8所示。根据一些实施例，层间介电层134覆盖栅极结构126和隔离部件116和117。
在一些实施例中，层间介电层134是或者包含一或多的单层或多层介电层，例如氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷(tetraethoxysilane，TEOS)、磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、低介电常数(low-k)介电材料、及/或其他适当介电材料。在一些实施例中，低介电常数(low-k)介电材料包含氟化硅酸盐玻璃(fluorinated silica glass，FSG)、氢硅倍半氧烷(hydrogen silsesquioxane，HSQ)、掺杂碳的氧化硅、非晶氟化碳、聚对二甲苯(parylene)、苯并环丁烯(bis-benzocyclobutenes，BCB)、或聚酰亚胺(polyimide)。在一些实施例中，可通过化学气相沉积(CVD)(例如，高密度等离子体化学气相沉积(high-density plasmaCVD，HDPCVD)、常压化学气相沉积(atmospheric pressure chemical vapor deposition，APCVD)、低压化学气相沉积(low-pressure CVD，LPCVD)、或等离子体增强化学气相沉积(plasma enhanced CVD，PECVD))、旋转涂布工艺、其他适当工艺、或前述的组合，形成层间介电层134。
根据一些实施例，形成内连线结构于外延层114的上表面之上，如图8所示。根据一些实施例，内连线结构包含接触插塞(contact plug)136a、136b和136c，他们穿过层间介电层134且分别落在射极区128、基极区130、和集极区132上。根据一些实施例，内连线结构还包含射极电极138和集极电极140。根据一些实施例，射极电极138通过接触插塞136a和136b与射极区128和基极区130电连接。根据一些实施例，集极电极140通过接触插塞136c与集极区132电连接。
在一些实施例中，形成内连线结构的步骤包含使用光刻工艺(包含例如光刻胶涂布、软烘烤、曝光、曝光后烘烤、显影等)、蚀刻工艺(例如，湿式蚀刻工艺、干式蚀刻工艺、或前述的组合)、其他适当技术、或前述的组合，形成接触开口(未显示)于层间介电层134中。
在一些实施例中，填充导电材料于接触开口中以形成接触插塞136a、136b和136c。在一些实施例中，用于接触插塞136a、136b和136c的导电材料包含金属材料(例如，钨(W)、铝(Al)、或铜(Cu))、金属合金、多晶硅、其他适当导电材料、或前述的组合。
在一些实施例中，接触插塞136a、136b和136c的形成可通过物理气相沉积(PVD)(例如，蒸镀(evaporation)或溅射(sputtering))、电镀工艺、原子层沉积(ALD)工艺、其他适当工艺、或前述的组合沉积导电材料。之后，执行化学机械研磨(chemical mechanicalpolishing，CMP)工艺或回蚀刻工艺，以移除过量的导电材料来形成接触插塞136a、136b和136c。
在一些实施例中，在填充接触插塞136a、136b和136c的导电材料之前，可形成阻障(barrier)层(未显示)于开口的侧壁和底部上，以防止接触插塞136a、136b和136c的导电材料扩散至层间介电层134中。阻障层也可做为粘着(adhesive)或胶粘(glue)层。阻障层的材料可以是氮化钛(TiN)、钛(Ti)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)、其他适当材料、或前述的组合。可通过物理气相沉积(PVD)(例如，蒸镀或溅射)、电镀工艺、原子层沉积(ALD)工艺、其他适当工艺、或前述的组合，沉积阻障层材料来形成阻障层。
在一些实施例中，形成射极电极138和集极电极140于层间介电层134之上。在一些实施例中，射极电极138和集极电极140是或者包含铜(Cu)、钨(W)、银(Ag)、锡(Sn)、镍(Ni)、钴(Co)、铬(Cr)、钛(Ti)、铅(Pb)、金(Au)、铋(Bi)、锑(Sb)、锌(Zn)、锆(Zr)、镁(Mg)、铟(In)、碲(Te)、镓(Ga)、其他适当金属材料、前述的合金、或前述的组合。在一些实施例中，射极电极138和集极电极140包含TiN/AlCu/TiN的堆迭结构。
在一些实施例中，使用物理气相沉积(PVD)(例如，蒸镀或溅射)、电镀工艺、原子层沉积(ALD)工艺、其他适当工艺、或前述的组合，形成毯覆(blanket)金属层(未显示)于层间介电层134之上。之后，通过图案化工艺将毯覆金属层图案化，以形成射极电极138和集极电极140。在一些实施例中，图案化工艺包含光刻工艺(包含例如光刻胶涂布、软烘烤、曝光、曝光后烘烤、显影等)、蚀刻工艺(例如，湿式蚀刻工艺、干式蚀刻工艺、其他适当技术、或前述的组合)、其他适当技术、或前述的组合。
在一些实施例中，可以分开形成接触插塞136a、136b和136c、射极电极138、和集极电极140。在其他一些实施例中，可通过双镶嵌(dual damascene)工艺同时形成接触插塞136a、136b和136c、射极电极138、和集极电极140。
根据一些实施例，在形成内连线结构之后，制得半导体装置100。根据一些实施例，半导体装置100是横向型绝缘栅极双极型晶体管(IGBT)装置。
在本发明实施例中，半导体装置100包含衬底102、具有第一导电类型的外延层114、具有第二导电类型的漂移区120、以及射极区128、集极区132。第二导电类型与第一导电类型相反。外延层114设置于衬底102之上。漂移区120设置于外延层114中。射极区128设置于漂移区120之外的外延层114中。集极区132设置于漂移区120中。
在本发明实施例中，半导体装置100还包含具有第一导电类型的掺杂区118。掺杂区118设置于相邻漂移区120的底面。
本发明实施例提供至少以下几个优点优于传统的绝缘栅极双极型晶体管(IGBT)装置。形成于相邻外延层114与漂移区120之间的PN接面的掺杂区118，其具有与外延层114相同的掺杂类型，但与漂移区120的导电类型相反。与并未形成掺杂区118的情况相比，掺杂区118可提供额外的第一导电类型的掺杂物于PN接面附近，从而与漂移区120形成较大区域的空乏区。再者，掺杂区118有助于将电场分布自射极区128重新分布至集极区132，从而减少靠近射极区128的电场峰值，并且增加射极区128与集极区132之间的电位能(电场对距离的积分面积)。因此，得以增强半导体装置的关闭状态击穿电压和可靠性。
此外，对于较大尺寸的半导体装置而言，与形成单一个较长的掺杂区118相比，形成多个彼此隔开的掺杂区118可精准地提供额外的第一导电类型的掺杂物于PN接面附近。因此，得以进一步增强半导体装置的关闭状态击穿电压和可靠性。
图9和图10是根据本发明的一些实施例，显示半导体装置200和300的剖面示意图。为了简洁明确起见，其中相同于前述图8的实施例的部件是使用相同的标号并省略其说明。
图9所示的实施例与前述图8的实施例的差别在于，图9中的掺杂区118完全形成于漂移区120中。根据一些实施例，这些掺杂区118被漂移区120彼此隔开。根据一些实施例，相较于漂移区120的上表面，掺杂区118位于更靠近漂移区120的底面。在一些实施例中，掺杂区118的水平高度低于第二阱124。
图10所示的实施例与前述图8的实施例的差别在于，图10中的掺杂区118完全形成于漂移区120下方的外延层114中。根据一些实施例，这些掺杂区118被外延层114彼此隔开。根据一些实施例，相较于外延层114的底面，掺杂区118设置于更靠近漂移区120的底面。
综上所述，半导体装置包含掺杂区，其形成于相邻外延层与漂移区之间的PN接面。此掺杂区具有与外延层相同的导电类型，但与漂移区的导电类型相反。此漂移区有助于将电场分布从射极区重新分布至集极区。因此，得以增强半导体装置的关闭状态击穿电压和可靠性。
以上概述数个实施例，以便在本发明所属技术领域的技术人员可以更理解本发明实施例的观点。在本发明所属技术领域的技术人员应该理解，他们能以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域的技术人员也应该理解到，此类等效的工艺和结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围之下，做各式各样的改变、取代和替换。

Claims (17)

1.一种半导体装置，其特征在于，包括：
一衬底，包括：
一半导体衬底；
一绝缘层，设置于该半导体衬底之上；以及
一半导体层，设置于该绝缘层之上，该半导体层具有一第一导电类型；
一第一埋置层，设置于该半导体层中，该第一埋置层具有该第一导电类型；
一第二埋置层，设置于该半导体层中的该第一埋置层之上，该第二埋置层具有一第二导电类型；
一外延层，设置于该衬底之上，该外延层具有该第一导电类型，其中该外延层设置于该半导体层之上；
一漂移区，设置于该外延层中，该漂移区具有该第二导电类型，该第二导电类型与该第一导电类型相反；
一射极区，设置于该漂移区之外的该外延层中；
一集极区，设置于该漂移区中；以及
一掺杂区，设置于相邻该漂移区的一底面，该掺杂区具有该第一导电类型，其中该掺杂区包括在该漂移区中的一部分和在该漂移区之外的一部分，且该漂移区的该底面横向穿过该掺杂区，其中该掺杂区的一底面与该第二埋置层以设置于该掺杂区和该第二埋置层之间的该外延层的一部分隔开。
2.如权利要求1所述的半导体装置，其特征在于，在该漂移区中的该掺杂区的该部分相较于该漂移区的上表面更靠近该漂移区的该底面。
3.如权利要求1所述的半导体装置，其特征在于，在该漂移区之外的该掺杂区的该部分设置于该漂移区下方的该外延层中。
4.如权利要求1所述的半导体装置，其特征在于，该射极区具有该第二导电类型，且该集极区具有该第一导电类型。
5.如权利要求1所述的半导体装置，其特征在于，更包括：
一栅极结构，设置于该外延层之上，其中该栅极结构部分覆盖该漂移区。
6.如权利要求5所述的半导体装置，其特征在于，更包括：
一阱，设置于该外延层中且相邻该漂移区，该阱具有该第一导电类型，其中该射极区设置于该阱中；以及
一基极区，设置于该阱中且相邻于该射极区，该基极区具有该第一导电类型；
其中该栅极结构部分覆盖该阱。
7.如权利要求5所述的半导体装置，其特征在于，更包括：
一隔离部件，设置于该漂移区上，其中该栅极结构部分覆盖该隔离部件。
8.如权利要求1所述的半导体装置，其特征在于，更包括：
一阱，设置于该漂移区中，该阱具有该第二导电类型，其中该集极区设置于该阱中。
9.如权利要求1所述的半导体装置，其特征在于，该第一导电类型是P型且该第二导电类型是N型。
10.一种半导体装置，其特征在于，包括：
一衬底，包括：
一半导体衬底；
一绝缘层，设置于该半导体衬底之上；以及
一半导体层，设置于该绝缘层之上，该半导体层具有一第一导电类型；
一第一埋置层，设置于该半导体层中，该第一埋置层具有该第一导电类型；
一第二埋置层，设置于该半导体层中的该第一埋置层之上，该第二埋置层具有一第二导电类型；
一外延层，设置于该衬底之上，该外延层具有该第一导电类型，其中该外延层设置于该半导体层之上；
一漂移区，设置于该外延层中，该漂移区具有该第二导电类型，该第二导电类型与该第一导电类型相反；
一第一掺杂区，设置于该漂移区之外的该外延层中，该第一掺杂区具有该第二导电类型；
一第二掺杂区，设置于该漂移区中，该第二掺杂区具有该第一导电类型；以及
多个第三掺杂区，设置于相邻该漂移区与该外延层之间的一接面，所述多个第三掺杂区具有该第一导电类型，其中该多个第三掺杂区包括在该漂移区中的一部分和在该漂移区之外的一部分，且该漂移区的一底面横向穿过该多个第三掺杂区，其中该多个第三掺杂区的一底面与该第二埋置层以设置于该多个第三掺杂区和该第二埋置层之间的该外延层的一部分隔开。
11.如权利要求10所述的半导体装置，其特征在于，所述多个第三掺杂区彼此隔开。
12.如权利要求10所述的半导体装置，其特征在于，所述多个第三掺杂区位于相同的一深度。
13.如权利要求10所述的半导体装置，其特征在于，所述多个第三掺杂区具有相同的一浓度。
14.如权利要求10所述的半导体装置，其特征在于，更包括：
一隔离部件，设置于该漂移区上，其中所述多个第三掺杂区设置于该隔离部件正下方；以及
一栅极结构，部分覆盖该隔离部件。
15.如权利要求10所述的半导体装置，其特征在于，该半导体装置是一绝缘栅极双极型晶体管IGBT。
16.一种半导体装置的制造方法，其特征在于，包括：
提供一衬底，其中该衬底包括：
一半导体衬底；
一绝缘层，设置于该半导体衬底之上；以及
一半导体层，设置于该绝缘层之上，该半导体层具有一第一导电类型；
形成一第一埋置层于该半导体层中，其中该第一埋置层具有该第一导电类型；
形成一第二埋置层于该半导体层中的该第一埋置层之上，其中该第二埋置层具有一第二导电类型；
形成一外延层于该衬底之上，其中该外延层具有该第一导电类型且设置于该半导体层之上；
形成一掺杂区于该外延层中，其中该掺杂区具有该第一导电类型；
形成一漂移区于该外延层中，其中该漂移区具有该第二导电类型，该第二导电类型与该第一导电类型相反，其中该掺杂区相邻该漂移区的一底面；
形成一射极区于该漂移区之外的该外延层中；以及
形成一集极区于该漂移区中，
其中该掺杂区包括在该漂移区中的一部分和在该漂移区之外的一部分，且该漂移区的该底面横向穿过该掺杂区，其中该掺杂区的一底面与该第二埋置层以设置于该掺杂区和该第二埋置层之间的该外延层的一部分隔开。
17.如权利要求16所述的半导体装置的制造方法，其特征在于，形成该掺杂区包含一离子注入工艺，该离子注入工艺使用范围在1000 Kev至2500Kev的一注入能量、以及5E11原子/公分2至1E12原子/公分2的一剂量。
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