CN109599439B - 横向扩散金属氧化物半导体场效应晶体管 - Google Patents

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Abstract

本发明实施例提供一种横向扩散金属氧化物半导体场效应晶体管,包括:本体区,位于基板的上部,具有第一导电类型;飘移区,位于基板的上部,具有第二导电类型,本体区与飘移区之间设有第一隔离区;栅极,位于基板之上;源极区,位于本体区中;漏极区,位于飘移区中,包括相邻设置的第一漏极区及第二漏极区,第一漏极区具有第二导电类型,第二漏极区具有第一导电类型;第二隔离区,设于第一隔离区与漏极区之间的飘移区中;及第一掺杂区,位于第一隔离区及第二隔离区之间的基板之中,具有第一导电类型;第一掺杂区与飘移区构成第一二极管。

Description

横向扩散金属氧化物半导体场效应晶体管
技术领域
本发明实施例有关于一种半导体技术,特别是有关于一种横向扩散金属氧化物半导体场效应晶体管。
背景技术
高压半导体元件适用于高电压与高功率的集成电路领域。传统高压半导体元件包括横向扩散金属氧化物半导体场效应晶体管(lateral diffused metal oxidesemiconductor,LDMOS)。高压半导体元件的优点在于易相容于其他工艺,符合成本效益,因此广泛应用于电源供应器、电力管理、显示器驱动IC元件、通信、车用电子、工业控制等领域中。
当横向扩散金属氧化物半导体场效应晶体管连接至交流电源(AC power)时,可能累积大量的静电电荷,而这些静电电荷可能于任意两端点流动,而产生静电放电(electrostatic discharge,ESD)电流。静电放电电流若未获得妥善控制,则可能烧毁集成电路,造成元件损害。举例而言,若静电放电电流由元件的漏极流向源极,则亦可能流向元件的栅极,而造成栅极损伤。
综上所述,虽然现有的横向扩散金属氧化物半导体场效应晶体管大致符合需求,但并非各方面皆令人满意,特别是横向扩散金属氧化物半导体场效应晶体管的静电放电电流仍需进一步改善。
发明内容
本发明实施例提供一种横向扩散金属氧化物半导体场效应晶体管,包括:基板,具有第一导电类型;本体区(body region),位于基板的上部,本体区具有第一导电类型;飘移区(drift region),位于基板的上部,本体区与飘移区之间设有第一隔离区,飘移区具有与第一导电类型相反的第二导电类型;栅极,位于基板之上,且部分覆盖本体区;源极区,位于本体区中,源极区具有第二导电类型;漏极区,位于飘移区中,包括相邻设置的第一漏极区及第二漏极区,第一漏极区具有第二导电类型,且第二漏极区具有第一导电类型;第二隔离区,设于第一隔离区与漏极区之间的飘移区中;第一掺杂区,位于第一隔离区及第二隔离区之间的基板之中,第一掺杂区具有第一导电类型;其中第一掺杂区与飘移区构成第一二极管。
本发明的有益效果在于,本发明的横向扩散金属氧化物半导体场效应晶体管,利用在源极区尖部形成掺杂区以及第二漏极区,在元件内部形成水平双极性晶体管、垂直双极性晶体管、及二极管,以提供释放静电放电电流的路径,而使静电放电电流不流经栅极而损伤栅极,并通过设置顶掺杂区以及调整飘移区边界同时改善崩溃电压及高温逆偏压测试,亦可形成包围漏极区的阱以进一步降低阻值。形成掺杂区以及第二漏极区并不影响元件的直流电性效能,也不会增加元件面积。
为让本发明的上述目的、特征及优点能更明显易懂,下文特举数个实施例,并配合所附图式,作详细说明如下。
附图说明
以下将配合所附图式详述本发明实施例。应注意的是,依据在业界的标准做法,各种特征并未按照比例绘制且仅用以说明例示。事实上,可能任意地放大或缩小元件的尺寸,以清楚地表现出本发明实施例的特征。
图1为根据一些实施例绘示出横向扩散金属氧化物半导体场效应晶体管的俯视图。
图2A为根据一些实施例绘示出横向扩散金属氧化物半导体场效应晶体管的剖面图。
图2B为根据一些实施例绘示出横向扩散金属氧化物半导体场效应晶体管的剖面图。
图3A为根据另一些实施例绘示出横向扩散金属氧化物半导体场效应晶体管的剖面图。
图3B为根据另一些实施例绘示出横向扩散金属氧化物半导体场效应晶体管的剖面图。
图4A为根据又一些实施例绘示出横向扩散金属氧化物半导体场效应晶体管的剖面图。
图4B为根据又一些实施例绘示出横向扩散金属氧化物半导体场效应晶体管的剖面图。
图5A为根据又一些实施例绘示出横向扩散金属氧化物半导体场效应晶体管的剖面图。
图5B为根据又一些实施例绘示出横向扩散金属氧化物半导体场效应晶体管的剖面图。
图6A为根据再一些实施例绘示出横向扩散金属氧化物半导体场效应晶体管的剖面图。
图6B为根据再一些实施例绘示出横向扩散金属氧化物半导体场效应晶体管的剖面图。
图7为根据一些实施例绘示出横向扩散金属氧化物半导体场效应晶体管之俯视图。
图8A为根据一些实施例绘示出横向扩散金属氧化物半导体场效应晶体管的剖面图。
图8B为根据一些实施例绘示出横向扩散金属氧化物半导体场效应晶体管的剖面图。
附图标号:
100、200、300、400、500、600~横向扩散金属氧化物半导体场效应晶体管;
102~基板;
104~本体区;
106~飘移区;
106E~边缘;
108~源极区;
110~第一漏极区;
112~第二漏极区;
114、114A、114B~掺杂区;
116~基极区;
118、118A、118B、118C~隔离区;
120~栅极;
122~层间介电层;
124~接点;
126~金属;
228~阱;
330、530~顶掺杂区;
DA、DB~距离;
D、D1、D2~二极管;
TH、TH1、TH2~水平双极性晶体管;
TV~垂直双极性晶体管;
AA’、BB’~线段。
具体实施方式
以下公开许多不同的实施方法或是例子来实行本发明实施例的不同特征,以下描述具体的元件及其排列的实施例以阐述本发明实施例。当然这些实施例仅用以例示,且不该以此限定本发明实施例的范围。例如,在说明书中提到第一特征形成于第二特征之上,其包括第一特征与第二特征是直接接触的实施例,另外也包括于第一特征与第二特征之间另外有其他特征的实施例,亦即,第一特征与第二特征并非直接接触。此外,在不同实施例中可能使用重复的标号或标示,这些重复仅为了简单清楚地叙述本发明实施例,不代表所讨论的不同实施例及/或结构之间有特定的关系。
此外,其中可能用到与空间相关用词,例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词,这些空间相关用词系为了便于描述图示中一个(些)元件或特征与另一个(些)元件或特征之间的关系,这些空间相关用词包括使用中或操作中的装置的不同方位,以及图式中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位),则其中所使用的空间相关形容词也将依转向后的方位来解释。
在此,“约”、“大约”、“大抵”的用语通常表示在一给定值或范围的20%之内,较佳是10%之内,且更佳是5%之内,或3%之内,或2%之内,或1%之内,或0.5%之内。应注意的是,说明书中所提供的数量为大约的数量,亦即在没有特定说明“约”、“大约”、“大抵”的情况下,仍可隐含“约”、“大约”、“大抵”之含义。
本发明实施例提供一种横向扩散金属氧化物半导体(lateral diffused metaloxide semiconductor,LDMOS)场效应晶体管,利用形成水平双极性晶体管(bipolarjunction transistor,BJT)、垂直双极性晶体管、及二极管(diode),可释放静电放电(electrostatic discharge,ESD)电流,而避免损害栅极,同时亦不改变其直流电性效能(DC performance)。
图1绘示出本发明一些实施例的横向扩散金属氧化物半导体场效应晶体管100的俯视图,图2A及图2B绘示出本发明一些实施例的横向扩散金属氧化物半导体场效应晶体管100的剖面图。图2A为图1中沿线段AA’的剖面图,图2B为图1中沿线段BB’的剖面图。
如图1所示,横向扩散金属氧化物半导体场效应晶体管100包括源极108、第一漏极区110、以及栅极120。在图1所示的实施例中,源极区108与第一漏极区110呈指状交叉(interdigitated fingers)。横向扩散金属氧化物半导体场效应晶体管100更包括掺杂区114与第二漏极区112,掺杂区114邻近源极区108的尖部,而第二漏极区112位于第一漏极区110的凹部。掺杂区114与第二漏极区112有助于释放静电放电电流,而不损伤栅极120(将于后详述)。
根据一些实施例,如图2A及图2B所绘示,横向扩散金属氧化物半导体场效应晶体管100包括一基板102。此基板102可为半导体基板,其可包括元素半导体,例如硅(Si)、锗(Ge)等;化合物半导体,例如氮化镓(GaN)、碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)、锑化铟(InSb)等;合金半导体,例如硅锗合金(SiGe)、磷砷镓合金(GaAsP)、砷铝铟合金(AlInAs)、砷铝镓合金(AlGaAs)、砷铟镓合金(GaInAs)、磷铟镓合金(GaInP)、磷砷铟镓合金(GaInAsP)、或上述材料的组合。此外,基板102也可以是绝缘层上覆半导体(semiconductor on insulator)基板。在一些实施例中,基板102具有第一导电类型。
根据一些实施例,如图2A及图2B所绘示,横向扩散金属氧化物半导体场效应晶体管100包括设置于基板102的上部的本体区104及飘移区106。在一些实施例中,本体区104、飘移区106通过图案化掩膜对基板102进行离子注入所形成。在一些实施例中,本体区104具有第一导电类型,而飘移区106具有与第一导电类型相反的第二导电类型。举例来说,当第一导电类型为P型时,第二导电类型为N型。在其他实施例中,当第一导电类型为N型时,第二导电类型为P型。在一些实施例中,P型掺质可包括硼、镓、铝、铟、三氟化硼离子(BF3+)、或前述的组合,N型掺质可包括磷、砷、氮、锑、或前述的组合。在一些实施例中,本体区104的掺杂浓度介于1e16/cm3至5e18/cm3之间,飘移区106之掺杂浓度介于1e15/cm3至5e17/cm3之间。在一些实施例中,如图1的俯视图所绘示的基板102为本体区104及飘移区106之间的基板。
根据一些实施例,如图2A及图2B所绘示,横向扩散金属氧化物半导体场效应晶体管100更包括源极区108、第一漏极区110、第二漏极区112、掺杂区114及基极区116。第一漏极区110及第二漏极区112相邻设置于邻近基板102上表面的飘移区106中,且第一漏极区110邻接(adjoin)第二漏极区112。源极区108与基极区116设置于邻近基板102上表面的本体区104中,且源极区108邻接(adjoin)基极区116。掺杂区114设置于邻近基板102上表面的飘移区106与本体区104之间。在一些实施例中,源极区108、第一漏极区110、第二漏极区112、掺杂区114及基极区116通过图案化掩膜对基板102进行离子注入所形成。在一些实施例中,基极区116具有第一导电类型,其掺杂浓度高于本体区104的第一导电类型掺杂浓度,第二漏极区112与掺杂区114亦具有第一导电类型,而源极区108及第一漏极区110均具有第二导电类型,其掺杂浓度均高于飘移区106的第二导电类型掺杂浓度。在一些实施例中,源极区108之掺杂浓度介于5e19/cm3至1e21/cm3之间,第一漏极区110的掺杂浓度介于5e19/cm3至1e21/cm3之间,第二漏极区112的掺杂浓度介于1e19/cm3至1e21/cm3之间,基极区116的掺杂浓度介于5e19/cm3至1e21/cm3之间,而掺杂区114的掺杂浓度介于5e19/cm3至1e21/cm3之间。
由图1的横向扩散金属氧化物半导体场效应晶体管100的俯视图来看,源极区108与第一漏极区110呈指状交叉(interdigitated fingers),且掺杂区114邻近源极区108的尖部,而第二漏极区112位于第一漏极区110的凹部。值得注意的是,第二漏极区112与掺杂区114仅设置于源极区108的尖部(例如图1中的线段BB’剖面处),而并未设置于源极区108尖部以外的区域(例如图1中的线段AA’剖面处)。此外,如第2A及2B图所绘示,飘移区106与本体区104之间在源极区108的尖部以外区域的距离DA小于飘移区106与本体区104之间在源极区108的尖部的距离DB。
根据一些实施例,如图2A及图2B所绘示,横向扩散金属氧化物半导体场效应晶体管100更包括形成于基板102上的多个隔离区118A及118B,其中隔离区118A位于本体区104与飘移区106之间,隔离区118B位于隔离区118A与第二漏极区112之间的飘移区106中。在一些实施例中,隔离区118A及118B可为场氧化物(field oxide)。在一些实施例中,隔离区118A及118B可为局部硅氧化层(local oxidation of silicon,LOCOS)。在另一些实施例中,隔离区118A及118B可为浅沟槽隔离(shallow trench isolation,STI)结构。值得注意的是,由于掺杂区114仅设置于源极区108的尖部,在源极区108尖部以外的区域(例如图1中的线段AA’剖面处)隔离区118A及118B连接而成为隔离区118。
根据一些实施例,如图2A所绘示,横向扩散金属氧化物半导体场效应晶体管100更包括栅极120,位于本体区104及飘移区106上,且延伸覆盖一部分隔离区118。在一些实施例中,如图2B所绘示,栅极120延伸覆盖一部分隔离区118A。在一些实施例中,栅极120可包括栅极介电层,及位于栅极介电层上方的栅极电极层(未绘示)。栅极介电层可包括氧化硅(silicon oxide)、氮化硅(silicon nitride)、氮氧化硅(silicon oxynitride)、高介电常数(high-k)(亦即介电常数大于3.9)的介电材料例如HfO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3、BaTiO3、BaZrO、HfZrO、HfLaO、HfTaO、HfSiO、HfSiON、HfTiO、LaSiO、AlSiO、(Ba、Sr)TiO3、Al2O3、或上述的组合。栅极介电层可使用合适的氧化工艺(例如干氧化工艺或湿氧化工艺)、沉积工艺(例如化学气相沉积(chemical vapor deposition)工艺或原子层沉积(atomic layer deposition,ALD)工艺)、其他合适的工艺、或上述的组合形成。在一些实施例中,栅极介电层可使用热氧化工艺,在含氧或含氮(例如含NO或N2O)的环境下热成长,在形成栅极电极层前形成栅极介电层。
在一些实施例中,在栅极介电层上形成栅极电极层。栅极电极层可包括多晶硅、金属(例如钨、钛、铝、铜、钼、镍、铂、其相似物、或以上的组合)、金属合金、金属氮化物(例如氮化钨、氮化钼、氮化钛、氮化钽、其相似物、或以上的组合)、金属硅化物(例如硅化钨、硅化钛、硅化钴、硅化镍、硅化铂、硅化铒、其相似物、或以上的组合)、金属氧化物(氧化钌、氧化铟锡、其相似物、或以上的组合)、其他适用的材料、或上述的组合。栅极电极层可使用化学气相沉积工艺(chemical vapor deposition,CVD)(例如低压气相沉积工艺(low pressurechemical vapor deposition,LPCVD)或电浆辅助化学气相沉积工艺(plasma enhancedchemical vapor deposition,PECVD))、物理气相沉积工艺(physical vapor deposition,PVD)(例如电阻加热蒸镀法、电子束蒸镀法、或溅射法)、电镀法、原子层沉积工艺(atomiclayer deposition,ALD)、其他合适的工艺、或上述的组合于基板102上形成电极材料,再以光刻与刻蚀工艺将之图案化形成栅极电极。
根据一些实施例,如图1所绘示,横向扩散金属氧化物半导体场效应晶体管100更包括覆盖于基板102上的层间介电层(interlayer dielectric,ILD)122。层间介电层122可包括一或多种单层或多层介电材料,例如氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷(tetraethoxysilane,TEOS)、磷硅玻璃(phosphosilicate glass,PSG)、硼磷硅酸盐玻璃borophosphosilicate glass,BPSG)、低介电常数介电材料、及/或其他适用的介电材料。低介电常数介电材料可包括但不限于氟化石英玻璃(fluorinated silica glass,FSG)、氢倍半硅氧烷(hydrogen silsesquioxane,HSQ)、掺杂碳的氧化硅、非晶质氟化碳(fluorinatedcarbon)、聚对二甲苯(parylene)、苯并环丁烯(bis-benzocyclobutenes,BCB)、或聚酰亚胺(polyimide)。层间介电层122可使用化学气相沉积(chemical vapor deposition,CVD)(例如高密度电浆化学气相沉积(high-density plasma chemical vapor deposition,HDPCVD)、大气压化学气相沉积(atmospheric pressure chemical vapor deposition,APCVD)、低压化学气相沉积(low-pressure chemical vapor deposition,LPCVD)、或电浆辅助化学气相沉积(plasma enhanced chemical vapor deposition,PECVD))、物理气相沉积(physical vapor deposition,PVD)、原子层沉积(atomic layer deposition,ALD)、旋转涂布(spin-on coating)、其他适合技术、或上述之组合形成。
根据一些实施例,如图1所绘示,横向扩散金属氧化物半导体场效应晶体管100更包括内连结构。内连结构包括设置于层间介电层122上的金属126、及穿过层间介电层122的接点124。在一些实施例中,金属126通过接点124与源极区108、第一漏极区110、第二漏极区112、掺杂区114及基极区116电连接,分别给予源极区108、第一漏极区110、第二漏极区112、掺杂区114及基极区116合适的操作电压。在一些实施例中,掺杂区114通过内连结构接地(grounded)。
在一些实施例中,可使用光刻工艺(例如覆盖光刻胶、软烤(soft baking)、曝光、曝光后烘烤、显影、其他合适的技术、或上述的组合)及刻蚀工艺(例如湿刻蚀工艺、干刻蚀工艺、其他合适的技术、或上述的组合)、其他合适的技术、或上述的组合在层间介电层122中形成开口(图未示)。接着,在开口中填充导电材料,以形成接点124。在一些实施例中,接点124的导电材料包括金属材料(例如钨、铝、或铜)、金属合金、多晶硅、其他合适的材料、或上述的组合。接点124可使用物理气相沉积工艺(physical vapor deposition,PVD)(例如蒸镀法或溅射法)、电镀法、原子层沉积工艺(atomic layer deposition,ALD)、其他合适的工艺、或上述的组合沉积导电材料,并选择性地进行化学机械研磨(chemical mechanicalpolishing,CMP)或回蚀以去除多余的导电材料形成接点124。
在一些实施例中,填充接点124的导电材料之前,可于开口的侧壁及底部形成阻障层(barrier layer)(图未示),以防止接点124的导电材料扩散至层间介电层122。阻障层的材料可为氮化钛(TiN)、钛(Ti)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)、其他合适的材料、或上述的组合。阻障层可使用物理气相沉积工艺(例如蒸镀法或溅射法)、原子层沉积工艺、电镀法、其他合适的工艺、或上述的组合沉积阻障层材料。
在一些实施例中,金属126形成于层间介电层122之上。在一些实施例中,金属126可包括Cu、W、Ag、Ag、Sn、Ni、Co、Cr、Ti、Pb、Au、Bi、Sb、Zn、Zr、Mg、In、Te、Ga、其他合适的金属材料、上述的合金、或上述的组合。在一些实施例中,金属126可包括Ti/TiN/AlCu/TiN的堆叠结构。在一些实施例中,在层间介电层122上以物理气相沉积工艺(例如蒸镀法或溅射法)、电镀法、原子层沉积工艺、其他适合的工艺、或上述的组合形成毯覆(blanket)金属层(未绘示)。接着,以图案化工艺图案化毯覆金属层以形成金属126。在一些实施例中,图案化工艺包括光刻工艺(例如覆盖光刻胶、软烤(soft baking)、曝光、曝光后烘烤、显影、其他合适的技术、或上述的组合)、刻蚀工艺(例如湿刻蚀工艺、干刻蚀工艺、其他合适的技术、或上述的组合)、其他合适的技术、或上述的组合。
如图1及图2A至图2B所示的实施例中,在源极区108的尖部设置掺杂区114与第二漏极区112,可于半导体基板102中分别形成以第二漏极区112、飘移区106、及掺杂区114所构成的水平双极性晶体管TH、以第二漏极区112、飘移区106、及基板102所构成的垂直双极性晶体管TV、及以掺杂区114及飘移区106所构成的二极管D。
在一些实施例中,掺杂区114接地。因此,当静电放电发生时,静电放电电流可能经由水平双极性晶体管TH、垂直双极性晶体管TV、及二极管D释放,而不会流向栅极120,避免造成栅极120的损害。此外,在一些实施例中,如图2B所示,在源极区108的尖部,飘移区106的边缘106E与本体区的距离DB较在源极区108尖部以外区域的距离DA远,如此一来,可降低电场大小,同时改善崩溃电压、高温逆偏压测试(high temperature reverse bias,HTRB)、及静电放电的效能。
在一些实施例中,为避免源极区108尖部电流密度过大,在源极区108尖部(如图2B),源极区108与第一漏极区110之间具有较大的空间,以降低电场。如此一来,源极区108尖部具有足够的空间可设置掺杂区114及第二漏极区112,以释放静电放电电流。反之,在源极区108尖部以外的区域(如图2A),由于电场较小,源极区108与第一漏极区110之间空间较小,因此未设置掺杂区114及第二漏极区112。
应注意的是,图1所绘示的横向扩散金属氧化物半导体场效应晶体管100仅为一范例,但本发明实施例并不以此为限。在一些实施例中,源极区108依设计或产品需求,可为其他合适的形状。通过调整横向扩散金属氧化物半导体场效应晶体管形状中直线部分与曲线部分的比例,可调整整体的电场分布,更进一步调整元件的崩溃电压。
图3A及图3B为根据一些实施例绘示出本发明一些实施例的横向扩散金属氧化物半导体场效应晶体管200的剖面图。图3A为图1中沿线段AA’的剖面图,图3B为图1中沿线段BB’的剖面图。其中与前述实施例相同或相似的工艺或元件将沿用相同的元件符号,其详细内容将不再赘述。与前述实施例不同之处在于,在源极区108尖部设置有阱228。阱228位于飘移区106中,且包围第一漏极区110及第二漏极区112。在一些实施例中,可于形成第一漏极区110及第二漏极区112之前,通过图案化掩膜对基板102进行离子注入形成阱228。在一些实施例中,阱228具有第二导电类型,其掺杂浓度高于飘移区106的第二导电类型掺杂浓度。在一些实施例中,阱228的掺杂浓度介于1e17/cm3至5e18/cm3之间。
由于阱228仅设置于源极区108尖部,而未设置于源极区108尖部以外的区域(如图3A所示),因此,在一些实施例中,横向扩散金属氧化物半导体场效应晶体管200沿线段AA’的剖面图(图3A)与图2A的实施例横向扩散金属氧化物半导体场效应晶体管100沿线段AA’的剖面图相同。
在图3A及图3B所示的实施例中,由于阱228的掺杂浓度较高,可更进一步降低阻值,使得静电放电发生时,更倾向通过经由水平双极性晶体管TH、垂直双极性晶体管TV、及二极管D释放静电放电电流,而不会流向栅极120,避免造成栅极120的损害。
图4A及图4B为根据一些实施例绘示出本发明一些实施例的横向扩散金属氧化物半导体场效应晶体管300的剖面图。图4A为图1中沿线段AA’的剖面图,图4B为图1中沿线段BB’的剖面图。其中与前述实施例相同或相似的工艺或元件将沿用相同的元件符号,其详细内容将不再赘述。与前述实施例不同之处在于,如图4B所示,在源极区108尖部的隔离区118B下方的基板102中设置顶掺杂区(top doping region)330,而如图4A所示,在源极区108尖部以外的区域,隔离区118下方的基板102中亦设置顶掺杂区330。在一些实施例中,可于形成隔离区118A、118B及118之前,通过图案化掩膜对基板102进行离子注入形成顶掺杂区330。在一些实施例中,顶掺杂区330具有第一导电类型。在一些实施例中,顶掺杂区330的掺杂浓度介于1e16/cm3至5e18/cm3之间。在一些实施例中,顶掺杂区330的面积小于隔离区118的面积。在一些实施例中,顶掺杂区330未邻接第一漏极区110、第二漏极区112、及本体区104,而是与第一漏极区110、第二漏极区112、及本体区104相隔一段距离。在一些实施例中,部分或全部的顶掺杂区330位于飘移区106中。在一些实施例中,顶掺杂区330的掺杂深度及掺杂浓度为均匀分布。顶掺杂区330可降低表面电场,进而改善横向扩散金属氧化物半导体场效应晶体管300的崩溃电压及导通电阻(on-resistance,Ron)。在一些实施例中,浮接(floating)顶掺杂区330,因此设置顶掺杂区330并不直接影响静电放电电流。
在图4A及图4B所示的实施例中,设置顶掺杂区330,可提供均匀电场,提高崩溃电压并降低导通电阻,同时在静电放电发生时,通过经由水平双极性晶体管TH、垂直双极性晶体管TV、及二极管D释放静电放电电流,而不会流向栅极120,避免造成栅极120的损害。
图5A及图5B为根据一些实施例绘示出本发明一些实施例的横向扩散金属氧化物半导体场效应晶体管400的剖面图。图5A为图1中沿线段AA’的剖面图,图5B为图1中沿线段BB’的剖面图。其中与前述实施例相同或相似的工艺或元件将沿用相同的元件符号,其详细内容将不再赘述。与前述实施例不同之处在于,如图5B所示,横向扩散金属氧化物半导体场效应晶体管400于源极区108尖部同时设置前述实施例中的顶掺杂区330及阱228,而如图5A所示,在源极区108的尖部以外的区域,隔离区118下方的基板102中亦设置顶掺杂区330。在一些实施例中,顶掺杂区330的掺杂深度及掺杂浓度为均匀分布。
在图5A及图5B所示的实施例中,由于同时设置顶掺杂区330及阱228,可提供均匀电场,提高崩溃电压,降低导通电阻,并可更进一步降低阻值,使得静电放电发生时,更倾向通过经由水平双极性晶体管TH、垂直双极性晶体管TV、及二极管D释放静电放电电流,而不会流向栅极120,避免造成栅极120的损害。
图6A及图6B为根据一些实施例绘示出本发明一些实施例的横向扩散金属氧化物半导体场效应晶体管500的剖面图。图6A为图1中沿线段AA’的剖面图,图6B为图1中沿线段BB’的剖面图。其中与前述实施例相同或相似的工艺或元件将沿用相同的元件符号,其详细内容将不再赘述。与前述实施例不同之处在于,顶掺杂区(top doping region)530的掺杂深度不论在源极区108尖部或尖部以外的区域均非均匀分布,而是由栅极120至第一漏极区110的方向呈线性递减。在一些实施例中,顶掺杂区(top doping region)530的掺杂浓度亦由栅极120至第一漏极区110的方向呈线性递减。
在一些实施例中,可于形成隔离区118A、118B及118前,通过图案化掩膜对基板102进行离子注入形成顶掺杂区530。在一些实施例中,图案化掩膜在顶掺杂区530预定区形成非等宽度及非等间距的光刻胶图案(图未示),其中靠近栅极120处光刻胶图案彼此相距较远,无光刻胶区宽度比较宽,而靠近第一漏极区110处光刻胶图案彼此相距较近,无光刻胶区宽度比较窄。如此一来,进行离子注入时,靠近栅极120处注入的掺质较多且较深,而靠近第一漏极区110处注入的掺质较少且较浅。经过退火工艺之后,形成如图6A及图6B中所绘示的顶掺杂区530的轮廓。在一些实施例中,顶掺杂区530的掺杂深度与掺杂浓度由栅极120至第一漏极区110的方向呈线性递减。如此一来,可更进一步改善横向扩散金属氧化物半导体场效应晶体管500的崩溃电压及导通电阻(on-resistance,Ron)。
在图6A及图6B所示的实施例中,由于顶掺杂区530的掺杂深度与掺杂浓度呈线性递减,可进一步改善崩溃电压及导通电阻,同时在静电放电发生时,通过经由水平双极性晶体管TH、垂直双极性晶体管TV、及二极管D释放静电放电电流,而不会流向栅极120,避免造成栅极120的损害。
图7绘示出本发明一些实施例的横向扩散金属氧化物半导体场效应晶体管600的俯视图,图8A及图8B绘示出本发明一些实施例的横向扩散金属氧化物半导体场效应晶体管600的剖面图。图8A为图7中沿线段AA’的剖面图,图8B为图7中沿线段BB’的剖面图。其中与前述实施例相同或相似的工艺或元件将沿用相同的元件符号,其详细内容将不再赘述。与前述实施例不同之处在于,在源极区108的尖部设置多个掺杂区114A及114B,其间以隔离区118C分隔。
由于掺杂区114A及114B仅设置于源极区108的尖部,而未设置于源极区108尖部以外的区域(如图8A所示),因此,在一些实施例中,横向扩散金属氧化物半导体场效应晶体管600沿线段AA’的剖面图(图8A)与图2A的实施例横向扩散金属氧化物半导体场效应晶体管100沿线段AA’的剖面图相同。
在图7及图8A、图8B所示的实施例中,由于设置多个掺杂区114A及114B,可于半导体基板102中分别形成以第二漏极区112、飘移区106、及掺杂区114B所构成的水平双极性晶体管TH1、以第二漏极区112、飘移区106、及掺杂区114A所构成的水平双极性晶体管TH2、以第二漏极区112、飘移区106、及基板102所构成的垂直双极性晶体管TV、以掺杂区114A及飘移区106所构成的二极管D1、及以掺杂区114B及飘移区106所构成的二极管D2。
在一些实施例中,掺杂区114A与114B接地。因此,当静电放电发生时,静电放电电流可能经由水平双极性晶体管TH1及TH2、垂直双极性晶体管TV、及二极管D1及D2释放,多个水平双极性晶体管及二极管将使静电放电电流更不易流向栅极120,避免造成栅极120的损害。
值得注意的是,虽然图7及图8A、图8B绘示出两个掺杂区114A及114B,但本发明并不以此为限,视产品需求,横向扩散金属氧化物半导体场效应晶体管可具有两个以上的掺杂区,其间以隔离区分隔。
综上所述,本发明实施例提供一种横向扩散金属氧化物半导体(lateraldiffused metal oxide semiconductor,LDMOS)场效应晶体管,利用在源极区尖部形成掺杂区以及第二漏极区,在元件内部形成水平双极性晶体管、垂直双极性晶体管、及二极管,以提供释放静电放电电流的路径,而使静电放电电流不流经栅极而损伤栅极,并通过设置顶掺杂区以及调整飘移区边界同时改善崩溃电压及高温逆偏压测试(high temperaturereverse bias,HTRB),亦可形成包围漏极区的阱以进一步降低阻值。形成掺杂区以及第二漏极区并不影响元件的直流电性效能,也不会增加元件面积。
上述内容概述许多实施例的特征,因此任何所属技术领域中相关技术人员,可更加理解本发明实施例的各面向。任何所属技术领域中相关技术人员,可能无困难地以本发明实施例为基础,设计或修改其他工艺及结构,以达到与本发明实施例相同的目的及/或得到相同的优点。任何所属技术领域中相关技术人员也应了解,在不脱离本发明实施例的精神和范围内做不同改变、代替及修改,如此等效的创造并没有超出本发明实施例的精神及范围。

Claims (9)

1.一种横向扩散金属氧化物半导体场效应晶体管,其特征在于,包括:
一基板,具有一第一导电类型;
一本体区,位于该基板的上部,该本体区具有一第一导电类型;
一飘移区,位于该基板的上部,该本体区与该飘移区之间设有一第一隔离区,该飘移区具有与该第一导电类型相反的一第二导电类型;
一栅极,位于该基板之上,且部分覆盖该本体区;
一源极区,位于该本体区中,该源极区具有该第二导电类型;
一漏极区,位于该飘移区中,包括相邻设置的一第一漏极区及一第二漏极区,该第一漏极区具有该第二导电类型,且该第二漏极区具有该第一导电类型;
一第二隔离区,设于该第一隔离区与该漏极区之间的该飘移区中;及
一第一掺杂区,位于该第一隔离区及该第二隔离区之间的该基板之中,该第一掺杂区具有该第一导电类型;
其中该第一掺杂区与该飘移区构成一第一二极管;
于俯视图中该第一漏极区及该源极区呈指状交叉,且该第一掺杂区邻近该源极区的一尖部,该第二漏极区位于该漏极区的一凹部。
2.如权利要求1所述的横向扩散金属氧化物半导体场效应晶体管,其特征在于,该第一掺杂区接地。
3.如权利要求1所述的横向扩散金属氧化物半导体场效应晶体管,其特征在于,该第二漏极区、该飘移区、及该基板构成一垂直双极性晶体管。
4.如权利要求1所述的横向扩散金属氧化物半导体场效应晶体管,其特征在于,该第二漏极区、该飘移区、及该第一掺杂区构成一水平双极性晶体管。
5.如权利要求1所述的横向扩散金属氧化物半导体场效应晶体管,其特征在于,更包括:
一阱,位于该飘移区中且包围该漏极区,该阱具有该第二导电类型;
其中该阱的掺杂浓度大于该飘移区的掺杂浓度。
6.如权利要求1所述的横向扩散金属氧化物半导体场效应晶体管,其特征在于,更包括:
一顶掺杂区,位于该第二隔离区之间下方的飘移区中,该顶掺杂区具有该第一导电类型。
7.如权利要求6所述的横向扩散金属氧化物半导体场效应晶体管,其特征在于,该顶掺杂区的掺杂深度为均匀分布。
8.如权利要求6所述的横向扩散金属氧化物半导体场效应晶体管,其特征在于,该顶掺杂区的掺杂深度由该栅极至该漏极区的一方向呈线性递减。
9.如权利要求1所述的横向扩散金属氧化物半导体场效应晶体管,其特征在于,更包括:
一第三隔离区,位于第一隔离区与第二隔离区之间的该基板中;
一第二掺杂区,位于该第二隔离区及该第三隔离区之间的该基板之中;
其中该第二掺杂区与该飘移区构成一第二二极管。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12032014B2 (en) * 2019-09-09 2024-07-09 Analog Devices International Unlimited Company Semiconductor device configured for gate dielectric monitoring
US11552190B2 (en) 2019-12-12 2023-01-10 Analog Devices International Unlimited Company High voltage double-diffused metal oxide semiconductor transistor with isolated parasitic bipolar junction transistor region
US11430888B2 (en) 2020-07-02 2022-08-30 Micron Technology, Inc. Integrated assemblies having transistors configured for high-voltage applications
TWI762993B (zh) * 2020-08-06 2022-05-01 新唐科技股份有限公司 超高壓元件
TWI786976B (zh) * 2021-01-08 2022-12-11 立錡科技股份有限公司 高壓元件、高壓控制元件及其製造方法

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006133888A1 (de) * 2005-06-14 2006-12-21 Atmel Germany Gmbh Halbleiterschutzstruktur für eine elektrostastische entladung
CN102376705A (zh) * 2010-08-05 2012-03-14 联发科技股份有限公司 静电放电防护装置及其制作方法、以及集成电路
CN102456722A (zh) * 2010-10-22 2012-05-16 台湾积体电路制造股份有限公司 半导体装置及其制造方法
CN102540600A (zh) * 2010-11-18 2012-07-04 株式会社日立显示器 液晶显示装置及其制造方法
CN102640288A (zh) * 2009-11-04 2012-08-15 美国亚德诺半导体公司 静电保护器件
JP5253742B2 (ja) * 2007-02-20 2013-07-31 新日本無線株式会社 縦型pnpバイポーラトランジスタ用静電破壊保護素子
CN103258721A (zh) * 2012-02-16 2013-08-21 住友电气工业株式会社 制造碳化硅半导体器件的方法和碳化硅半导体器件
CN103339732A (zh) * 2010-10-12 2013-10-02 Io半导体股份有限公司 具有被减薄的衬底的垂直半导体器件
CN103378094A (zh) * 2012-04-27 2013-10-30 台湾积体电路制造股份有限公司 用于中介片的电容器及其制造方法
CN104253123A (zh) * 2013-06-26 2014-12-31 中芯国际集成电路制造(上海)有限公司 静电放电保护结构
CN104347640A (zh) * 2013-08-02 2015-02-11 群创光电股份有限公司 可挠性显示装置
CN105446040A (zh) * 2016-01-05 2016-03-30 京东方科技集团股份有限公司 Esd防护单元、阵列基板、显示面板及显示装置
CN106057879A (zh) * 2016-08-16 2016-10-26 上海华虹宏力半导体制造有限公司 Igbt器件及其制造方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040051669A (ko) * 2002-12-11 2004-06-19 삼성전자주식회사 반도체소자의 이중 확산 모스 트랜지스터 제조방법
US6903421B1 (en) * 2004-01-16 2005-06-07 System General Corp. Isolated high-voltage LDMOS transistor having a split well structure
US7141860B2 (en) * 2004-06-23 2006-11-28 Freescale Semiconductor, Inc. LDMOS transistor
FR2884052B1 (fr) * 2005-03-30 2007-06-22 St Microelectronics Crolles 2 Transistor imos
US7420252B2 (en) * 2006-01-20 2008-09-02 Taiwan Semiconductor Manufacturing Co., Ltd. LDMOS device with improved ESD performance
US7834400B2 (en) * 2007-05-11 2010-11-16 System General Corp. Semiconductor structure for protecting an internal integrated circuit and method for manufacturing the same
US7736979B2 (en) * 2007-06-20 2010-06-15 New Jersey Institute Of Technology Method of forming nanotube vertical field effect transistor
US8143673B1 (en) * 2008-05-02 2012-03-27 Cypress Semiconductor Corporation Circuit with electrostatic discharge protection
CN101621072A (zh) * 2008-06-30 2010-01-06 新唐科技股份有限公司 半导体装置及其制造方法
DE102008037404A1 (de) * 2008-09-30 2010-04-01 Schott Solar Ag Verfahren zur chemischen Behandlung eines Substrats
FR2955204B1 (fr) * 2010-01-14 2012-07-20 Soitec Silicon On Insulator Cellule memoire dram disposant d'un injecteur bipolaire vertical
US8299533B2 (en) * 2010-11-24 2012-10-30 International Business Machines Corporation Vertical NPNP structure in a triple well CMOS process
TWI408810B (zh) * 2010-11-29 2013-09-11 Macronix Int Co Ltd 低導通電阻降低表面電場橫向擴散金屬氧化半導體電晶體
JP6007606B2 (ja) * 2012-06-18 2016-10-12 富士電機株式会社 半導体装置
TWI531064B (zh) * 2012-08-14 2016-04-21 聯華電子股份有限公司 橫向擴散金屬氧化物半導體電晶體結構
TWI467766B (zh) * 2012-08-31 2015-01-01 Nuvoton Technology Corp 金氧半場效電晶體及其製造方法
CN103681861B (zh) * 2012-08-31 2016-08-17 新唐科技股份有限公司 半导体元件及其制造方法
TWI577021B (zh) * 2013-05-28 2017-04-01 聯華電子股份有限公司 橫向擴散金氧半電晶體元件及其製造方法
CN103606544A (zh) * 2013-09-12 2014-02-26 电子科技大学 一种抗静电释放的ldmos器件
TWI606590B (zh) * 2014-01-02 2017-11-21 聯華電子股份有限公司 橫向雙擴散金氧半導體電晶體元件及其佈局圖案
US9312348B2 (en) * 2014-02-14 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Ultra high voltage semiconductor device with electrostatic discharge capabilities
CN104979340B (zh) * 2014-04-01 2018-02-13 旺宏电子股份有限公司 半导体结构与静电放电防护电路
CN104518027B (zh) * 2014-06-13 2019-06-11 上海华虹宏力半导体制造有限公司 Ldmos器件及其制造方法
CN104241274B (zh) * 2014-08-30 2017-09-29 电子科技大学 一种基于横向pnp结构的双向esd保护器件
JP6266485B2 (ja) * 2014-09-26 2018-01-24 株式会社東芝 半導体装置
US10181719B2 (en) * 2015-03-16 2019-01-15 Analog Devices Global Overvoltage blocking protection device
TWI567977B (zh) * 2015-06-29 2017-01-21 新唐科技股份有限公司 金氧半場效電晶體及其製造方法

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006133888A1 (de) * 2005-06-14 2006-12-21 Atmel Germany Gmbh Halbleiterschutzstruktur für eine elektrostastische entladung
JP5253742B2 (ja) * 2007-02-20 2013-07-31 新日本無線株式会社 縦型pnpバイポーラトランジスタ用静電破壊保護素子
CN102640288A (zh) * 2009-11-04 2012-08-15 美国亚德诺半导体公司 静电保护器件
CN102376705A (zh) * 2010-08-05 2012-03-14 联发科技股份有限公司 静电放电防护装置及其制作方法、以及集成电路
CN103339732A (zh) * 2010-10-12 2013-10-02 Io半导体股份有限公司 具有被减薄的衬底的垂直半导体器件
CN102456722A (zh) * 2010-10-22 2012-05-16 台湾积体电路制造股份有限公司 半导体装置及其制造方法
CN102540600A (zh) * 2010-11-18 2012-07-04 株式会社日立显示器 液晶显示装置及其制造方法
CN103258721A (zh) * 2012-02-16 2013-08-21 住友电气工业株式会社 制造碳化硅半导体器件的方法和碳化硅半导体器件
CN103378094A (zh) * 2012-04-27 2013-10-30 台湾积体电路制造股份有限公司 用于中介片的电容器及其制造方法
CN104253123A (zh) * 2013-06-26 2014-12-31 中芯国际集成电路制造(上海)有限公司 静电放电保护结构
CN104347640A (zh) * 2013-08-02 2015-02-11 群创光电股份有限公司 可挠性显示装置
CN105446040A (zh) * 2016-01-05 2016-03-30 京东方科技集团股份有限公司 Esd防护单元、阵列基板、显示面板及显示装置
CN106057879A (zh) * 2016-08-16 2016-10-26 上海华虹宏力半导体制造有限公司 Igbt器件及其制造方法

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